JP3495324B2 - サイクル独立なデータ対エコー・クロック追跡回路 - Google Patents
サイクル独立なデータ対エコー・クロック追跡回路Info
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Description
クセス・メモリ(RAM)素子に関し、特に、ダブル・
データ・レート(DDR)RAM素子から出力されるデ
ータを追跡するエコー・クロック追跡回路に関する。
性能は、コンピュータ・システム性能にとって周知の制
限となる。プロセッサ・スピードは1次メモリ性能を急
速に追い越しており、プロセッサ設計者及びシステム製
造メーカの両者はメモリ性能制限を最小化しようとし
て、高性能メモリ・サブシステムを開発している。理想
的には、メモリ性能はプロセッサ性能に匹敵するか、そ
れを上回るべきである。すなわち、メモリ・サイクル時
間が1プロセッサ・クロック・サイクルよりも小さいべ
きである。これはほとんどあり得ないケースであり、メ
モリがシステムのボトルネックとなる。
能な1次記憶装置として使用されるRAMメモリ素子に
は、2つの一般的なファミリが存在する。第1はスタテ
ィック・ランダム・アクセス・メモリ素子(SRAM)
であり、フリップ・フロップ回路にもとづき、電源が供
給されている限りデータを保持する。第2はダイナミッ
ク・ランダム・アクセス・メモリ素子(DRAM)であ
り、データをコンデンサ上の電荷の関数として記憶す
る。電荷は消散するので、コンデンサは絶えずリフレッ
シュされなければならない。両者は利点と欠点を有す
る。DRAMは比較的安価に製造可能であるが、SRA
Mに比較して低速である。従って、SRAMは一般にキ
ャッシュとして使用されるように確保されている。両方
の場合において、データはクロック・パルスの立上りま
たは立下りエッジのいずれかで、RAMから出力され
る。
ータ・レート(DDR)RAMをもたらした。DDR
RAMは、データを立上り及び立下りクロック・エッジ
の両方で転送することにより、印加クロックの2倍の周
波数で読出し及び書込みを可能にする。DDRアーキテ
クチャの1つの欠点は、ダブル・データ・レート信号を
認識するように、プロセッサがそれらのキャッシュ制御
論理を変更しなければならないことである。通常のキャ
ッシュSRAMでは、各プロセッサ・クロック・サイク
ルにおいてSRAMが一片のデータを転送するのに対し
て、DDRではクロックの立上りエッジ及び立下りエッ
ジの両方において、一片のデータが存在する。従って、
DDR DRAMはエコー・クロック出力のセットを特
徴とし、RAMデータ出力の性能を追跡する伝播遅延を
有する。エコー・クロックを用いて、有効な入力データ
の検出をトリガすることにより400MHz乃至600
MHzの周波数においても、プロセッサ入力バッファは
RAMデータがそこに存在するとき、データを捕獲でき
る。これは同一のクロック・スピードにおいて、各RA
Mが従来装置の2倍のスピードで、データを転送できる
ことを意味する。
により転送される時を示すのに重要である。このエコー
・クロックはパイプライン化データをエコーするので、
そのように命名される。エコー・クロックとデータとの
間の追跡の損失は、メモリ素子とマイクロプロセッサと
の間の(またはその逆の)仕様違反を生じる。更なる追
跡の損失はデータ・グリッチを招き、これがシステム故
障を生じ得る。これらの2つの事象はいつでも生じるの
で、RAM素子はRAM素子のアクセス時間よりも大き
な周波数でサイクル動作される。
は、データ転送の正確な追跡を保証するエコー・クロッ
ク回路を提供することである。
跡を維持し、それによりデータ・グリッチを阻止するた
めに、必要に応じてRAM素子のパイプライン・データ
・クロック(クロック立上り及びクロック立下り)を自
動的に調整することである。
サイクル時間、素子性能、またはアプリケーション条件
において、メモリ素子におけるデータとエコー・クロッ
クとの間の追跡を維持するために、比較器及び可変遅延
回路が提供される。データ対エコー・クロックの追跡を
維持し、データ・グリッチを阻止するために、メモリ素
子のパイプライン・データ・クロック(クロック立上り
/クロック立下り)が、必要に応じて自動的に調整され
る。これは、実際のメモリ・アレイ・データを追跡する
大域データ信号(ダミー・データ信号)を提供すること
により達成される。この大域データ信号がRAMクロッ
クのタイミングと比較され、パイプライン・クロック
(クロック立上り/クロック立下り)が遅延されなけれ
ばならない両者の間の遅延時間を決定する。その結果、
パイプライン・クロックが常にアレイ・データが出力ラ
ッチに到来した後遷移するように、必要に応じてプッシ
ュ・アウト(push out)される。従って、サイクル時間
が減少すると、エコー・クロック及びデータの両方が等
しくプッシュ・アウトされ、それらに要求される追跡を
維持する。
により制御されるエコー・クロックを有するダブル・デ
ータ・レート(DDR)SRAMが示される。SRAM
10は、メモリ制御装置12によりアクセス可能なアド
レス指定可能メモリ位置のアレイを含む。SRAMアレ
イ10からのデータは2つのグループ、すなわち立上り
データ及び立下りデータに分割される。立上りデータは
ラッチ14を介して、マイクロプロセッサ入力バッファ
(図示せず)にラッチされ、同様に立下りデータはラッ
チ16を介してラッチされる。各々は次のサイクルのそ
れぞれクロック立上り/クロック立下りによりラッチさ
れる。ラッチ22及び24もまた、それぞれクロック立
上り/クロック立下りによりラッチされ、エコー・クロ
ック信号18を出力する。このように、エコー・クロッ
ク信号18はデータ信号20を追跡する。すなわち、エ
コー・クロック信号18はラッチ14及び16から出力
されるデータを追跡し、有効データがデータ線20上で
使用可能な時を示す。ラッチ22の入力は電圧ハイに接
続され、ラッチ24の入力は電圧ロウに接続される。マ
スタ・クロック信号28は制御装置12を駆動する。
立上りエッジから生成される。クロック立下りはマスタ
・クロック28の立下りエッジから生成される。クロッ
ク立上り/クロック立下りクロックが遅延されない場
合、DO(データ)とCO(エコー・クロック)との間
の追跡は、図2のタイミング図内の"スキュー"により示
されるように失われる。これはDOがクロック立上りで
はなく、アレイ・データによりゲートされるからであ
る。しかしながら、COはそのプリセット入力のため
に、常にクロック立上りによりゲートされる。クロック
立上り/クロック立下りの両方が遅延される場合、DO
及びCOは、タイミング図の下方にDO及びCOにより
示されるように追跡する。これはDO及びCOの両方が
クロック立上り/クロック立下りによりゲートされるか
らである。図2では、1R、1Fがそれぞれクロック立
上り"R"及び立下り"F"における、サイクル1からのデ
ータを指し示す。同一の指定がサイクル2及びサイクル
3などについても当てはまる。
サイクル時間をアクセス時間よりも速く走行させないよ
うにし、素子の潜在能力を深刻に制限することである。
図1に示されるように、別のより実行可能な解決策は、
マスタ・クロック28からのクロック立上り/クロック
立下りを遅延回路を介して遅延することである。ここで
遅延回路はクロック発生器30及び32、及び可変遅延
回路34及び36をそれぞれ含む。可変遅延回路はレー
ザ溶断式プログラマブル遅延モジュール38により制御
されて、パイプライン・クロックであるクロック立上り
及びクロック立下りを遅延させ、それによりアレイ・デ
ータDOが常にパイプライン・クロックすなわちクロッ
ク立上り及びクロック立下りよりも先行するようにす
る。しかしながら、このアプローチは、異なるサイクル
時間及びSRAM性能変化に対して、どの程度の遅延が
要求されるかを決定するための重大な特徴付け作業を必
要とする。このアプローチはまた、アレイ・データとパ
イプライン・クロックとの間で要求される追加のタイミ
ング余裕により、パイプライン・アクセス時間を低下さ
せる。更に、このアプローチはまた、一旦ヒューズが溶
断されると、SRAMの柔軟性を制限する。
クロック回路を有するダブル・データ・レート(DD
R)SRAMの概略図が示される。素子のSRAM部分
は図1に示されるものと同様であり、従って同様の表記
が使用される。例えば、SRAM10は、メモリ制御装
置12によりアクセス可能なアドレス指定可能メモリ位
置のアレイを含む。SRAMアレイ10からのデータは
2つのグループ、すなわち立上りデータ及び立下りデー
タに分割される。立上りデータはラッチ14を介して、
マイクロプロセッサ入力バッファ(図示せず)にラッチ
され、同様に立下りデータはラッチ16を介してラッチ
される。各々は次のサイクルのそれぞれクロック立上り
/クロック立下りによりラッチされる。ラッチ22及び
24もまた、それぞれクロック立上り/クロック立下り
によりラッチされ、エコー・クロック信号18を出力す
る。このように、エコー・クロック信号18はデータ信
号20を追跡する。比較器40がパイプライン・クロッ
クすなわちクロック立上り及びクロック立下りに追加さ
れるべき必要な遅延を計算するために使用される。遅延
は遅延3乃至遅延0とラベル付けされ、遅延3が最も大
きな遅延を有し、遅延0が最も小さな遅延を有する。比
較器40は、SRAMマスタ・クロック28と大域デー
タ線(GDATA)42との比較を行う。GDATAは
SRAM10からの出力として、アレイ・アクセスを追
跡するダミー・アレイ・データ線として提供される。計
算された遅延がレジスタ44に記憶され、次のクロック
・サイクルにおいて使用される。
器への入力は、マスタ・クロック28とダミーGDAT
A42である。ワンショット回路45及び46が、それ
ぞれ立上り及び立下りクロック・エッジを受信し、小ク
ロック・パルスを出力する。立上りパルスはインバータ
43を介して渡される。その後、両パルスはトランジス
タ50及び52を介してゲートされ、カスケード接続さ
れたインバータ54及び56にパルスが出力される。こ
れらのインバータは、クロック28の次の遷移までパル
ス値を保持する単純メモリ回路として作用する。このよ
うにして、停止信号がクロックの立上りエッジにより生
成され、リセット信号がクロックの立下りエッジにより
生成される。
・パルス28の立上りエッジにおいて、リセット信号が
無効にされ、インバータ54及び56から出力される停
止信号がアクティブ状態にされる。クロック信号の立下
りエッジでは、ラッチ58、60、62及び64がリセ
ットされる。その後、SRAM10ゲート・アレイが、
ダミー・データGDATA42により示されるデータを
出力するとき、比較器40は"ピーリング(peeling)"
処理を開始し、クロック・パルスが再びハイ状態に遷移
して停止信号を有効にするまで、ラッチ58、60、6
2及び64を通じて順次GDATAをラッチする。すな
わち、サイクル時間がGDATA遅延よりも長い場合、
次のサイクルのクロック28がそれ以上の遅延の減少を
停止するまで、遅延3乃至遅延0は順次無効にされる。
遅延3乃至遅延0は無効にされる時間を有さず、全遅延
すなわち遅延3がクロック立上り/クロック立下りに追
加される。一旦必要な遅延が計算されると、結果(遅延
3乃至遅延0)が登録されて、次のサイクルのパイプラ
イン・クロックのために使用される。登録は遅延がクロ
ック立上り/クロック立下りクロックの両方に等しく追
加されなければならないために必要となる。図5のタイ
ミング例は、遅延3、遅延2、遅延1が無効にされるこ
とを示す。ここで遅延0は十分な無効時間を有さない。
遅延信号は次にレジスタ44に渡され、その後、可変遅
延回路66及び68に渡され、これらの遅延回路がそれ
に応じてクロック立上り/クロック立下りを遅延する。
回路の詳細図が示される。クロック信号が、トランジス
タ70、72及び74、カスケード接続されるバッファ
76、78及びバッファ89を含むバッファ回路に入力
される。バッファリングされたクロック信号が次に、パ
イプライン・アクセス遅延バッファ対80−81、82
−83、84−85、及び86−87を通じて、NAN
Dゲート100乃至105を含む可変遅延論理回路に伝
播される。各遅延バッファ対は、NANDゲート100
乃至103への1入力を構成する。NANDゲート10
0乃至103の各々への第2の入力は、図4の比較器か
ら出力される遅延0乃至遅延3である。復元遅延回路1
06は、バッファ109乃至111を介してトランジス
タ107及び108をリセットすることにより、クロッ
ク立上り及びクロック立下りのパルス幅をセットする。
クロック立上り/クロック立下りを正確に遅めるため
に、遅延ユニットは、図4のGDATA対クロック比較
器回路内のラッチ素子と類似でなければならない。遅延
0乃至遅延1が使用されるとき、低速路ドライバ120
が使用され、遅延2乃至遅延3が使用されるとき、低速
路ドライバ122が使用される。また遅延が必要とされ
ない場合には(すなわち遅延3乃至遅延0=0)、遅延
路はバイパスされ、バッファ90及びトランジスタ91
を通じて、クロック立上り/クロック立下りドライバ1
13に至る並列の高速路が使用される。カスケード接続
されるインバータ112は、ドライバ113の現状態を
保持するラッチとして作用する。
合、NANDゲート103を介する可変遅延路は使用さ
れない。遅延2及び遅延3が無効にされる場合、NAN
Dゲート103及び102を介する遅延路は使用されな
い。最後に、遅延3、遅延2及び遅延1が無効にされる
場合、NANDゲート101、102及び103は使用
されない。このように、データ信号がエコー・クロック
信号と同時にラッチ出力されて、エコー・クロック追跡
を維持し、それによりデータ・グリッチを阻止するよう
に、クロック立上り/クロック立下りが自動的に調整さ
れる。
られてきたが、当業者であれば、本発明がその趣旨及び
範囲内において、変更を伴い実施され得ることが理解で
きよう。
の事項を開示する。
号を生成する高速ダブル・データ・レート(DDR)・
メモリのためのメモリ・システムであって、マスタ・ク
ロック信号によりクロッキングされるメモリ制御装置
と、前記メモリ制御装置から入力を受信し、大域データ
信号を出力するランダム・アクセス・メモリ(RAM)
・アレイと、大域データ信号及びマスタ・クロック信号
を受信し、それらの間の遅延タイミングを決定する比較
器と、前記遅延タイミング信号を受信し、遅延パイプラ
イン化クロック信号を生成して、前記データ信号及び前
記エコー・クロック信号を同時にラッチ出力する可変遅
延回路とを含む、メモリ・システム。 (2)前記RAMアレイがスタティック・ランダム・ア
クセス・メモリ(SRAM)素子を含む、前記(1)記
載のメモリ・システム。 (3)前記RAMアレイがダイナミック・ランダム・ア
クセス・メモリ(DRAM)素子を含む、前記(1)記
載のメモリ・システム。 (4)前記比較器が、立上りマスタ・クロック・エッジ
で停止信号を生成し、立下りマスタ・クロック・エッジ
でリセット信号を生成する手段と、直列に接続される複
数のラッチであって、前記直列内の第1のラッチが前記
大域データ信号を受信するものにおいて、前記ラッチが
前記リセット信号によりリセットされ、その後、前記停
止信号が受信されるまで、前記大域データ信号の存在に
従い、複数の遅延信号を順次出力する複数のラッチとを
含む、前記(1)記載のメモリ・システム。 (5)前記遅延信号を記憶するレジスタを含む、前記
(4)記載のメモリ・システム。 (6)前記可変遅延回路が、前記マスタ・クロック信号
を遅延する直列に接続される複数の遅延バッファと、前
記遅延バッファの1つに接続される第1の入力と、前記
複数の遅延信号の1つを受信するように接続される第2
の入力とを有し、複数の可変遅延路を有効にする複数の
論理ゲートと、有効にされた前記可変遅延路に従い、パ
イプライン化クロック立上り信号及びクロック立下り信
号を出力する遅延パイプライン化クロック・ドライバと
を含む、前記(4)記載のメモリ・システム。 (7)前記比較器が遅延が要求されないと判断する場
合、前記パイプライン化クロック立上り信号及びクロッ
ク立下り信号を即時出力する高速路を含む、前記(6)
記載のメモリ・システム。
れる、ダブル・データ・レート(DDR)SRAMの概
略図である。
立下りの両方において、データ及びエコー・クロック・
タイミングを比較するタイミング図である。
ブル・データ・レート(DDR)SRAMの概略図であ
る。
略図である。
ミング図である。
ッチ 18 エコー・クロック信号 20 データ信号 28 マスタ・クロック信号 30、32 クロック発生器 34、36、66、68 可変遅延回路 38 レーザ溶断式プログラマブル遅延モジュール 40 比較器 42 大域データ線(GDATA) 43、54、56、112 インバータ 44 レジスタ 45、46 ワンショット回路 50、52、70、72、74、91、107、108
トランジスタ 76、78、89、90、109、110、111 バ
ッファ 100、101、102、103、104、105 N
ANDゲート 106 復元遅延回路 120、122 低速路ドライバ
Claims (7)
- 【請求項1】データ信号及びエコー・クロック信号を生
成する高速ダブル・データ・レート(DDR)・メモリ
のためのメモリ・システムであって、 マスタ・クロック信号によりクロッキングされるメモリ
制御装置と、 前記メモリ制御装置から入力を受信し、ダミーのデータ
信号を出力するランダム・アクセス・メモリ(RAM)
・アレイと、ダミーの データ信号及びマスタ・クロック信号を受信
し、それらの間の遅延タイミングを決定する比較器と、 前記比較器により決定された遅延タイミング信号を受信
し、遅延パイプライン化クロック信号を生成して、前記
データ信号及び前記エコー・クロック信号を同時にラッ
チから出力させるための可変遅延回路とを含む、メモリ
・システム。 - 【請求項2】前記RAMアレイがスタティック・ランダ
ム・アクセス・メモリ(SRAM)素子を含む、請求項
1記載のメモリ・システム。 - 【請求項3】前記RAMアレイがダイナミック・ランダ
ム・アクセス・メモリ(DRAM)素子を含む、請求項
1記載のメモリ・システム。 - 【請求項4】前記比較器が、 立上りマスタ・クロック・エッジで停止信号を生成し、
立下りマスタ・クロック・エッジでリセット信号を生成
する手段と、 直列に接続される複数のラッチであって、前記直列内の
第1のラッチが前記ダミーのデータ信号を受信するもの
において、前記ラッチが前記リセット信号によりリセッ
トされ、 その後、前記停止信号が受信されるまで、前記ダミーの
データ信号に従い、複数の遅延タイミング信号を順次出
力する複数のラッチとを含む、請求項1記載のメモリ・
システム。 - 【請求項5】前記遅延タイミング信号を記憶するレジス
タを含む、請求項4記載のメモリ・システム。 - 【請求項6】前記可変遅延回路が、 前記マスタ・クロック信号を遅延する直列に接続される
複数の遅延バッファと、 前記遅延バッファの1つに接続される第1の入力と、前
記複数の遅延タイミング信号の1つを受信するように接
続される第2の入力とを有し、複数の可変遅延路を有効
にする複数の論理ゲートと、 有効にされた前記可変遅延路に従い、パイプライン化ク
ロック立上り信号及びクロック立下り信号を出力する遅
延パイプライン化クロック・ドライバとを含む、請求項
4記載のメモリ・システム。 - 【請求項7】前記比較器が遅延が要求されないと判断す
る場合、前記パイプライン化クロック立上り信号及びク
ロック立下り信号を即時出力する高速路を含む、請求項
6記載のメモリ・システム。
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