DE69100176T2

DE69100176T2 - Impulsformerschaltung.

Info

Publication number: DE69100176T2
Application number: DE91119190T
Authority: DE
Inventors: Ulrich Knoch
Original assignee: Hewlett Packard GmbH Germany
Current assignee: Verigy Singapore Pte Ltd
Priority date: 1991-11-11
Filing date: 1991-11-11
Publication date: 1993-10-28
Anticipated expiration: 2011-11-12
Also published as: DE69100176D1; US5293079A; JP3130386B2; EP0541840A1; EP0541840B1; JPH05223899A

Description

Die vorliegende Erfindung bezieht sich auf eine Formatierschaltung für einen Tester von integrierten Schaltungen, der
- wenigstens zwei Datensignale empfängt vorzugsweise von einem Speicher, und
- wenigstens zwei Zeitsignale, vorzugsweise von einem Flankengenerator,
und der wenigstens eine Impulssequenz für das Anlegen an wenigstens einen Pin einer zu testendend Einheit bereitstellt.
Die hauptsächliche Funktion einer Formatierschaltung wie hierin beschrieben besteht darin, einen Datenwert (Daten) mit einer Zeitinformation (Flanke) zu verknüpfen. Das Zeitsignal wird vorzugsweise von einem Flankengenerator bereitgestellt, was eine sehr genaue Kontrolle des Zeitablaufs, insbesondere des Zeitpunkts, zu dem eine Flanke auftritt, erlaubt. Hinsichtlich der Einzelheiten eines Flankengenerators wird bezug genommen auf die Europäische Patentanmeldung mit der Anmeldenummer 91119189.8.
Das Datensignal, oder der Datenwert bestimmt den logischen Zustand des Ausgangssignals des Formatierers, beispielsweise "0", "1" oder "tri-state" (hoher Widerstand). Der Ausgang der Formatierschaltung ist an einen oder mehrere Pins der zu testenden Schaltung (device under test = DUT) geführt, um das DUT zu einer Reaktion zu veranlassen. Die korrekte Antwort des DUT, und ihr korrekter Zeitbezug wird dann mit einer Komparatorschaltung, wie sie beispielsweise in dem Europäischen Patent EP-B-325 670 beschrieben ist, gemessen. Es ist auch möglich, mehr als eine Formatierschaltung zu verwenden, wobei eine den logischen Zustand (beispielsweise "0" oder "1") überträgt, eine andere "tri-state" usw.
Bei im Stand der Technik bekannten Lösungen verwandten die Tester für integrierte Schaltkreise vordefinierte Datensequenzen, sogenannte "Formate", für das Anlegen an die Formatierschaltung. Die Tester nach dem Stand der Technik waren in der Lage, eine begrenzte Anzahl von Formaten wie "return to zero" (RTZ) oder "return to complement" (RTC) zu unterstützen. Da die Formate durch die Hardware-Anordnung des Testers definiert waren, d. h. durch die Verbindung von Komponenten, konnten sie nicht geändert werden, und andere Formate als die vorgeschriebenen wurden nicht unterstützt.
Die Formatierschaltungen waren an diese Lösung angepaßt, d. h. die Schaltungsanordnung der Formatierer war so getroffen, daß sie nur die vordefinierten Formate des Testers für integrierte Schaltungen unterstützten. Zwei mögliche Lösungen gemäß dem Stand der Technik sind beispielsweise in dem Europäischen Patent EP-B-329 798 diskutiert. Gemäß der ersten Lösung empfängt ein Flip-Flop mit Setz-/Rücksetz-Eingängen (SR Flip-Flop) zwei Zeitsignale (vorzugsweise von Flankengeneratoren), um eine Impulssequenz zum Anlegen an das DUT zu generieren. Die zweite Lösung sieht D-Flip-Flops vor, deren Q-Ausgänge auf ihren D-Eingang zurückgeführt sind, so daß sie als Frequenzteiler arbeiten. Diese Flip-Flops sind "freilaufend", d. h. ihr Ausgangssignal hängt nur von dem (von Flankengeneratoren empfangenen) Taktsignal ab und nicht von irgendeiner Art von Dateninformation, d. h. Formatinformation. Wie die Fig. 5 der EP-B-329 798 zeigt, müssen Multiplexer verwendet werden, um den Datenwert (d. h. das "format data"-Signal oder das "formatter control"-Signal) mit dem Ausgangssignal der D-Flip-Flops zu verbinden oder zu verknüpfen.
Formatierschaltungen nach dem Stand der Technik benutzten eine der obigen Lösungen, d. h. entweder das Setzen und Rücksetzen eines Flip-Flops, oder ein Flip-Flop, das seinen früheren Inhalt invertierte. Diese Lösungen arbeiteten recht gut, solange nur eine begrenzte Anzahl von vordefinierten Formaten unterstützt werden mußte.
Da aber die zu testenden Schaltungen immer komplexer werden (beispielsweise die neuesten Mikroprozessoren, Zentraleinheiten mit reduziertem Instruktionssatz und ihre Peripherie), entsteht eine Notwendigkeit für hochentwickeltere Tester für integrierte Schaltungen, die in der Lage sind, mehr Formate zu unterstützen, und sogar Formate, die zum Herstellungszeitpunkt des Testers noch nicht bekannt sind. Außerdem kann es sehr spezielle integrierte Schaltungen geben, für die der Benutzer in der Lage sein sollte, seine eigenen Formate oder Zeitbeziehungen zu definieren. Wegen der Hardware-Begrenzung können solche Merkmale von Formatierschaltungen nach dem Stand der Technik nicht unterstützt werden.
Ein anderer Nachteil der Formatierschaltungen nach dem Stand der Technik ist, daß sie das Format zwischen einzelnen Taktzyklen, d. h. "on the fly", nicht wechseln können. Statt dessen werden Unterbrechungen oder Break-Zyklen benötigt, um von einem Format zu einem anderen umzuschalten. Dies ist eine schwerwiegende Einschränkung, da nicht nur die Gesamttestzeit verlängert wird, sondern auch integrierte Schaltungen mit sehr raschen Zeitabläufen nicht vollständig und zuverlässig getestet werden können. Ein anderes Problem von Formatierern nach dem Stand der Technik ist ihre begrenzte Datenrate, die umgekehrt ihre Arbeitsgeschwindigkeit begrenzt. Wichtige Gründe für diese Einschränkung sind:
a) Die Set-Up- und Hold-Zeiten eines Set/Reset Flip-Flops (das sogar - in der letzten Stufe - in der Lösung mit einem Frequenzteiler-D-Flip- Flop verwendet wird) begrenzen die mögliche Pulsbreite nach unten und ebenfalls den Datendurchsatz;
b) Formate, die ein Komplement benutzen wie "return to complement" (RTC) benötigen eine Rückkopplungsschleife, die umgekehrt die minimale Pulsbreite und den möglichen Datendurchsatz ebenfalls begrenzt.
Schließlich ist es schwierig, die Formatierer nach dem Stand der Technik so zu erweitern, daß sie mehr Taktsignale, d. h. Flanken von einer Vielzahl von Flankengeneratoren, verarbeiten können, da dies die Datenrate ebenfalls beeinträchtigt. Dennoch ist die schwerwiegendste Einschränkung, daß keine Anpassung möglich ist, da die vordefinierten Formate in Hardware-Komponenten "eingefroren" sind.
Es ist daher ein wichtiges Ziel der vorliegenden Erfindung, eine Formatierschaltung für Tester von integrierten Schaltungen bereitzustellen, die die benötigte Flexibilität aufweist, insbesondere Flexibilität von verwendeten Formaten.
Gemäß einem Aspekt der Erfindung wird diese Aufgabe bei einer Formatierschaltung der eingangs genannten Art durch wenigstens zwei, vorzugsweise flankengetriggerte, Kipp-Flip-Flops gelöst, wobei die Zeitsignale jeweils an die Takteingänge der Kipp-Flip-Flops geführt sind, und die Datensignale jeweils an die Dateneingänge der Kipp-Flip-Flops, und wobei die Ausgänge der Kipp-Flip- Flops an die Eingänge einer EXOR oder EXOR-ähnlichen Schaltung geführt sind.
Im allgemeinen wechselt das Kipp-Flip-Flop, das manchmal auch als T-Flip-Flop bezeichnet wird, seinen Zustand von Taktzyklus zu Taktzyklus, solange der Dateneingang "wahr" ist, d. h. normalerweise logisch "1". D. h. der Ausgang wird von Taktzyklus zu Taktzyklus invertiert. Wenn andererseits der Dateneingang "falsch" wird - üblicherweise, logisch "O" -, hört das Flip-Flop auf zu kippen und hält seinen Ausgang so lange, bis der Dateneingang wieder "wahr" wird. Um die Arbeitsgeschwindigkeit zu erhöhen und um die richtigen logischen Zustände auch bei sehr schnellen Übergängen sicherzustellen, ist das T-Flip-Flop ein flankengetriggertes Flip-Flop.
Kipp-Flip-Flops als solche sind in der Technik gut bekannt. Beispielsweise offenbart die EP-A-198 677 ein Element einer programmierbaren logischen Vorrichtung, wobei eine Schaltung, die einen Multiplexer, ein D-Flip-Flop und zwei EXOR-Gatter umfaßt, so verbunden ist, daß eine Vielzahl von Flip-Flops emuliert werden kann, u.a. ein Kipp-Flip-Flop. Eine Schaltung, die eine flankengetriggerte Setz-/Rücksetz-Schaftung mittels D-Flip-Flops und EXOR- Gattern verwirklicht, ist weiterhin in ELECTRONIC ENGlNEERING, Band 61, Nr. 745,1. Januar 1989, London (GB), Seiten 23 und 24 offenbart.
Die vorliegende Erfindung verwirklicht ein neues Formatiererkonzept. Formatierer nach dem Stand der Technik verbanden das Zeitsignal mit dem Datensignal. Im Gegensatz hierzu verbindet der Formatierer gemäß der vorliegenden Erfindung die Änderunaen des Datensignals mit dem Zeitsignal. Mit anderen Worten, die erfindungsgemäße Formatierschaltung benutzt den Übergang des Datensignals anstelle seines Zustands (was die Formatierer gemäß dem Stand der Technik taten). Der neue Formatierer kann daher auch als "ereignisgetriebener Formatierer" bezeichnet werden, im Gegensatz zu den "zustandsgetriebenen Formatierern" nach dem Stand der Technik.

Das neue Formatiererkonzept hat insbesondere die folgenden wichtigen Vorteile:

1. Es unterstützt jede beliebige Anzahl von Formaten, ob vordefiniert oder nicht, und ist nicht auf eine begrenzte Anzahl von vordefinierten Formaten beschränkt;
2. die Anordnung der Schaltkreise kann auf jede beliebige Zahl von Takten (Flanken) erweitert werden, ohne negative Auswirkungen auf die Arbeitsgeschwindigkeit;
3. die Datenrate wird wesentlich erhöht, da keine weitere Rückkopplung von dem Ausgang des Formatierers auf seinen Eingang notwendig ist;
4. die Formate können von Taktzyklus zu Taktzyklus geändert werden ("change timing on the fly");
5. langsame Flip-Flops können mit langsamen Frequenzen arbeiten;
6. der Mindestabstand von Zeitsignalen ist nur begrenzt durch die minimale Pulsbreite, die mit der verwendeten Technologie möglich ist, wobei diese wiederum durch die (sehr kleinen) Anstiegs- und Abfallzeiten der Gatter, die den Kipp-Flip-Flops nachfolgen, bestimmt wird, aber nicht durch die Set- Up- und Hold-Zeiten von Flip-Flops in den nachfolgenden Stufen (siehe die folgende Diskussion).
In einer vorteilhaften Ausführungsform der vorliegenden Erfindung umfaßt das kontrollierbare Flip-Flop ein flankengetriggertes D-Flip-Flip, wobei der Ausgang einer EXOR- oder EXOR-ähnlichen Schaltung, vorzugsweise eines EXOR-Gatters, mit dem D-Eingang des flankengetriggerten D-Flip-Flops verbunden ist, und dessen Ausgang auf einen Eingang des EXOR-Schaltkreises rückgekoppelt ist, während der andere Eingang des EXOR-Schaltkreises das Datensignal empfängt. Mit anderen Worten, das Datensignal wird zu einem Eingang eines EXOR-Gatters geführt, dessen Ausgang mit dem D-Eingang des flankengetriggerten D-Flip-Flops verbunden ist. Der Q-Ausgang des D-Flip-Flops ist auf den zweiten Eingang des EXOR-Gatters zurückgeführt. Solange das Datensignal "0" ist, "überträgt" das EXOR-Gatter das Ausgangssignal des D-Flip-Flops an seinen D-Eingang, so daß es seinen Zustand beim Auftreten einer aktiven Flanke an seinem Takteingang nicht ändert. Wenn der Dateneingang "1" ist, invertiert das EXOR-Gatter das Ausgangssignal des D-Flip-Flops, so daß es seinen Zustand bei jeder aktiven Flanke ändert. Es versteht sich, daß der EXOR- Schaltkreis nicht nur in der Form eines diskreten oder integrierten EXOR-Gatters verwirklicht werden kann, sondern auch mittels anderer Gatter, die die entsprechende Antivalenzfunktion implementieren, nämlich
wobei x&sub1; und x&sub2; für die Eingänge, und y für den Ausgang der Antivalenzschaltung stehen. Beispielsweise kann Gleichung (1) wie folgt umgeformt werden:
die mittels zweier Inverter, zweier NOR-Gatter und eines ODER-Gatters verwirklicht werden kann. Ähnliche Überlegungen gelten, wenn der logische Zustand umgekehrt wird, d. h. "1" entspricht "falsch" und "0" entspricht "wahr".
In einem anderen Beispiel kann die Gleichung 1 wie folgt umgeschrieben werden:
Man wird bemerken, daß - wenn nicht der Q-Ausgang des Flip-Flops verwendet wird, sondern sein Q-Ausgang statt dessen (was zur Darstellung von x&sub1; anstelle von x&sub1; führt), dies genau die Gleichung einer Äquivalenzfunktion ist. Daher bezieht sich der Betriff "EXOR-artiger Schaltkreis" auch auf eine solche Äquivalenzfunktion. Andere Umformungen der Gleichung 1 sind ebenfalls möglich.
Um vordefinierte Startbedingungen für den Formatierer zu haben, ist es nützlich einen Setz-Eingang oder einen Rücksetz-Eingang des D-Flip-Flops vorzusehen.
Vorzugsweise ist das D-Flip-Flop ein einstufiges Flip-Flop, d. h. es triggert nur auf eine Flanke (entweder die positive oder die negative Flanke) des Taktsignals, und sein Ausgang folgt unmittelbar einem Übergang des Taktsignals - nur verzögert durch die Gatterlaufzeit.
Es ist jedoch klar, daß zweistufige Flip-Flops wie Master-Slave Flip-Flops, und andere Flip-Flops als D-Flip-Flops ebenfalls verwendet werden können, um die vorliegende Erfindung auszuführen. Beispielsweise wird in einer bevorzugten Ausführungsform der vorliegenden Erfindung ein JK-Flip-Flop verwendet, wobei das Datensignal direkt oder indirekt zu dem J- als auch dem K-Eingang des JK- Flip-Flops geführt ist. Wenn das Flip-Flop separate Setz- und/oder Rücksetzeingänge aufweist, kann das Datensignal direkt zu dem J- und dem K-Eingang geführt werden, während zusätzliche Schaltkreise notwendig sind, wenn keine separaten Setz- und/oder Rücksetzeingänge vorhanden sind.
Die Wahrheitstafel eines JK-Flip-Flops ist wie folgt:
wobei Jn für den J-Eingang zur Zeit n steht, Kn für den K-Eingang zur Zeit n, Qn für den Q-Ausgang zur Zeit n, Qn für den invertierten Q-Ausgang zur Zeit n, und Qn+1 für den Q-Ausgang zur Zeit (n+1). Man wird bemerken, daß sich diese Wahrheitstafel wie folgt vereinfacht, wenn die J- und K-Eingänge verbunden werden, wie oben vorgeschlagen:
Das ist genau die benötigte Arbeitsweise eines T-Flip-Flops, das seinen Ausgang hält, solange der Eingang "0" ist, und das kippt, solange der Eingang "1" ist.
Man wird einsehen, daß andere übliche Flip-Flops zur Verwirklichung eines T- Flip-Flops mit der benötigten Funktionalität ebenfalls verwendet werden können.
In hochentwickelteren Anwendungen kann es notwendig sein, mehr als ein Datensignal in der Formatierschaltung zu vereinigen, um komplexere Funktionen bereitzustellen. Die Konstruktion mit einem flankengetriggerten Kipp-Flip-Flop, wie sie von der vorliegenden Erfindung vorgeschlagen wird, ist ideal dafür geeignet, gestapelt oder kaskadiert zu werden, um diese Vielzahl von Datensignalen zu verarbeiten. Die Erfindung sieht wenigstens zwei (vorzugsweise eine Vielzahl von) Kipp-Flip-Flops vor, deren Ausgänge auf die Eingänge einer EXOR- oder EXOR- artigen Schaltung geführt sind. Die EXOR-Schaltung kann aus verschiedenen EXOR-Gattern oder Gattern, die eine EXOR-Funktion implementieren, oder einem Äquivalent davon (beispielsweise einer Äquivalenzfunktion, wie oben diskutiert) bestehen, und wenn benötigt, ebenfalls aus anderen Gattern. In solch einem Verbindungsschema ist es nicht nur möglich, verschiedene Datensignale zu kombinieren, indem sie zu verschiedenen Kipp-Flip-Flops geführt werden sondern diese Kipp-Flip-Flops können auch unterschiedliche Zeitsignale (beispielsweise von verschiedenen Flankengeneratoren) empfangen, so daß eine komplexere Zeitstruktur möglich ist. Das letztere Merkmal - Zeitsignale von unterschiedlichen Flankengeneratoren, die zu unterschiedlichen Kipp-Flip-Flops geführt werden - erlaubt insbesondere einen extrem flexiblen Zeitablauf.
Das obige Verbindungsschema erlaubt besonders kurze Pulsbreiten, da die EXOR-Gatter, oder vergleichbare Gatterschaltungen, nur sehr kurze Anstiegs - und Abfallzeiten benötigen und nicht die wesentlich längeren Set-Up- und Hold- Zeiten eines Flip-Flops, wie es in Konstruktionen nach dem Stand der Technik verwendet wurde.
In einer bevorzugten Ausführungsform sind wenigstens zwei Ebenen von EXOR- Schaltungen, vorzugsweise EXOR-Gattern, vorgesehen. Die Ausgänge der Kipp- Flip-Flops sind mit den Eingängen der EXOR-Schaltung der ersten Ebene verbunden, und wenigstens einige der Ausgänge der EXOR-Schaltung der ersten Ebene sind mit den Eingängen der EXOR-Schaltung der zweiten Ebene verbunden. Hieraus folgt eine kaskadierte Struktur, wobei jede Änderung eines Flip-Flop-Ausgangs zu einer entsprechenden Änderung des Gesamtausgangssignals führt. Die EXOR-Verbindung kann auch als "kontrollierbare Inversion" bezeichnet werden. Man wird feststellen, daß der oben beschriebene Vorteil von kurzen minimalen Pulsbreiten insbesondere dann erhalten wird, wenn eine EXOR-Schaltung mit Vielebenenausgang verwendet wird, da hierdurch die Notwendigkeit für mehrere aufeinanderfolgende Flip-Flops, mit den zugehörigen Set-Up- und Hold-Zeiten, vermieden wird.
Dank der obigen Vorteile kann das Konzept von Kipp-Flip-Flops mit nachfolgenden EXOR-artigen Schaltungen sogar auf andere Anwendungen erweitert werden, wo verschiedene Eingangssignale zu einem einzelnen Signal zusammengefaßt werden müssen.
Es versteht sich, daß diese kaskadierte EXOR-Struktur, die oben erwähnt wurde, ebenfalls auf mehr als zwei Ebenen erweitert werden kann, insbesondere wenn mehr als vier Kipp-Flip-Flops vorgesehen werden. Ein Beispiel mit drei Ebenen wird in der Detailbeschreibung diskutiert werden. Wenn mehr als zwei Ebenen von EXOR-Schaltungen vorgesehen sind, kann es auch vorteilhaft sein, den Ausgang wenigstens einer EXOR-Schaltung einer niedrigeren Ebene direkt mit dem Eingang einer EXOR-Schaltung, die wenigstens zwei Ebenen höher ist, zu verbinden.
Andere Verbindungsschaltungen als die oben beschriebene EXOR-Verbindung können ebenfalls verwendet werden, um die Ausgänge einer Vielzahl von Kipp- Flip-Flops zusammenzufassen.
In einer anderen vorteilhaften Ausführungsform der vorliegenden Erfindung weist/weisen die Kipp-Flip-Flop(s) differentielle Eingänge und/oder Ausgänge auf. D. h., die Flip-Flops empfangen nicht nur das Datensignal und das Zeitsignal, sondern auch ihre Komplemente, um für schnelles und symmetrisches Arbeiten zu sorgen. Die Ausgänge des Flip-Flops können auch differentiell sein, d. h. einen Q- und einen Q-Ausgang aufweisen. Ebenso können die EXOR-Gatter differentielle Eingänge und/oder Ausgänge aufweisen. Das Merkmal von differentiellen Eingängen und/oder Ausgängen erhöht ganz allgemein die Arbeitsgeschwindigkeit und sorgt für zuverlässiges Arbeiten, was ein wichtiges Merkmal für sehr schnelle und sehr leistungsfähige Tester für integrierte Schaltungen ist.
Die Formatierschaltung gemäß der vorliegenden Erfindung ist insbesondere dazu geeignet, Impulssequenzen mit jedem gewünschten Zeitverhalten und/oder jeder gewünschten Form zu generieren. Um vollen Gebrauch von den von dem Formatierer bereitgestellten Resourcen zu machen, ist es vorteilhaft, einen Speicher vorzusehen, der die freie Definition von Formaten und "change timing on the fly"/"change format on the fly" voll unterstützt. Daher ist der Speicher in einer bevorzugten Ausführungsform der Erfindung ein Kurvenformspeicher, der Kurvenformdaten enthält und unter Kontrolle eines Vektorspeichers arbeitet. Der Vektorspeicher definiert die Zustände und Übergänge, die in der Ausgangs- Impulssequenz auftreten sollen, und der Kurvenformspeicher dekodiert die Inhalte des Vektorspeichers in Kontrollsignale für die Kipp-Flip-Flops. Zu diesem Zweck werden Adressensignale, die von einem "Sequencer" generiert werden, zu den Adreßeingängen des Vektorspeichers geführt, und die Datenausgänge des Vektorspeichers werden umgekehrt mit den Adreßeingängen des Kurvenformspeichers verbunden, wobei die Datenausgänge des Kurvenformspeichers die zu den Kipp-Flip-Flops geführten Kontroll- oder Datensignale darstellen. Vorzugsweise ist der Kurvenformspeicher reprogrammierbar, so daß Kurvenformen oder Aktionen jeder Art durch den Benutzer definiert werden können. Hinsichtlich weiterer Einzelheiten des Vektorspeicher/Kurvenformspeicher-Konzepts wird Bezug genommen auf die oben erwähnte Europäische Patentanmeldung mit der Anmeldenummer 91119189.8.
Die vorliegende Erfindung bezieht sich auch auf ein Verfahren zum Formatieren von Daten in einem Tester für integrierte Schaltungen, wobei wenigstens zwei Datensignale zu den Dateneingängen von wenigstens zwei (vorzugsweise flankengetriggerten) Kipp-Flip-Flops geführt werden, und wenigstens zwei Zeitsignale auf die Takteingänge der (flankengetriggerten) Kipp-Flip-Flops.
Weitere Merkmale und Vorteile der folgenden Erfindung ergeben sich aus der folgenden Detailbeschreibung.
Die Erfindung wird nun mittels eines nicht beschränkenden Beispiels erklärt werden, mit Bezug auf die beigefügten Zeichnungen, in denen:
Fig. 1 das grundsätzliche Design (Basiszelle) einer Formatierschaltung gemäß der vorliegenden Erfindung zeigt,
Fig. 2 das Zeitdiagramm der Schaltung nach Fig. 1 ist,
Fig. 3 eine höher entwickelte Umgebung des erfindungsgemäßen Formatierers mit zwei Basiszellen zeigt,
Fig. 4 das Zeitdiagramm für die Schaltung gem. Fig. 3 ist,
Fig. 5 eine alternative Basisschaltung mit einem JK-Flip-Flop anstelle eines D-Flip-Flops zeigt,
Fig. 6 das Zeitdiagramm der Schaltung nach Fig. 5 ist,
Fig. 7 eine Schaltung mit einem JK-Flip-Flops ohne separate Setz- /Rücksetzeingänge zeigt,
Fig. 8 eine Formatierschaltung mit sechs integrierten Kipp-Flip-Flops mit differentieller Auslegung zeigt, sowie die zugeordnete EXOR- Kombinationslogik, und
Fig. 9 die Basiskontrollelemente einer Formatierschaltung gem. der vorliegenden Erfindung zeigt.
In der Schaltung gemäß Fig. 1 wird ein Datensignal auf den "IN"-Eingang 1 eines EXOR-Gatters 2 geführt. Der Ausgang dieses EXOR-Gatters ist - über Leitung 3 - mit dem D-Eingang eines einstufigen D-Flip-Flops 4 verbunden. Der Q-Ausgang dieses Flip-Flops repräsentiert die Impulssequenz, die zu einem Pin einer zu testenden Einheit über Leitung 5 (Signal "OUT") geführt wird, und die weiterhin auf den zweiten Eingang des EXOR-Gatters 2 über Leitung 6 zurückgeführt ist. Das Signal eines Flankengenerators (in Fig. 1 nicht gezeigt) ist über Leitung 7 auf den Takteingang des D-Flip-Flops 4 geführt; ebenso wird ein Signal auf der Leitung 8 zu einem "Setz-" oder einem "Rücksetz-" Eingang des D-Flip-Flops geführt.
Die Schaltung nach Fig. 1 stellt einen ereignisgetriebenen Formatierer dar, der im wesentlichen mittels eines kontrollierbaren Kipp-Flip-Flops implementiert ist. Seine Arbeitsweise wird nun mit Bezug auf Fig. 2 erklärt werden, wobei die Fig. 2a das an den Takteingang des D-Flip-Flops 4 auf Leitung 7 angelegte Taktsignal (CLK) zeigt, Fig. 2b das Datensignal IN auf Leitung 1, und die Fig. 2c zeigt das Ausgangssignal OUT auf Leitung 5.
Da das D-Flip-Flop 4 ein einstufiges Flip-Flop ist, d. h. das Signal an seinem Dateneingang D erscheint quasi gleichzeitig nach dem Auftreten eines Übergangs des Taktsignals an seinem Ausgang (nur durch die Gatterlaufzeit des Flip-Flops verzögert), sind nur Übergänge des Taktsignals von "0" auf "1" sinnvolle oder "aktive" Flanken. Eine dieser aktiven Flanken oder "positiven Übergänge" ist in Fig. 2a als 9a bezeichnet. In dem Zeitdiagramm gem. Fig. 2c ist angenommen worden, daß der Q-Ausgang des Flip-Flops ursprünglich 0 war.
Solange das Eingangssignal (Fig. 2b) gleich 0 ist, hält der Q-Ausgang des D- Flip-Flops seinen Ausgangszustand. Sogar das Auftreten eines "1"-Zustands auf der Eingangsleitung 1 (Bezugszeichen 10) beeinflußt den Zustand des Flip-Flops nicht, solange kein positiver Übergang des Taktsignals auftritt.
Bei t = t&sub1; zeigt das Taktsignal eine aktive Flanke 9b. Dies veranlaßt das D-Flip- Flop 4, seinen Ausgangszustand auf "1" zu ändern, wie durch das Bezugszeichen 11 angedeutet.
Wenn die nächste aktive Flanke 9c des Taktsignals auftritt, ist das Eingangssignal (Fig. 2b) schon wieder auf 0 zurückgegangen, so daß der Ausgang des D-Flip-Flops 4 seinen "1"-Zustand hält.
Das Bezugszeichen 12 zeigt einen "1"-Zustand des Eingangssignals, der drei aktive Flanken 9d, 9e und 9f des Taktsignals überdeckt. Bei jeder dieser aktiven Flanken, nämlich bei t = t&sub2;, t = t&sub3; und t = t&sub4;, wechselt das T-Flip-Flop 4 seinen Ausgangszustand, d. h. es kippt.
Die Fig. 2 zeigt daher, daß die in Fig. 1 gezeigte Basiszelle ihren Ausgangszustand bei behält, solange das Eingangs-Datensignal IN "0" ist, und kippt, solange das Eingangssignal "1" ist. Das ist die gewünschte Funktion eines ereignisgetriebenen Formatierers, der von dem Signal auf Eingangsleitung 1 kontrolliert wird.
Die Fig. 3 zeigt eine weiterentwickelte Umgebung einer Formatierschaltung gemäß der vorliegenden Erfindung, die zwei Basiszellen - wie in Fig. 1 gezeigt - umfaßt. Man wird feststellen, daß die grundsätzliche Schaltungsanordnung der EXOR-Gatter 13 und 14, und der D-Flip-Flops 15 und 16, dieselbe ist wie die Schaltungsanordnung des in Fig. 1 gezeigten Formatierers. Jedoch empfangen die beiden Basiszellen unterschiedliche Datensignale IN&sub1; und IN&sub2; auf den Dateneingangsleitungen 17 und 18. Sie empfangen ebenso unterschiedliche Taktsignale (im folgenden als CLK&sub1; und CLK&sub2; bezeichnet) an ihren jeweiligen Takteingangsleitungen 19 und 20. Ihre zwei Ausgänge OUT&sub1; und OUT&sub2; (Leitungen 21 und 22) sind zu den Eingängen eines zusätzlichen EXOR-Gatters 23 geführt, dessen Ausgang der lmpulssequenz OUT entspricht, die an einen Pin einer zu testenden Vorrichtung angelegt wird (Leitung 24).
Das entsprechende Zeitdiagramm ist in Fig. 4 gezeigt. Die Figuren 4a - 4c zeigen jeweils das Taktsignal CLK&sub1;, das zu dem Takteingang des ersten D-Flip- Flops 15 auf Leitung 19 geführt wird, sein Eingangssignal IN&sub1; auf Leitung 17 und seinen Ausgang OUT&sub1;. In ähnlicher Weise illustrieren die Fig. 4d - 4f das seinen Ausgang OUT&sub1;. In ähnlicher Weise illustrieren die Fig. 4d - 4f das Taktsignal, das Eingangssignal und das Ausgangssignal der zweiten Basiszelle, die sich aus dem EXOR-Gatter 14 und dem D-Flip-Flop 16 aufbaut. Die Fig. 4g zeigt das kombinierte Ausgangssignal OUT auf Leitung 24, d. h. den Ausgang des EXOR-Gatters 23.
Man wird feststellen, daß die zwei Taktsignale CLK&sub1; und CLK&sub2; gegeneinander zeitlich um einen Betrag ΔT verschoben sind. Die aktiven Flanken 25a und 26a der Taktsignale CLK&sub1; und CLK&sub2; bewirken entsprechende Zustandsänderungen der Q-Ausgänge der entsprechenden Flip-Flops, so daß ein kurzer Ausgangspuls 27 zwischen t = t&sub1; und t = t&sub2; generiert wird. Dies illustriert, daß, in der Tat, jede Zustandsänderung eines Eingangssignals eine entsprechende Änderung des Gesamtausgangssignals OUT bewirkt.
Die aktiven Flanken 25c - 25e und 26c - 26e treten während der "1"-Zustände der entsprechenden Eingangssignale auf, so daß die Ausgänge (OUT&sub1; und OUT&sub2;) der zwei D-Flip-Flops 15 und 16 kippen. Umgekehrt führt dies zu drei Impulsen 28, 29 und 30 von kurzer Dauer in der Ausgangsimpulssequenz.
Die Schaltung gemäß Fig. 3 kann allerdings nicht nur benutzt werden, um die gezeigten Impulse von kurzer Dauer zu generieren, wie bisher erklärt wurde. Beispielsweise bezieht sich das Bezugszeichen 31 auf einen breiteren Impuls, der durch eine Zustandsänderung eines Eingangssignals (IN&sub1;, siehe Bezugszeichen 32) hervorgerufen wurde, während das entsprechende Eingangssignal IN&sub2; 0 ist (Bezugszeichen 33). In ähnlicher Weise kann ein kurzer "negativer" Impuls 34 generiert werden, oder der Ausgangszustand der Schaltung kann auf "1" geändert werden, wie durch 35 gezeigt. Dies illustriert die große Flexibilität der erfindungsgemäßen Formatierschaltung.
Die Schaltungen nach Fig. 1 und 3 haben eine Kombination von EXOR-Gattern und D-Flip-Flops benutzt, um ein flankengetriggertes D-Flip-Flop zu implementieren. Allerdings können andere Arten von Flip-Flops ebenfalls benutzt werden. Beispielsweise zeigt die Fig. 5 ein JK-Flip-Flop 36, das das Eingangsdatensignal IN (Leitung 37) auf seinem J- als auch seinem K-Eingang empfängt. Das Takt- oder Flankengeneratorsignal wird über Leitung 38 zu seinem Takteingang geführt. Das JK-Flip-Flop 36 umfaßt ferner einen "Setz-" Eingang (Leitung 39) und einen "Rücksetz-" Eingang (Leitung 40). Die Setz-/Rücksetzeingänge werden benötigt, um einen definierten Zustand des Flip-Flops einzustellen, bevor es zu arbeiten beginnt. Sein Q-Ausgang generiert die Impulssequenz OUT (Leitung 41), die zu einem Pin der zu testenden Vorrichtung geführt wird.
Das Zeitdiagramm von Fig. 6 zeigt den Takt-(CLK)-Eingang auf Leitung 38 (Fig. 6a), den Dateneingang IN auf Leitung 37 (Fig. 6b) und den Q-Ausgang des JK- Flip-Flops auf Leitung 41 (Fig. 6c). Man wird bemerken, daß das Taktsignal aktive positive Übergänge beinhaltet (Bezugszeichen 42a), ebenso wie negative aktive Übergänge (Bezugszeichen 43a). Das kommt daher, daß das JK-Flip-Flop 36 ein flankengetriggertes Master-Slave-Flip-Flop ist; d. h. die Information an seinen Eingängen wird bei einem positiven Taktübergang zu dem Master-Flip- Flop geführt, und von dem Master-Flip-Flop zu dem Slave-Flip-Flop und somit zu dem Ausgang des ganzen Flip-Flops bei einem negativen Übergang des Taktsignals.
Dies ist in Fig. 6 gezeigt. Bei dem positiven Übergang 42b des Taktsignals ändert der Q-Ausgang des JK-Flip-Flops 36 seinen Zustand nicht obwohl das Eingangssignal IN "1" ist (Bezugszeichen 44). Das kommt daher, daß beim Auftreten des positiven Übergangs 42b das Eingangssignal in das Master-Flip- Flop geführt wird, aber nicht in das Slave-Flip-Flop. Beim Auftreten eines negativen Übergangs 43b ändert dagegen der Q-Ausgang seinen Zustand auf "1" (Bezugszeichen 45) zum Zeitpunkt t = t&sub1;. Man wird beobachten, daß sich das JK-Flip-Flop 36 in derselben Weise verhält wie die Schaltung nach Fig. 1 (siehe insbesondere die Fig. 6c und 2c), abgesehen von der Phasenverschiebung um 180º, die von der Master-Slave-Anordnung des JK-Flip-Flops bewirkt wird.
Ein JK-Flip-Flop kann in einer Formatierschaltung gemäß der vorliegenden Erfindung sogar dann verwendet werden, wenn es keine separaten "Setz-" oder "Rücksetz-" Eingänge aufweist. Die "Setz-" und "Rücksetz-" Signale können mit einem Eingangssignal IN kombiniert werden, wenn die J- und K-Eingänge die folgenden Bool'schen Gleichungen verwirklichen:
J = S + I (6)
K = R + I (7)
Die entsprechende Schaltung ist in Fig. 7 gezeigt. "S" ist das Setzsignal und "R" ist das Rücksetzsignal. Die Gatter 46, 47, 48 und 49 implementieren die oben in Gleichungen 5 und 6 angegebenen Funktionen. Man wird bemerken, daß das JK-Flip-Flop 50 keinen "Setz-" oder "Rücksetz-" Eingang aufweist.
Man wird einräumen, daß die Basiszelle der Fig. 5 mit einem JK-Flip-Flop mit EXOR-Gattern in ähnlicher Weise wie in Fig. 3 gezeigt kaskadiert werden kann.
Die Anordnung einer integrierten Formatierschaltung, die eine Vielzahl von Kipp- Flip-Flops verwendet, ist in Fig. 8 gezeigt. Alle Zellen 51 bis 56 stellen T-Flip- Flops dar (d. h., ihre interne Struktur entspricht der Schaltung von Fig. 1). Allerdings verwenden die Zellen in Fig. 8 eine differentielle Auslegung, d. h. sie beinhalten differentielle Eingänge und Ausgänge.
Mit Bezug auf Zelle 51 wird das Dateneingangssignal auf Leitung 57 bereitgestellt, und sein Komplement auf Leitung 58. Der Q-Ausgang (Leitung 59) ist zu dem D0-Eingang und zu dem invertierten D1-Eingang geführt; ebenso ist der invertierte Q-Ausgang (QN) auf Leitung 60 an den D1-Eingang und dem invertieren D0-Eingang geführt. Das Taktsignal (von einem Flankengenerator) wird auf Leitung 61 empfangen, und das invertierte Taktsignal auf Leitung 62. Ein "Setz-" Signal wird auf Leitung 63 empfangen und ein "Rücksetz-" Signal auf Leitung 64.
Die Zellen 52 bis 56 haben dieselbe Struktur. Die Ausgänge der D-Flip-Flops 51 und 52 werden - ebenfalls in differentieller Auslegung - im EXOR-Gatter 65 vereinigt. In ähnlicher Weise werden die Ausgänge der D-Flip-Flops 53 und 54 im EXOR-Gatter 66 kombiniert, und die Ausgänge der D-Flip-Flops 55 und 56 im EXOR-Gatter 67. Die EXOR-Gatter 65, 66 und 67 stellen eine erste Ebene von Ausgangs-EXOR-Gattern dar.
Die zweite Ebene von EXOR-Gattern besteht aus dem EXOR-Gatter 68, das die Ausgänge der EXOR-Gatter 65 und 66 vereinigt. In ähnlicher Weise stellt das EXOR-Gatter 69 die dritte Ebene von EXOR-Gattern dar und vereinigt die Ausgänge des EXOR-Gatters 68 (zweite Ebene) und ExOR-Gatter 67 (erste Ebene). Der Ausgang des EXOR-Gatters 69 stellt das Signal, das an einen Pin der zu testenden Vorrichtung weitergeleitet wird, dar, wobei die Leitung 70 das Ausgangssignal trägt und die Leitung 71 sein Komplement.
Die Anwendung der neuen Formatierschaltung in einem Tester für integrierte Schaltungen ist in Fig. 9 gezeigt. Im Interesse einer einfachen Erklärung ist eine einzelne "Basiszelle", d. h. ein einzelnes Kipp-Flip-Flop, das sich aus dem EXOR- Gatter 72 und dem D-Flip-Flop 73 zusammensetzt, gewählt worden. Es versteht sich jedoch, daß in einem kommerziellen Tester fur Integrierte Schaltungen komplexere Strukturen, so wie in Fig. 8, benutzt werden würden.
Ein Sequencer 74 generiert aufeinanderfolgende Adreßsignale und leitet sie - über n Leitungen 75 - zu den Adreßeingängen eines Vektorspeichers 76. Der Vektorspeicher enthält Informationen über Aktionen, die an einem Pin der zu testenden Vorrichtung ausgeführt werden sollen. Die Datenausgänge des Vektorspeichers 76 - Bezugszeichen 77 - stellen die Adreßeingänge eines Kurvenformspeichers 78 dar, der die Aktionen in Kontrollsignale für die verschiedenen Formatierschaltungen (wie einen Datenformatierer und einen Tri- State-Formatierer) dekodiert, oder in Kontrollinformationen für eine Empfangsschaltung wie einen Komparator oder einen Fensterformatierer.
In dem gezeigten Beispiel wird ein einzelnes Kontrollsignal, das das Dateneingangssignal für das EXOR-Gatter 72 ist, auf Leitung 79 generiert. Es versteht sich jedoch, daß in kommerziellen Testern für integrierte Schaltungen eine Vielzahl (typischerweise 70) solcher Kontrollsignale von dem Kurvenformspeicher 78 generiert wird.
Das Bezugszeichen 80 bezieht sich auf einen Flankengenerator, der mit dem Takteingang des D-Flip-Flops 73 verbunden ist.

Claims

1. Formatierschaltung für einen Tester von integrierten Schaltungen, der

a) wenigstens zwei Datensignale (IN,IN&sub1;,IN&sub2;) empfängt, vorzugsweise von einem Speicher, und

b) wenigstens zwei Zeitsignale (CLK,CLK&sub1;,CLK&sub2;), vorzugsweise von einem Flankengenerator (80),

und der wenigstens eine Impulssequenz für das Anlegen an wenigstens einen Pin einer zu testenden Einheit bereitstellt, wobei die Impulsformerschaltung wenigstens zwei, vorzugsweise flankengetriggerte, Kipp-Flip-Flops (2,4;13,15;14,16;36;50;51-56) umfaßt, und wobei die Zeitsignale (CLK,CLK&sub1;,CLK&sub2;) jeweils an die Takteingänge der Kipp-Flip- Flops (2,4;13,15;14,16;36;50;51-56) geführt sind, und die Datensignale (IN,IN&sub1;,IN&sub2;) jeweils an die Dateneingänge der Kipp-Flip-Flops (2,4;13,15;14, 16;36;50;51-56), und wobei die Ausgänge der Kipp-Flip-Flops (2,4;13,15;14, 16;36;50;51-56) an die Eingänge einer EXOR-Schaltung (23) geführt sind.

2. Formatierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die wenigstens zwei Kipp-Flip-Flops (13,15;14,16;51-56) unterschiedliche Daten - und/oder Zeitsignale (IN&sub1;,IN&sub2;;CLK&sub1;,CLK&sub2;) empfangen.

3. Formatierschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß wenigstens eines der Kipp-Flip-Flops ein flankengetriggertes D-Flip-Flop (4;15,16) umfaßt, wobei der Ausgang eines EXOR-Schaltkreises, vorzugsweise eines EXOR-Gatters (2;13,14), mit dem D-Eingang des flankengetriggerten D-Flip-Flops (4;15,16) verbunden ist, und dessen Ausgang auf einen Eingang des EXOR-Schaltkreises rückgekoppelt ist, während der andere Eingang des EXOR-Schaltkreises das Datensignal (IN,IN&sub1;,IN&sub2;) empfängt.

4. Formatierschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß wenigstens eines der Kipp-Flip-Flops ein JK-Flip-Flop (36,50) umfaßt wobei das Datensignal (IN) direkt oder indirekt zu dem J- als auch dem K-Eingang des JK-Flip-Flops (36,50) geführt ist.

5. Formatierschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch wenigstens zwei Ebenen von EXOR-Schaltungen, vorzugsweise EXOR-Gattern (65-69), wobei

(5.1)die Ausgänge der Kipp-Flip-Flops (51-56) mit den Eingängen der EXOR-Schaltung (65,66,67) der ersten Ebene verbunden sind,

(5.2) wenigstens einige Ausgänge der EXOR-Schaltung (65,66,67) der ersten Ebene mit den Eingängen der EXOR-Schaltung (68) der zweiten Ebene verbunden sind,

und so fort, falls zutreffend.

6. Formatierschaltung nach Anspruch 5 mit mehr als zwei Ebenen von EXOR- Schaltungen, dadurch gekennzeichnet, daß der Ausgang wenigstens einer EXOR-Schaltung (67) einer niedrigeren Ebene mit dem Eingang einer EXOR- Schaltung (69), die wenigstens zwei Ebenen höher angeordnet ist, verbunden ist.

7. Formatierschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß wenigstens eines der Kipp-Flip-Flops (51-56) differentielle Eingänge und/oder Ausgänge aufweist.

8. Formatierschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Speicher ein Kurvenformspeicher (78) ist, der Kurvenformdaten enthält und unter Kontrolle eines Vektorspeichers (76) arbeitet.

9. Verfahren zum Formatieren von Daten in einem Tester für integrierte Schaltungen, wobei wenigstens zwei Datensignale (IN,IN&sub1;,IN&sub2;) jeweils an die Dateneingänge von wenigstens zwei, vorzugsweise flankengetriggerten, Kipp-Flip-Flops (2,4;13,15;14,16;36;50;51-56) geführt werden, und wenigstens zwei Zeitsignale (CLK,CLK&sub1;,CLK&sub2;) jeweils an die Takteingänge der Kipp-Flip-Flops (2,4;13,15;14,16;36;50;51-56), und wobei die Ausgänge der Kipp-Flip-Flops (2,4;13,15;14,16;36;50;51-56) an die Eingänge einer EXOR- Schaltung (23) geführt werden.