DE4008385C3

DE4008385C3 - Einstellbarer Frequenzteiler

Info

Publication number: DE4008385C3
Application number: DE4008385A
Authority: DE
Inventors: Kazuo Yamashita
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 1989-10-23
Filing date: 1990-03-15
Publication date: 1997-09-04
Anticipated expiration: 2010-03-16
Also published as: US5065415A; DE4008385C2; KR910008965A; CA2010723A1; FR2653617A1; GB2237424B; JP2572283B2; CA2010723C; FR2653617B1; GB9004582D0; KR950004641B1; JPH03136520A; GB2237424A; DE4008385A1

Description

Die Erfindung betrifft einen einstellbaren Frequenzteiler.

Die DE 27 35 204 A1 zeigt einen einstellbaren Frequenzteiler, bei dem ein Teilungsverhältnis N = A+B einstellbar ist. Die beiden Werte A und B sind in einzelnen Registern voreinstellbar, die Ausgänge der Register sind mit Paralleleingängen eines Binärzählers verbunden, der ein Takt signal empfängt. Die beiden Werte von A und B werden abwechselnd in den Binärzähler geladen, nachdem dieser jeweils bis auf einen bestimmten Wert, z. B. 0, herabgezählt hat. Damit ergibt sich am Ausgang des Zählers ein Impulszug, bei dem die Länge der jeweiligen Zeitspannen mit niedrigem und mit hohem Pegel von den Werten A bzw. B abhängen. Nun macht das Laden des Binärzählers bei relativ niedrigen Frequenzen keine Schwierigkeiten, bei höheren Frequenzen ist das ab wechselnde Laden des Zählers jedoch nur innerhalb einer mehrere Takt impulse umfassenden Zeitspanne möglich, so daß sich der bekannte Zähler nicht für hohe Frequenzen eignet.

Aus der DE 31 42 167 A1 ist eine Teilerschaltung mit einstellbarem Teilerverhältnis bekannt, bei der ein getakteter Zähler abhängig vom gewünschten Teilerverhältnis die Taktfrequenz entweder direkt oder über eine Verknüpfungsschaltung empfängt. Mit der Verknüpfungsschaltung lassen sich einzelne Impulse aus dem Taktsignal herausnehmen.

Aus Schreiner, Thomas: PLL, Wie man mit digitalen Synthesizern beliebige Frequenzen erzeugt; In: ELO 1979, Heft 11, Seiten 82-85, ist ein einstellbarer Frequenzteiler bekannt, bei dem mehrere Dekadenzähler in Kaskade hintereinander geschaltet sind, an deren Ausgangsanschlüssen jeweils ein Decoder angeschlossen ist, die abhhängig vom jeweiligen Zählerinhalt an einem von 10 Ausgängen ein anderes Pegelsignal liefern als an den übrigen 9 Ausgängen. Durch geeignete Verknüpfung ausgewählter Decoderausgänge, beispielsweise mit Hilfe eines UND-Glieds, läßt sich an dessen Ausgang ein in der Frequenz geteiltes Signal gewinnen. Mit einem solchen Frequenzteiler lassen sich praktisch beliebige Teilerverhältnisse einstellen, bei einem 3-Dekadenzähler um fassenden Frequenzteiler sind dies beliebige Teilungsverhältnisse zwischen 0 und 999.

Nun ist aber die Ausbildung eines Frequenzteilers mit mehreren Zählerstufen und jeweils den Zählerstufen zugeordneten Decodern schal tungstechnisch aufwendig, und "einstellbar" ist ein solcher Frequenz teiler nicht ohne weiteres; denn zum "Einstellen" ("Programmieren") müssen die jeweiligen Verbindungen zwischen den Decoder-Ausgängen und dem Verknüpfungsglied neu hergestellt werden.

Aus der US-PS 4 575 867 ist ein einstellbarer Frequenzteiler mit N in Kaskade geschalteten Vorteilen beschrieben, wobei die Vorteiler um schaltbar sind zwischen den Betriebsarten "Teilen durch 2" und "Teilen durch 3".

Jeder Vorteiler besitzt ein D-Flip-Flop, dessen Q-Ausgang dem Takt signaleingang des Vorteilers in der nachfolgenden Stufe zugeführt wird. Der D-Eingang ist über eine Verknüpfungsschaltung mit einem Einstell- Eingang verbunden, welchem ein Wert H oder L zugeführt wird, abhängig davon, ob die Stufe durch "2" oder durch "3" teilen soll. Zusätzlich zu dem erwähnten D-Flip-Flop enthält jede Stufe ein weiteres D-Flip-Flop als Speicher-Flip-Flop für ein STROBE-Signal. Durch das STROBE-Signal wird das Speicher-D-Flip-Flop gesetzt, mit der Folge, daß der Pegelwert "L" oder "H" am Einstelleingang auf das zuerst ge nannte D-Flip-Flop geschaltet wird, mit der Folge, daß - abhängig davon, ob der Pegel "L" oder "H" beträgt - das Ausgangssignal möglicherweise um einen zusätzlichen Takt erhalten wird, was einer Teilung des Eingangssignals durch "3" entspricht.

Der Erfindung liegt die Aufgabe zugrunde, einen einstellbaren Frequenz teiler insbesondere für den Einsatz in PLLs zu schaffen, der in der Lage ist, direkt höhere Eingangsfrequenzen in eine gewünschte niedrigere Ausgangsfrequenz umzusetzen, ohne daß eine aufwendige Schaltung erforderlich ist.

Gelöst wird diese Aufgabe durch die im Anspruch 1 oder im Anspruch 2 angegebenen Merkmale.

Mit einem solchen einstellbaren Frequenzteiler lassen sich - bei N Vorteilern - praktisch beliebige Teilungsverhältnisse zwischen 2ⁿ und 2ⁿ⁺¹-1 einstellen. Soll z. B. eine hohe Eingangsfrequenz mit einem programmierbaren Frequenzteiler, der 3 Vorteiler aufweist, durch "10" geteilt werden, so kann die "Programmierung" derart erfolgen, daß der erste Vorteiler ebenso wie der dritte Vorteiler dauernd durch "2" teilt, während der zweite Vorteiler zyklisch einmal durch "3" und anschließend zweimal durch "2" teilt. Damit ergibt sich im Durchschnitt ein Teilungsverhältnis von "10".

Bei dem erfindungsgemäßen Frequenzteiler ist der erste Anschluß (MOD) der N-ten Stufe mit dem fünften Anschluß (OC) der voraus gehenden Stufe (N-1) verbunden. Mit diesem Anschluß der vorausgehenden Stufe (N-1) ist auch der vierte Anschluß (Ausgangsanschluß des Vorteilers) der N-ten Stufe verbunden. Aufgrund der ODER-Verknüpfung mit den entsprechenden Ausgangssignalen (am vierten Anschluß Q) der nachfolgenden Stufen erfolgt eine Signalrückführung, welche die Wirkung hat, das "Teilen durch 3" nur dann zu ermöglichen, wenn die Ausgangssignale aller nachfolgenden Stufen einen vorbestimmten Pegel (z. B. L-Pegel) aufweisen. Hierdurch wird erreicht, daß innerhalb eines durch das Teilungsverhältnis fest bestimmten Zyklus die betreffende Stufe nur einmal durch "3" teilt, im übrigen eine Teilung durch "2" vornimmt.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1a bis 1c Blockdiagramme von programmierbaren Frequenzteilereinheiten gemäß der Erfindung, die sich umschalten lassen zwischen den Betriebsarten "Teilen durch 2" und "Teilen durch 3";

Fig. 2 ein Blockdiagramm einer ersten Aus führungsform eines programmierbaren Frequenzteilers gemäß der Erfindung, wobei der Frequenzteiler drei pro grammierbare Frequenzteilereinheiten, die in Kaskade geschaltet sind, um faßt; und

Fig. 3 ein Blockdiagramm einer zweiten Aus führungsform eines erfindungsgemäßen programmierbaren Frequenzteilers, wo bei der Frequenzteiler N in Kaskade geschaltete programmierbare Frequenz teilereinheiten aufweist.

Fig. 1a bis 1c zeigen programmierbare Frequenzteilerein heiten gemäß der Erfindung, wobei jede Einheit umge schaltet werden kann zwischen der Betriebsart "Teilen durch 2" und "Teilen durch 3". Fig. 2 zeigt eine erste Ausführungsform eines erfindungsgemäßen programmier baren Frequenzteilers, der drei in Kaskade geschaltete programmierbare Frequenzteilereinheiten umfaßt, wie sie in den Fig. 1a bis 1c dargestellt sind. Das Teil verhältnis dieses Frequenzteilers ist in dem Bereich von 2³ bis 2⁴-1 veränderlich. Fig. 3 zeigt eine zweite Ausführungsform des erfindungsgemäßen programmier baren Frequenzteilers, der N in Kaskade geschaltete programmierbare Frequenzteilereinheiten gemäß Fig. 1a bis 1c umfaßt, und der ein Teilverhältnis aufweist, das in dem Bereich von 2² bis 2ⁿ⁺¹-1 aufweist.

Die zwischen den Betriebsarten "Teilen durch 2" und "Teilen durch 3" umschaltbaren programmierbaren Frequenz teilereinheiten, bei denen es sich mithin um Vorteiler mit jeweils zwei Teilverhältnissen handelt, sind in den Fig. 1a, 1b und 1c mit A, B bzw. C bezeichnet.

Die in Fig. 1a dargestellte programmierbare Frequenz teilereinheit A enthält einen Negator 12, ein ODER-Glied 14, das an den Negator 12 angeschlossen ist, ein NOR-Glied 17, das an das ODER-Glied angeschlossen ist, ein ODER-Glied 16, das an das NOR-Glied 17 angeschlossen ist, ein D-Flipflop (D-FF) 18, dessen D-Anschluß an das ODER-Glied 16 angeschlossen ist, ein D-FF 20, das an das D-FF 18 angeschlossen ist, ein ODER-Glied 22 und einen Pufferverstärker 24, der an die CP-Anschlüsse der D-FFs 18 und 20 angeschlossen ist.

Die in Fig. 1b dargestellte programmierbare Frequenz teilereinheit B ist ähnlich aufgebaut wie die Frequenz teilereinheit A in Fig. 1a, mit der Ausnahme, daß das ODER-Glied 16 zwischen dem Q-Anschluß des D-Flipflops 18 und dem D-Anschluß des D-Flipflops 20 liegt.

Die in Fig. 1c dargestellte programmierbare Frequenz teilereinheit C enthält einen Negator 30, ein an den Negator 30 angeschlossenes ODER-Glied 32, ein an das ODER-Glied angeschlossenes NOR-Glied 34, einen an das NOR-Glied 34 angeschlossenen D-Zwischenspeicher (LATCH) 36, ein an den D-Zwischenspeicher 36 angeschlossenes ODER-Glied 38, D-Zwischenspeicher 40, 42, 44, ein ODER-Glied 46 und einen Pufferverstärker 48, der an die Anschlüsse CP der D-Zwischenspeicher 36, 40, 42, 44 an geschlossen ist.

Die programmierbaren Frequenzteilereinheiten A, B und C arbeiten wie folgt:

Wenn ein an einen Anschluß MOD jeder der veränderlichen Frequenzteilereinheiten A, B und C angelegtes Eingangs signal den Pegel H (=1) aufweist, so wird an den An schluß OC ein Signal mit hohem Pegel (H-Pegel) gegeben (Ausgabesignal), und die Frequenz eines am Anschluß CP gelieferten Taktsignals wird an dessen Vorderflanken durch 2 in die halbe Frequenz geteilt und dann am An schluß Q abgegeben.

Wenn ein an den Anschluß MOD gelegtes Anschlußsignal den Pegel L (=0) hat, so wird ein Signal mit dem gleichen Pegel wie das Signal am Anschluß Q an den Anschluß OC gegeben. Wenn ein an den D-Anschluß gelegtes Eingangs signal den Pegel H hat, wird die Frequenz eines an den Anschluß CP gelegten Taktsignals an seinen Vorderflanken durch 3 in eine drittel Frequenz geteilt, und dieses Signal wird dann an den Q-Anschluß gelegt. Wenn ein an den D-Anschluß gelegtes Eingangssignal den Pegel L hat, wird die Frequenz des am Anschluß CP anliegenden Taktsignals bei den Vorderflanken durch 2 in die halbe Frequenz geteilt, und dieses Signal wird dann an den Q-Anschluß gelegt.

Mehrere der programmierbaren Frequenzteilereinheiten A, B und C oder eine Kombination aus diesen Einheiten werden in Kaskade geschaltet. Die n-te programmierbare Frequenzteilereinheit (A, B oder C) einer solchen Kaskadenschaltung teilt die Frequenz des Eingangs-Signals durch 2 + D (D = 0 oder 1), abhängig von dem Pegel des am D-Anschluß anliegenden Signals, und anschließend teilt die Schaltung die Frequenz durch 2, wenn die Aus gangssignale an den Q-Anschlüssen in den nachfolgenden programmierbaren Frequenzteilereinheiten sämtlich Null sind. Deshalb kann man die Frequenz des Eingangs-Takt signals durch vielfache Teilverhältnisse veränderlich teilen.

Bei der ersten Ausführungsform nach Fig. 2 sind drei der programmierbaren Frequenzteilereinheiten A, B und C oder eine Kombination daraus in Kaskade geschaltet, so daß ein Ausgangssignal Fc erhalten wird, dessen Frequenz veränderlich geteilt wird.

Der in Fig. 2 dargestellte programmierbare Frequenz teiler umfaßt drei in Kaskade geschaltete programmier bare Frequenzteilereinheiten (0), (1) und (2).

In der programmierbaren Frequenzteilereinheit (2) wird ein Eingangssignal an den Anschluß MOD₂ gelegt, welches stets den Pegel L hat. Die programmierbare Frequenzteilereinheit (2) teilt die Frequenz eines Signals CK₂ durch 2, wenn ein an den Anschluß D₂ gelegtes Signal (D₂) den Pegel L (= 0) hat, und sie teilt die Frequenz des Signals CK₂ durch 3, wenn ein an den Anschluß D₂ gelegtes Signal den Pegel H (= 1) hat. Damit wird die Frequenz des Signals CK₂ geteilt durch 2 + D₂ (D₂ = 0 oder 1).

In der programmierbaren Frequenzteilereinheit (1) wird, um ein Taktsignal mit 2 + D₂ Impulsen am Anschluß Q₁ (CK₁) zu erhalten, die Frequenz des Signals CK₁ ein mal durch 2 + D₁ (D₁ = 0 oder 1) geteilt, und an schließend (1+D₁)-mal durch zwei an einem Anschluß Q₀ (= CK₀) geteilt. Als Ergebnis teilen die pro grammierbaren Frequenzteilereinheiten (1) und (2) die Eingangsfrequenz durch

1 × (2 + D₁) + (1 + D₂) × 2 = (2 + D₂) × 2 + D₁ (1)

Um ein Taktsignal mit (2+D₂)×2+D₁ Impulsen am Anschluß Q₀ (=CK₁) zu erhalten, dividiert die programmierte Frequenzteilereinheit (0) ein Signal CK₀ durch

[(2 + D₂) × 2 + D₁] × 2 + D₀ (2)

Deshalb teilt der programmierbare Frequenzteiler insge samt die Eingangsfrequenz durch:

2³ + D₂ × 2² + D₁ × 2¹ + D₀ × 2⁰ (3)

In ähnlicher Weise teilt ein programmierbarer Frequenz teiler, der n programmierbare Frequenzteilereinheiten (A, B, C) in Kaskade geschaltet umfaßt, die Eingangs frequenz durch:

2ⁿ + D_n-1 × 2^n-1 + D₂ × 2² + D₁ × 2¹ + D₀ × 2⁰ (4)

Deshalb dient der erfindungsgemäße programmierbare Frequenzteiler als direkt programmierbarer Frequenz teiler zum kontinuierlichen Teilen der Eingangsfrequenz durch:

2ⁿ ∼ 2ⁿ⁺¹ - 1 (5)

wobei das das n-te Bit auf dem Pegel H (= 1) festliegt.

Fig. 3 zeigt eine zweite Ausführungsform des programmier baren Frequenzteilers, und diese Ausführungsform umfaßt n in Kaskade geschaltete programmierbare Frequenzteiler einheiten (A, B, C) zum kontinuierlichen Teilen der Ein gangsfrequenz durch 2² ∼ 2ⁿ⁺¹ - 1, wie es durch die Gleichung (5) angegeben wird.

Der in Fig. 3 dargestellte programmierbare Frequenzteiler besitzt eine programmierbare Frequenzteilereinheit (0), eine veränderliche Frequenzteilereinheit (1), eine programmierbare Frequenzteilereinheit (2), eine veränder liche Frequenzteilereinheit (3), . . . eine programmier bare Frequenzteilereinheit (N-2), eine programmierbare Frequenzteilereinheit (N-1), sowie UND-Glieder 50a bis 50g und NOR-Glieder 52a bis 52d.

Wenn Daten (Dm ∼ Dn) des m-ten und nachfolgender Bits (2 m n) Null sind, arbeitet der programmier bare Frequenzteiler nach dieser zweiten Ausführungsform entsprechend einem programmierbaren Frequenzteiler, der (m-1) programmierbare, in Kaskade geschaltete Frequenz teilereinheiten (A, B, C) umfaßt.

Wenn jede der in Kaskade geschalteten programmierbaren Frequenzteilereinheiten oder der mit zwei Teilverhält nissen versehenen Vorteiler sich aus derzeit verfügbaren Bipolar- oder GaAs-ICs zusammensetzt, die bei einigen GHz gut betreibbar sind, so läßt sich die Eingangs frequenz direkt mit hoher Geschwindigkeit veränderlich teilen, ohne daß der herkömmliche Voreinstellvorgang stattfindet.

Die Eingangsfrequenz kann veränderlich an den Rück flanken des Signals oder durch eine negative Logik ge teilt werden.

Die Erfindung schafft gemäß obiger Beschreibung einen programmierbaren Frequenzteiler zum Teilen der höheren Frequenz eines Eingangssignals direkt in eine gewünschte niedrigere Frequenz. Der Frequenzteiler umfaßt mehrere Vorteiler, die jeweils zwei Teilverhältnisse aufweisen und in Kaskade geschaltet sind, wobei die Vorteiler umschaltbar sind zwischen den Betriebsarten "Teilen durch 2" und "Teilen durch 3", so daß das in der Frequenz ge teilte Ausgangssignal mit mehreren unterschiedlichen Teilverhältnissen erzeugt werden kann. Man kann somit eine höhere Eingangsfrequenz direkt teilen in eine ge wünschte niedrigere Ausgangsfrequenz, ohne daß man eine umfangreiche Schaltung hierzu vorsehen muß.

Claims

1. Einstellbarer Frequenzteiler zum Teilen der Frequenz eines zu geführten hochfrequenten Signals in ein Signal mit niedrigerer Frequenz, mit mehreren Vorteilern, die in Kaskade geschaltet sind und jeweils eine Umschaltmöglichkeit zwischen den Betriebsarten "Teilen durch 2" und "Teilen durch 3" aufweisen, um das hochfrequente Signal in der Frequenz zu teilen durch eines von mehreren verschiedenen Teilungsverhältnissen, umfassend folgende Merkmale:
Jeder der Vorteiler besitzt einen ersten Anschluß (MOD), einen zweiten Anschluß (D), einen dritten Anschluß (CP), einen vierten Anschluß (Q) und einen fünften Anschluß (OC) und ist folgendermaßen betreibbar:

(a) wenn der erste Anschluß (MOD) einen H-Pegel oder der zweite Anschluß (D) einen L-Pegel hat, wird ein an den dritten Anschluß (CP) gelegtes Taktsignal mit seinen Vorderflanken in der Frequenz durch 2 geteilt, und das in der Frequenz geteilte Signal wird an den vierten Anschluß (Q) gegeben;
(b) wenn der erste Anschluß (MOD) einen L-Pegel aufweist und der zweite Anschluß (D) einen H-Pegel besitzt, wird ein an den dritten Anschluß (CP) gelegtes Taktsignal in der Frequenz bei seinen Vorderflanken durch 3 geteilt, und das in der Frequenz geteilte Signal wird an den vierten Anschluß (Q) gegeben;
(c1) immer, wenn der erste Anschluß (MOD) auf einem H-Pegel liegt, wird an den fünften Anschluß (OC) gleichzeitig ein Signal mit einem H-Pegel gesendet; und
(c2) immer, wenn der vierte Anschluß (Q) auf H-Pegel liegt, wird an den fünften Anschluß (OC) gleichzeitig ein Signal mit H-Pegel ge sendet, und
(d) immer, wenn der erste Anschluß (MOD) und der vierte Anschluß (Q) einen L-Pegel aufweisen, wird an den fünften Anschluß (OC) gleichzeitig ein Signal mit einem L-Pegel gesendet,

wobei N Vorteiler derart in Kaskade geschaltet sind, daß das Aus gangssignal von dem vierten Anschluß (Q) in jedem (n-1)-ten Vorteiler als Eingangssignal an den dritten Anschluß (CP) des n-ten Vorteilers gelegt wird und das Ausgangssignal vom fünften Anschluß (OC) des (n+1)-ten Vorteilers als Eingangssignal an den ersten Anschluß (MOD) des n-ten Vorteilers gelegt wird.

2. Einstellbarer Frequenzteiler zum Teilen der Frequenz eines zu geführten hochfrequenten Signals in ein Signal mit niedriger Frequenz mit mehreren Vorteilern, die in Kaskade geschaltet sind und jeweils eine Umschaltmöglichkeit zwischen den Betriebsarten "Teilen durch 2" und "Teilen durch 3" aufweisen, um das hochfrequente Signal in der Frequenz zu teilen durch eines von mehreren verschiedenen Teilungsverhältnissen, umfassend folgende Merkmale:
Jeder der Vorteiler besitzt einen ersten Anschluß (MOD), einen zweiten Anschluß (D), einen dritten Anschluß (CP), einen vierten Anschluß (Q) und einen fünften Anschluß (OC) und ist folgendermaßen betreibbar:

(a) wenn der erste Anschluß (MOD) einen L-Pegel oder der zweite Anschluß (D) einen L-Pegel besitzt, wird ein an den dritten Anschluß (CP) gelegtes Taktsignal bei seinen Rückflanken in der Frequenz durch 2 geteilt, und es wird ein in der Frequenz geteiltes Signal an den vierten Anschluß (Q) gelegt;
(b) wenn der erste Anschluß (MOD) einen H-Pegel und der zweite Anschluß (D) einen H-Pegel besitzt, wird ein an den dritten Anschluß (CP) gelegtes Taktsignal bei seinen Rückflanken in der Frequenz durch 3 geteilt, und ein in der Frequenz geteiltes Signal wird an den vierten Anschluß (Q) gelegt;
(c1) immer, wenn der erste Anschluß (MOD) einen L-Pegel besitzt, wird ein Signal mit einem L-Pegel an den fünften Anschluß (OC) gleichzeitig gesendet,
(c2) immer, wenn der vierte Anschluß (Q) einen L-Pegel besitzt, wird an den fünften Anschluß (OC) gleichzeitig ein Signal mit L-Pegel gesendet,
(d) immer, wenn der erste Anschluß (MOD) und der vierte An schluß (Q) einen H-Pegel aufweisen, wird ein Signal mit H-Pegel an den fünften Anschluß (OC) gleichzeitig gesendet;

wobei N Vorteiler derart in Kaskade geschaltet sind, daß das Aus gangssignal von dem vierten Anschluß (Q) jedes (n-1)-ten Vorteilers als Eingangssignal an den dritten Anschluß (CP) des n-ten Vorteilers gelegt wird, und das Ausgangssignal vom fünften Anschluß (OC) des (n+1)-ten Vorteilers als Eingangssignal an den ersten Anschluß (MOD) des n-ten Vorteilers gelegt wird.