DE4306074C2 - Schaltungsanordnung zum digitalen Erzeugen einer Ausgangsimpulsfolge aus einer gegenüber dieser mit einer niedrigeren Frequenz auftretenden Eingangsimpulsfolge - Google Patents

Description

Dier Erfindung betrifft eine Schaltungsanordnung zum digitalen Erzeugen eines aus periodisch wiederholt auftretenden Ausgangsimpulsen gebildeten Ausgangsimpulsfolge, deren Frequenz f_A einem ganzzahligen Vielfachen n der Grundfrequenz f_G einer aus periodisch wiederholt auftretenden Eingangsimpulsen gebildeten Eingangsimpulsfolge entspricht.

Derartige Schaltungsanordnung werden im allgemeinen als PLL ("Phase Locked Loop")-Schaltungen ausgebildet. Jedoch treten bei deren Realisierung hinsichtlich des schaltungstechnischen Aufwandes Probleme dann auf, wenn das Vielfache n hohe Werte annimmt, d. h. wenn ein hoher Frequenzunterschied vorliegt.

Es ist nun Aufgabe der vorliegenden Erfindung, einen Weg zu zeigen, wie eine Schaltungsanordnung der genannten Art ausgebildet werden kann, um eine Ausgangsimpulsfolge mit einer einem beliebigen ganzzahligen Vielfachen n der Grundfrequenz f_G entsprechenden Frequenz mit einem geringen schaltungstechnischen Aufwand erzeugen zu können.

Gelöst wird diese Aufgabe durch die in jedem der beiden nebengeordneten Patentansprüche 1 und 2 angegebenen schaltungstechnischen Merkmale. Der Vorteil der Erfindung besteht dabei unter anderem darin, daß unter Verwendung zweier kommerziell erhältlicher Bauelemente, nämlich eines Zählerbausteines und eines Speicherbausteines, sowie unter Bereitstellung einer Eingangsimpulsfolge mit einer Grundfrequenz f_G und einer Zählimpulsfolge mit einer Zählimpulsfrequenz f_z = mf_G eine Ausgangsimpulsfolge einer Frequenz f_A erzeugt werden kann, welche einem beliebigen ganzzahligen Vielfachen n der Grundfrequenz f_G mit m ≧ 2n entspricht. Dabei tritt lediglich bei einem nicht ganzzahligen Verhältnis m/n ein Jitter in der Ausgangsimpulsfolge auf.

Zur Reduzierung eines gegebenenfalls in der Ausgangsimpulsfolge auftretenden Jitters ist der Speicheranordnung gemäß Patentanspruch 1 eine Decodierlogik, die beispielsweise aus einer PAL ("Programmable Array Logic") besteht, gemäß Patentanspruch 2 dagegen eine digital einstellbare Verzögerungseinrichtung nachgeschaltet. In beiden Fällen besteht der Vorteil gegenüber einer ausschließlichen Erhöhung der Zählimpulsfolge darin, daß innerhalb dieser Einrichtungen gegenüber der Zähleinrichtung und der Speicheranordnung so geringe Signallaufzeiten auftreten, daß diese auf die Festlegung der gewünschten Jitterreduzierung auch bei großen Werten von n keinen wesentlichen Einfluß haben.

Schließlich ist gemäß Patentanspruch 3 vorgesehen, daß in der Speicheranordnung eine Mehrzahl von Speicherbereichen vorgesehen ist, in welchen Angaben für unterschiedliche Signalverläufe der Ausgangsimpulsfolge gespeichert sind. Dies bringt den Vorteil mit sich, daß auf einfache Weise unterschiedliche Vielfache n der Grundfrequenz f_G durch Auswahl des jeweiligen Speicherbereiches festlegbar sind.

Im folgenden wird nun die vorliegende Erfindung anhand von Zeichnungen beispielsweise näher erläutert. Fig. 1 und 2 zeigen dabei zwei unterschiedliche Ausführungsbeispiele einer Schaltungsanordnung gemäß der vorliegenden Erfindung.

In Fig. 1 ist eine aus einer Zähleranordnung Z und einer Speicheranordnung SP bestehende Grundschaltung dargestellt. Aufgabe dieser Grundschaltung ist es, aus einer durch periodisch wiederholt mit einer Grundfrequenz f_G auftreten­ de Eingangsimpulse gebildeten Eingangsimpulsfolge eine Ausgangsimpulsfolge abzuleiten, deren einzelne periodisch wiederholt auftretenden Ausgangsimpulse eine Frequenz auf­ weisen, welche einem ganzzahligen Vielfachen n der Grund­ frequenz entspricht.

Bei der genannten Zähleranordnung Z handelt es sich um einen modulo-m-Zähler, welcher einerseits durch die Eingangsimpulsfolge synchronisiert und andererseits mit einer Zählimpulsfolge beaufschlagt ist, deren Frequenz einem Vielfachen m der Grundfrequenz entspricht, mit m ≧ 2n. D. h. die Periodendauer jedes der Eingangsimpulse ist in m Subintervalle unterteilt. Über Zählerausgänge ist die Zähleranordnung Z mit Adresseneingängen einer Speicheranordnung SP verbunden. Diese Speicheranordnung, von der lediglich neben diesen Adresseneingängen Daten- ein- und -Ausgängen dargestellt sind, weist wenigstens einen Speicherbereich B auf, welcher in eine der Zählper­ iode m der Zähleranordnung entsprechende Anzahl von Spei­ cherzellen 0, ..., m-1 unterteilt ist. In diesen Speicher­ zellen sind dabei jeweils Angaben bezüglich des Signalver­ laufes der Ausgangsimpulsfolge innerhalb des jeweiligen Subintervalls 0, ..., m gespeichert. Die Speicherung der Angaben in den einzelnen Speicherzellen kann dabei bei­ spielsweise mit Hilfe einer nicht dargestellten Mikropro­ zessoranordnung durch eine Adressierung der einzelnen Speicherzellen und Eintragen der dafür in Frage kommenden Angaben erfolgen. In Fig. 1 sind dafür ein Adressenregi­ ster ADR und ein Datenregister DAT dargestellt.

Die genannten Angaben können entweder direkt oder in co­ dierter Form den für die Ausgangsimpulsfolge gewählten Si­ gnalverlauf wiedergeben. Bei einer direkten Angabe des Si­ gnalverlaufs tritt bei einer zyklischen Ansteuerung der einzelnen Speicherzellen des in Fig. 1 dargestellten Speicherbereiches B durch die Zähleranordnung Z am Daten­ ausgang der Speicheranordnung SP unmittelbar die gewün­ schte Ausgangimpulsfolge auf. Dabei tritt lediglich bei einem nichtganzzahligen Verhältnis m/n ein Jitter in die­ ser Ausgangsimpulsfolge auf. Der maximale Jitter t_Jmax beträgt

Der größte relative Jitter J_rmax entsteht bei der höchsten zu erzeugenden Frequenz f_Amax und beträgt in %:

Bei der in Fig. 1 dargestellten Schaltungsanordnung wird die Ausgangsimpulsfolge nicht von der Speicheranordnung SP, sondern von einer dieser nachgeschalteten Decodier­ logik DEC bereitgestellt. In der Speicheranordnung SP sind dabei in jeder der Speicherzellen 0, ...., m-1 eine Mehrzahl k von Bitstellen vorgesehen. In den k Bitstellen der einzelnen Speicherzellen ist der Signalverlauf inner­ halb eines der Subintervalle 0, ..., m-1 einer zuvor genannten Periodendauer eines Ausgangsimpulses in co­ dierter Form gespeichert. Bei der zyklischen Ansteuerung der einzelnen Speicherzellen der Speicheranordnung SP durch die Zähleranordnung Z werden die in den ein­ zelnen Speicherzellen gespeicherten Bitkombinationen in paralleler Form der Decodierlogik DEC zugeführt. Darüber hinaus wird diese einerseits mit einer Decodier­ impulsfolge beaufschlagt, deren einzelne Decodierimpulse mit einer dem Vielfachen p der Zählimpulsfrequenz F_Z ent­ sprechenden Decodierimpulsfrequenz F_D auftreten. Anderer­ seits erhält diese Decodierlogik für eine Synchronisierung auf die Zählimpulsfrequenz F_Z die Zählimpulsfolge zuge­ führt. Dadurch wird die Periodendauer eines Zählimpulses der Zählimpulsfolge in p Subintervalle unterteilt. Durch die Bitkombination der k Bitstellen der einzelnen Speicher­ zellen 0, ..., m-1 der Speicheranordnung SP ist nun festge­ legt, ob während der Periodendauer des jeweiligen Zählim­ pulses der von der Decodierlogik gerade abgegebene Signal­ wert der Ausgangsimpulsfolge beizubehalten ist oder in wel­ chem der p Subintervalle der Periodendauer ein Signalwert­ wechsel stattzufinden hat. Wenn also beispielsweise p = 3 gewählt wird, so kann durch k = 2 Bitstellen mit den Co­ dierungen 00, 01, 10 und 11 bestimmt werden, ob der von der Decodierlogik gerade abgegebene Ausgangspegel während der Periodendauer des jeweiligen Zählimpulses beizubehal­ ten ist oder in welchem der drei Subintervalle der Perio­ dendauer ein Pegelwechsel stattfinden soll.

Durch die der Speicheranordnung SP nachgeschaltete Deco­ dierlogik DEC, die beispielsweise aus einer sogenannten PAL ("Programmable Array Logic") gebildet sein kann, wird ein gegenüber dem zuvor genannten Jitter reduzierter Jitter in der Ausgangsimpulsfolge erreicht. Dieser reduzierte Jitter beträgt

Der maximale relative Jitter J_rmax bei der höchsten zu erzeugenden Frequenz f_Amax beträgt somit in %

Eine Verringerung des mit der aus der Zähleranordnung Z und der Speicheranordnung SP gebildeten Grundschaltung erzielbaren Jitters einer Ausgangsimpulsfolge ist auch möglich, wenn, wie in Fig. 2 dargestellt, der Grundschal­ tung eine digital einstellbare Verzögerungseinrichtung VZL beispielsweise in Form einer Verzögerungsleitung nach­ geschaltet ist. Dafür kann beispielsweise eine programmier­ bare Verzögerungsleitung der Bellfuse Inc. mit der Bezeich­ nung 0449-0077-03 benutzt sein. In den k Bitstellen der einzelnen Speicherzellen 0, ..., m-1 der Speicheranord­ nung SP kann dabei durch eine dieser Bitstellen der für das jeweilige Subintervall der Periodendauer eines Eingangs­ impulses maßgebende Pegelwert, durch die verbleibenden (k-1) Bitstellen dagegen die Verzögerungszeit für das Auftreten des jeweiligen Pegelwertes festgelegt sein. Bei der zyklischen Ansteuerung der einzelnen Speicherzellen durch die Zähleranordnung Z werden die darin jeweils ent­ haltenen k Bitstellen der Verzögerungseinrichtung nachein­ ander zugeführt. Diese gibt dann den in der jeweiligen Speicherzelle gespeicherten Pegelwert nach einer durch die verbleibenden (k-1) Bitstellen dieser Speicherzelle festgelegten Verzögerungszeit an ihrem Ausgang ab, so daß an diesem nacheinander die einzelnen Ausgangsimpulse der Ausgangsimpulsfolge auftreten.

Aus der minimalen Verzögerungszeit T_Vmin und der Stufung (Verzögerungsintervall) t_VDelta ergibt sich die maximale Verzögerungszeit T_Vmax zu:

t_Vmax = t_Vmin + 2^(k-1) . t_VDelta.

Der nutzbare Verzögerungszeitbereich beträgt damit:

T_VB = t_Vmax-t_Vmin = 2^(k-1) . t_VDELTA,

wobei dieser Verzögerungszeitbereich der Periodendauer eines Zählimpulses der Zählimpulsfolge (f_Z) entsprechen sollte.

Der mit einer solchen Verzögerungseinrichtung erzielbare maximale Jitter t_Jmax beträgt:

t_Jmax = ± t_VDELTA.

Der maximale relative Jitter J_rmax ergibt sich bei der höchsten zu erzeugenden Frequenz f_Amax in % zu:

J_rmax = ± n_max . f_G . t_VDelta . 100.

Abweichend von den zuvor erläuterten, in den Fig. 1 und 2 dargestellten Ausführungsbeispielen ist es auch möglich, die Verzögerungseinrichtung VZL der in Fig. 1 angegebenen Decodierlogik DEC nachzuschalten. Dies setzt jedoch voraus, daß zwischen der Zählimpulsfolge (f_Z) und der De­ codierimpulsfolge (f_D) eine feste Phasenbeziehung besteht. Als Eingangssignal der Verzögerungseinrichtung wird die von der Decodierlogik abgegebene Ausgangsimpulsfolge be­ nutzt. Die für die Einstellung der Verzögerungseinrich­ tung benötigten Bits sind neben den k Bits für die Deco­ dierlogik in der Speicheranordnung SP individuell für die einzelnen Speicherzellen gespeichert. Der zuvor angegebene Verzögerungszeitbereich t_VB sollte hier der Periodendauer eines Impulses der Decodierimpulsfolge (f_D) entsprechen. Durch diese Modifizierung der in Fig. 1 dargestellten Schaltungsanordnung können die mit der Decodierlogik DEC erreichbaren Jitterwerte für die Ausgangsimpulsfolge nochmals reduziert werden.

Abschließend sei noch darauf hingewiesen, daß vorstehend lediglich als Beispiel davon ausgegangen worden ist, daß in der Speicheranordnung SP ein Speicherbereich mit m Speicherzellen vorgesehen ist. Diese Speicheranordnung kann jedoch auch eine Mehrzahl von Speicherbereichen auf­ weisen, in welchen Angaben für unterschiedliche Signalver­ läufe der zu erzeugenden Ausgangsimpulsfolge gespeichert sind und welche durch an gesonderten, nicht dargestell­ ten Adresseneingängen der Speicheranordnung angelegte Speicherbereichsadressen individuell auswählbar sind. Auf diese Weise ist es in einfacher Weise möglich, unterschied­ liche Ausgangsimpulsfolgen zu realisieren.

Claims (3)

1. Schaltungsanordnung zum digitalen Erzeugen einer aus peri­ odisch wiederholt auftretenden Ausgangsimpulsen gebildeten Ausgangsimpulsfolge, deren Frequenz f_A einem ganzzahligen Vielfachen n der Grundfrequenz f_G einer aus periodisch wie­ derholt auftretenden Eingangsimpulsen gebildeten Eingangsim­ pulsfolge entspricht,
mit einer auf die Eingangsimpulsfolge synchronisierten Mo­ dulo-m-Zähleinrichtung (Z), welche mit einer Zählimpulsfolge beaufschlagt ist, deren einzelne Zählimpulse mit einer einem Vielfachen m ≧ 2n der Grundfrequenz f_G entsprechenden Zählim­ pulsfrequenz f_z auftreten, und somit durch die Zählperiode m die Eingangssignal-Periodendauer in m Zählintervalle unter­ teilt ist,
mit einer Speicheranordnung (SP), die zumindest einen Spei­ cherbereich mit einer Mehrzahl m von aufeinanderfolgenden, den m Zählintervallen zugeordneten Speicherzellen aufweist, wobei in jeder der, über jeweils k Bitstellen verfügenden Speicherzellen Angaben bezüglich des Signalsverlaufs der Aus­ gangsimpulsfolge in dem jeweiligen Zählintervall gespeichert sind und wobei die Speicherzellen nach Maßgabe der von der Modulo-m-Zähleranordnung (Z) als Adressensignale abgegebenen momentanten Zählerstände individuell für die Abgabe der in diesen jeweils gespeicherten Angaben ansteuerbar sind,
und mit einer Decodiereinrichtung (DEC), welche durch die Zählimpulsfolge, durch eine Decodierimpulsfolge, deren ein­ zelne Decodierimpulse mit einer einem Vielfachen p der Zähl­ impulsfolge f_Z entsprechenden Decodierimpulsfrequenz f_D auf­ treten, sowie durch die mit den von der Speicheranordnung (SP) abgegebenen Angaben beaufschlagt ist, und somit die Pe­ riodendauer eines Zählimpulses der Zählimpulsfolge in p Sub­ intervalle unterteilt ist,
und daß die Decodiereinrichtung (DEC) derart durch die in der Speicheranordnung (SP) gespeicherten Angaben gesteuert ist, daß mit der jeweiligen, durch die k Bitstellen der einzelnen Speicherzellen gegebenen Bitkombination festgelegt ist, ob während der jeweiligen Periodendauer eines Zählimpulses der von der Decodiereinrichtung gerade abgegebene Signalwert der Ausgangsimpulsfolge beizubehalten ist oder in welchem der p Subintervalle der jeweiligen Periodendauer eines Zählimpulses ein Signalwechsel stattzufinden hat.

2. Schaltungsanordnung zum digitalen Erzeugen einer aus peri­ odisch wiederholt auftretenden Ausgangsimpulsen gebildeten Ausgangsimpulsfolge, deren Frquenz f_A einem ganzzahligen Vielfachen n der Grundfrequenz f_G einer aus periodisch wie­ derholt auftretenden Eingangsimpulsen gebildeten Eingangsim­ pulsfolge entspricht,
mit einer auf die Eingangsimpulsfolge synchronisierten Mo­ dulo-m-Zähleinrichtung (Z), welche mit einer Zählimpulsfolge beaufschlagt ist, deren einzelne Zählimpulse mit einer dem Vielfachen m ≧ 2n der Grenzfrequenz f_G entsprechenden Zählim­ pulsfrequenz f_Z auftreten, und somit durch die Zählperiode m die Eingangssignal-Periodendauer in m Zählintervalle unter­ teilt ist,
mit einer Speicheranordnung (SP), die zumindest einen Spei­ cherbereich mit einer Mehrzahl m von aufeinanderfolgenden, den m Zählintervallen zugeordneten Speicherzellen aufweist, wobei in jeder der, über jeweils k Bitstellen verfügenden Speicherzellen Angaben bezüglich des Signalsverlaufs der Aus­ gangsimpulsfolge in dem jeweiligen Zählintervall gespeichert sind und wobei die Speicherzellen nach Maßgabe der von der Modulo-m-Zähleranordnung (Z) als Adressensignale abgegebenen momentanten Zählerstände individuell für die Abgabe der in diesen jeweils gespeicherten Angaben ansteuerbar sind,
und mit einer der Speicheranordnung (SP) nachgeschalteten, hinsichtlich der Verzögerungszeit digital einstellbaren und die Ausgangsimpulsfolge bereitstellenden Verzögerungseinrich­ tung (VZL), welche derart durch die in der Speicheranordnung (SP) gespeicherten Angaben gesteuert ist, daß durch eine der k Bitstellen der einzelnen Speicherzellen der für das jewei­ lige Zählintervall maßgebende Signalwert, in den verbleiben­ den (k-1) Bitstellen dagegen die Verzögerungszeit für das Auftreten des jeweiligen Signalwertes festgelegt ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Speicheranordnung (SP) über eine Mehrzahl von Spei­ cherbereichen verfügt, in welchen Angaben für unterschiedli­ che Signalverläufe der Ausgangsimpulsfolge gespeichert sind und durch welche an gesonderten Adresseneingängen der Spei­ cheranordnung zugeführte Speicherbereichsadressen individuell auswählbar sind.