DE4022252C2

DE4022252C2 -

Info

Publication number: DE4022252C2
Application number: DE19904022252
Authority: DE
Inventors: Georg Dipl.-Ing. 1000 Berlin De Steinbach
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Alstom Anlagen und Automatisierungstechnik GmbH
Priority date: 1990-07-11
Filing date: 1990-07-11
Publication date: 1992-07-23
Also published as: DE4022252A1

Description

Die Erfindung bezieht sich zunächst auf ein Verfahren zur digitalen Ver vielfachung der Frequenz eines Rechteck-Eingangssignals.

Für ein Verfahren dieser Art kann man z. B. einen digitalen PLL-Schaltkreis verwenden, wie er bereits vorgeschlagen wurde (Patentanmeldung P 40 11 121.0). Ein solcher Schaltkreis eignet sich jedoch nur bei sich langsam ändernden Eingangsfrequenzen, wie z. B. der Netzfrequenz in einem Verbundnetz und ist als langsamer PI-Regler anzusehen. Bei sich schneller ändernden Eingangs frequenzen zwischen 0 bis 150 Hz versagt die dort praktizierte Methode. Sie versagt u. a. auch bei der Ansteuerung des Stromrichters eines bürsten losen Motors, eines sogenannten BL-Motors. Dort wird deshalb bisher zur Fre quenzvervielfachung eine Schaltung verwendet, die im wesentlichen aus einem f/U-Wandler und einem U/f-Wandler besteht. Die im ersten Wandler erhaltene Gleichspannung wird dabei analog vergrößert und anschließend im zweiten Wandler wieder in eine Frequenz zurücktransformiert.

Außer der Abgleichnotwendigkeit und schlechten Linearität ist dort noch die ungenügende Funktionsfähigkeit bei niedrigen Frequenzen zu beanstanden.

Aufgabe der Erfindung ist es, ein Verfahren zur digitalen Frequenzverviel fachung zu schaffen, das schnell reagiert und z. B. für das angesprochene Anwendungsgebiet Motorantriebe geeignet ist.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruches 1 gelöst. Vorteilhafte Ausgestaltungen sind als Anordnungen zur Durchführung des Verfahrens den Unteransprüchen entnehmbar.

Anhand eines Ausführungsbeispieles wird die Erfindung im nachstehenden näher erläutert.

Die Figur zeigt einen Frequenzvervielfacher mit einem Faktor 1024 als Bei spiel. Andere Vervielfachungsfaktoren sind leicht darstellbar.

Nach der Figur wird an einem Eingang E ein Eingangssignal mit einer Ein gangsfrequenz f_ein angelegt und am Ausgang A ist ein Ausgangssignal mit einer um den Faktor N, in diesem Fall N = 1024, vervielfachten Ausgangs frequenz f_aus abnehmbar. Die Anordnung besteht aus einem Taktgenerator 1, dessen Taktimpulse mit einer Taktfrequenz f_c einen Frequenzteiler 2 triggern, der die nach einem Mod 1024 heruntergeteilte Taktfrequenz als Frequenz f_t an einen Vorwärtszähler 3 weitergibt. Der Vorwärtszähler 3 zählt die Im pulse als ganzzahlige Vielfache der Frequenz f_c und gibt sein Zählergebnis Z_g über einen ersten Latch-Speicher 4 auf einen Rückwärtszähler 6, der zu sätzlich von einem BRM-Baustein 7 (binary rate multiplier, z. B. 2×SN 7497) beeinflußt wird. Der Rückwärtszähler 6 gibt die gewünschte mit festem Faktor multiplizierte Ausgangsfrequenz f_aus ab. Die Eingangsfrequenz wird zunächst einem Flankendetektor 9 zugeführt, der D-Flip-Flops 10, 11 sowie ein Inhibit-Gatter 12 enthält. Mit 8 ist noch ein weiteres D-Flip-Flop be zeichnet und mit 13 und 14 je eine Leitung.

Die Funktion der Anordnung ist folgende. Zunächst wird festgelegt, daß Z die Anzahl der Taktimpulse zwischen zwei hintereinander folgenden anstei genden Flanken vom Eingangssignal ist. Dann ist Z = f_c/f_ein(bei f_ein = Konst.).

Geht man zunächst davon aus, daß ein über die Leitung 14, im Flankendetek tor 9 vom Eingangssignal f_ein abgeleiteter Steuerimpuls Si am Reset-Ein gang des Frequenzteilers 2 den Nullstand dieses Frequenzteilers trifft, dann wird in den über seinen Enable-Eingang initiierten zweite Latch- Speicher 5, über die Parallelleitung c (= 10 Bits) ein Restbetrag Z_r = Φ eingelesen.

Z_r = Z · mod 1024 = Φ,
(da noch kein Restbetrag vorhanden ist).

Die Ausgangsfrequenz f_t von Frequenzteiler 2 ist dann

f_t = f_c/1024 (Gleichung )

Der vom Eingangssignal mit der Frequenz f_ein abgeleitete Steuerimpuls Si versetzt im übrigen den Vorwärtszähler 3 über seinen Preset-Eingang in den Zustand - 1 und der über seinen Enable-Eingang initiierte erste Latch- Speicher 4 übernimmt über Parallelausgang a (10 Bits) das dort bis dahin gespeicherte Zählergebnis Z_g (ganzzahliges Vielfaches).

Z_g = (Z DIV 1024) - 1 = (f_t/f_ein) - 1 (Gleichung )

Bei Z_r = Φ ist der BRM-Baustein 7 (z. B. ein SN 7497-Baustein von Texas Instruments) unwirksam.

Der Rückwärtszähler 6 zählt mit der Taktfrequenz f_c zurück und gibt bei jedem Erreichen seines Nullzustandes einen Impuls an Ausgang A ab. Gleich zeitig wird die binäre Zahl Z_g immer wieder von dem ersten Netzspeicher 4 eingelesen. Bei einer Restzahl Z_r = Φ beträgt die Ausgangsfrequenz

f_aus = f_c/(Z_g + 1) (Gleichung )

Nach dem Einsetzen der Gleichungen und in ergibt sich für die Ausgangsfrequenz

f_aus = 1024 · f_ein

die Restzahl bzw. der Restbetrag Z_r vom ganzzahligen Vielfachen kann je doch einen Wert zwischen 0 und 1023 einnehmen. Dann greift die Frequenz korrektur des BRM-Bausteins 7 ein. Die vom BRM-Baustein 7 zwischen zwei hintereinander folgenden Eingangsimpulsen erscheinende Anzahl von Ausgangs impulsen Z_b ist

Z_b = Z_r,

d. h. in einer Eingangsperiode (zeitlicher Abstand zwischen zwei hinterein ander folgenden Eingangsimpulsen) verlängert der BRM-Baustein 7 durch das Sperren von Taktimpulsen über den Enable-Eingang am Rückwärtszähler 6 Z_r-mal die Zählperiode des Rückwärtszählers 6 um einen Taktimpuls. Die mittlere Ausgangsfrequenz f_aus wird dadurch kleiner. Im übrigen wird die Ausgangsfrequenz f_aus umso größer, je kleiner das Zählergebnis von Vor wärtszähler 3 als ganzzahliges Vielfaches ist, d. h. je kleiner der Betrag ist, von dem der Rückwärtszähler 6 auf 0 zurückzuzählen hat.

Geht man z. B. davon aus, daß die Restzahl Z_r = 1023 ist - das wird der Fall sein, wenn der letzte Triggerimpuls des Vorwärtszählers 3 durch den zugefügten Reset am Frequenzteiler 2 gerade noch nicht wirksam werden konnte - dann ist die ermittelte Zahl, d. h. das Zählergebnis des ganzzahlig Vielfachen Z_g praktisch um den Wert 1 kleiner als es sein sollte. Jetzt gibt aber der BRM-Baustein 7 - ein Datenfrequenzumwandler - nach jedem Nullstand-Impuls des Rückwärtszählers 6 einen Korrekturimpuls Z_b an den Enable-Eingang (EN) des Rückwärtszählers 6 ab, der einen Triggerimpuls für diesen Rückwärtszähler ausblendet, d. h. sperrt. Der Rückwärtszähler 6 wird dadurch verlangsamt. Das Ergebnis ist, daß die Ausgangsfrequenz f_aus praktisch die gleiche ist, als wenn bei Z_r = 0 das ganzzahlig Vielfache Z_g um 1 größer gewesen wäre.

Die Anzahl der Nullstand-Impulse (Ausgangsimpulse) in einer Eingangsperiode ist dann auch hier genau 1024.

Im betrachteten Beispiel ist die minimale Arbeitsfrequenz f_{ein; min} durch die Taktfrequenz die Größe des Vorwärtszählers 3 und Rückwärtszählers 6 sowie des Latch- Speichers 4 bestimmt. Es ergibt sich für eine 6 MHz-Taktfrequenz:

f_{ein; min} = fc/(1024 · 2¹⁰) = 6 · 10⁶/(1024 · 1024) = 5,72 Hz.

Die maximale Frequenz ergibt sich aus der Voraussetzung, daß in einer Periode der Eingangssignale mindestens zwei Impulse im Vorwärtszähler 3 registriert werden müssen. Es ergibt sich für 6 MHz-Taktfrequenz

f_{ein; max} = fc/(1024 · 2) = 6 · 10⁶/2048 = 2930 Hz.

Es ist noch zu erwähnen, daß die Ausgangsimpulse mit der Frequenz f_aus über ein D-Flip-Flop 8 synchronisiert mit der Taktfrequenz auf den Ein gang des BRM-Bausteins 7 zur jeweiligen Übernahme der Restzahl Z_r geführt werden. Der Flankendetektor 9 dient zur Abtrennung der Flanken des Ein gangssignals.

Claims

1. Verfahren zur digitalen Vervielfachung der Frequenz eines Recht eck-Eingangsignals (f_ein), dadurch gekennzeichnet,
daß zwischen entsprechenden Flanken aufeinanderfolgende Impulse des Eingangssignals (f_ein) höherfrequente Impulse eingezählt wer den, wobei für ein ganzzahlig Vielfaches der Ausgangsfrequenz (f_aus) eine Taktfrequenz (f_c) durch einen Frequenzteiler (2) auf eine definierbare Teilerfrequenz (f_t) heruntergeteilt und deren Impuls zahl zwischen zwei Flanken des Eingangssignals (f_ein) als ganzzah lig Vielfaches in einem Vorwärtszähler (3) gezählt wird, daß das Zählergebnis (Z_g) des Vorwärtszählers (3) über einen ersten Latch-Speicher (4) einem taktgesteuerten Rückwärtszähler (6) zuge führt wird, der das Ergebnis ständig bis zum Nullstand zurückzählt, bei Nullstand jeweils einen Impuls der Ausgangsfrequenz (f_aus) aus gibt, das Zählergebnis aus dem ersten Latch-Speicher (4) wieder einliest und mit der Rückwärtszählung fortfährt, bis die nächst folgenden Impulsflanken des Eingangssignals (f_ein) einen weiteren Zählzyklus bestimmen, und
daß jeder Restbetrag (Z_r) zum ganzzahlig Vielfachen der Impuls zahl der Teilerfrequenz (f_t) erfaßt und zur Korrektur der Aus gangsfrequenz (f_aus) durch Eingriff auf den Zählablauf des Rück wärtszählers (6) benutzt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Restbetrag (Z_r) vom im Vorwärtszähler (3) als ganzzahlig Vielfaches erfaßten Zählergebnis (Z_g) vom Frequenzteiler (2) über einen zweiten Latch-Speicher (5) in einen Binary Rate Multiplier- Baustein (7) eingegeben wird, der eine dem Restbetrag (Z_r) ent sprechende Anzahl von Ausgangsimpulsen (Z_b) abgibt, die jeweils den Rückwärtszähler (6) um einen Taktimpuls sperren.

3. Anordnung zur Durchführung des Verfahrens nach den Ansprüchen 1 und 2, dadurch gekennzeichnet,
daß ein Flankendetektor (9) zur Flankenerfassung vorgesehen ist, der eingangsseitig an die Eingangsfrequenz (f_ein) und einen Takt generator (1) und ausgangsseitig zur Steuerimpulsgabe (Si) an den Reset-Eingang des Frequenzteilers (2), den Preset-Eingang des Vor wärtszählers (3) und ENABLE-Eingänge von Latch-Speichern (4, 5) an geschlossen ist,
daß der vom Taktgenerator (1) gespeiste Frequenzteiler (2) über seine letzte Stufe mit dem Vorwärtszähler (3) verbunden ist, der sein Zählergebnis (Z_g) über einen Parallelausgang (a) an den er sten Latch-Speicher (4) bei Steuerimpulsgabe (Si) abgibt,
daß der erste Latch-Speicher (4) zur Weitergabe des Zählergebnisses (Z_g) über Parallelausgang (b) an den vom Taktgenerator (1) getakteten Rückwärtszähler (6) geschaltet ist, dessen Ausgang (A) die Ausgangsfrequenz (f_aus) abgibt, zur Rückstellung auf das Ziel ergebnis (Z_g) aus dem ersten Latch-Speicher (4) mit einem Steuer eingang (P-in) des Rückwärtszählers (6) sowie über eine Lei tung (13) mit dem Steuereingang des Binary Rate Multiplier-Bau steins (7) verbunden ist und
daß der Binary Rate Multiplier-Baustein (7) zur Übernahme des Rest betrages (Z_r) vom ganzzahlig Vielfachen eingangsseitig über den zweiten Latch-Speicher (5) mit einem Parallelausgang (c) des Fre quenzstellers (2) verbunden und ausgangsseitig an den ENABLE-Ein gang (EN) des Rückwärtszählers (6) geschaltet ist.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Detektor (9) zwei hintereinander geschaltete, vom Taktgeber (1) getaktete D-Flipflops (10, 11) und ein Inhibitgatter (12) zur Steuerim pulsausgabe aufweist, daß die Eingangsfrequenz (f_ein) am ersten D-Flip- Flop (10) anliegt, wobei dessen Ausgang mit dem Eingang des zweiten D-Flip-Flops (11) und dem Normaleingang des Inhibit-Gatters (12) und der Ausgang des zweiten D-Flip-Flops (12) mit dem negierten Eingang des In hibit-Gatters (12) verbunden ist.

5. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß in die Leitung (13) vom Rückwärtszähler (6) zum Steuereingang des Binary Rate Multiplier-Bausteins (7) ein vom Taktgeber (1) getaktetes weiteres D-Flip-Flop (8) geschaltet ist.