DE69524837T2

DE69524837T2 - Asynchrone Speicheranordnung mit seriellem Zugriff und entsprechendes Speicher- und Leseverfahren

Info

Publication number: DE69524837T2
Application number: DE69524837T
Authority: DE
Inventors: Jacques Majos; Daniel Weil
Original assignee: France Telecom SA
Current assignee: Zarbana Digital Fund LLC
Priority date: 1994-10-12
Filing date: 1995-10-04
Publication date: 2002-09-19
Anticipated expiration: 2015-10-05
Also published as: DE69524837D1; FR2725825B1; JPH08212127A; EP0707260B1; EP0707260A1; US5640366A; FR2725825A1

Description

Die Erfindung betrifft asynchrone Speicher mit sequentiellem Zugriff, insbesondere aber nicht ausschließlich asynchrone FIFO-Speicher (first in/first out).
Ein Speicher wird asynchron genannt, wenn die ankommenden und ausgehenden Datenflüsse durch unabhängige Taktgeber getaktet werden.
Die Anwendung von asynchronen FIFO-Speichern in integrierten Schaltkreisen hat zahlreiche Vorteile, wie insbesondere die Taktzyklusanpassung in asynchronen Netzen, die Nutzung von verschiedenen Betriebsfrequenzen innerhalb von Schaltungen oder die Glättung von Datenflüssen.
Es sind FIFO-Speicher oder asynchrone, klassischerweise aus "aufeinanderliegenden" Registern bestehende "Stapel" bereits bekannt, wobei jedes im Speicher gespeicherte Wort nach jeder Zyklusdauer physisch in das nächste Register hineingekippt wird. Da alle Register gleichzeitig arbeiten, führt es zu einem hohen, der Speichergröße entsprechenden Verbrauch.
Außerdem ist die Verweilzeit eines Wortes im Speicher variabel. Eigentlich ist sie lang, wenn der FIFO-Speicher groß und fast leer ist und niedrig, wenn er fast voll ist, da ein ankommendes Wort nur oben auf den Stapel "landen" braucht.
Diese unterschiedliche Verhaltensweisen je nach Stapelzustand (voll oder leer) können aber zur Schwierigkeiten bei bestimmten Anwendungen führen.
Aus der EP-A-0217 486 ist ein Synchronisierungssystem bekannt, welches sich wie ein Doppelport-Speicher verhält und die durch asynchrone Abtastvorgänge verursachten Fehler auf ein willkürlicherweise niedriges Niveau herabsetzt, welches auf einem metastabilen Betrieb beruht.
Der Erfindung liegt die Aufgabe zugrunde, einen asynchronen Speicher mit sequentiellem Zugriff, insbesondere einen FIFO-Speicher anzugeben, dessen Verbrauch und Verweilzeit von dessen Größe und Füllzustand unabhängig sind.
Eine weitere Aufgabe der Erfindung besteht darin, die Speicher- und Lesegeschwindigkeiten zu reduzieren, wobei die Speichergröße keine Beschränkung darstellt.
Gemäß den Ansprüchen stellt die Erfindung eine Vorrichtung für einen asynchronen Speicher mit sequentiellem Zugriff zur Verfügung, bestehend aus:
- einem asynchronen RAM-Speicher mit Doppelport,
- einem Schreibadressengenerator, welcher als Antwort auf Schreibfreigabesignale an den Eingangsport des Speichers aufeinanderfolgende Schreibadresseninformationen liefert, welche jeweils aufeinanderfolgenden, nach einer vorbestimmten Schreibreihenfolge sequentiell zu speichernden Daten zugeordnet sind,
- einem Leseadressengenerator, welcher als Antwort auf Lesefreigabesignale an den Ausgangsport des Speichers aufeinanderfolgende Leseadresseninformationen liefert, welche jeweils aufeinanderfolgenden, nach einer vorbestimmten Lesereihenfolge sequentiell zu lesenden Daten zugeordnet sind.
Nach einem allgemeinen Erfindungsmerkmal weist die Vorrichtung auf:
- Mittel zur Erkennung der Stabilität der von den Adressengeneratoren gelieferten Adresseninformationen, wobei diese Erkennungsmittel logische Stabilitätssignale liefern, die für die Tätigkeit von jedem der Adressengeneratoren repräsentativ sind, und
- Mittel zur Feststellung des Speicherfüllzustandes, welche Füllzustände für den Speicher anhand der stabilen, von den Adressengeneratoren gelieferten Adresseninformationen und der logischen Stabilitätssignale liefern.
Die Anwendung eines Doppelport-Arbeitsspeichers ("Double Port Random Access Memory" oder DPRAM im Englischen) trägt zur Lösung des Verbrauchproblems bei, da im Gegensatz zu dem Registerspeicher bei jeder Zyklusdauer die im Arbeitsspeicher gespeicherten Wörter nicht mehr physisch verschoben werden. Bei einem FIFO-Speicher werden die Adressengeneratoren, z. B. synchrone Zähler, jedes Mal um 1 inkrementiert, wenn ein Wort in den Speicher ankommt oder diesen verlässt. Diese beiden Zähler liefern dann unmittelbar die Adressen der Speicherfächer des Arbeitsspeichers, welche den zu speichernden oder zu lesenden Daten entsprechen.
Während die Adressengeneratoren neue Adressen gerade erstellen, ist das Lesen des Generatoreninhaltes nicht verwertbar. Das heißt, dass die vom entsprechenden Generator gelieferte Adresse nicht stabil ist.
Es ist aber notwendig zu gewährleisten, dass die gelieferten Adressen und infolgedessen das Niveau unabhängig von den Frequenz- und Phasenunterschieden zwischen den Eingangs- und Ausgangstaktgebern stabil sind, wenn der Füllzustand des Speichers anhand der gelieferten Adressen festgestellt wird. In Verbindung mit dem Arbeitsspeicher und den Adressengeneratoren sieht daher die Erfindung Mittel zur Erkennung der Stabilität der gelieferten Adressen vor, so dass diese zur Bestimmung des Füllzustandes des so gebildeten Speichers mit sequentiellem Zugriff berücksichtigt werden.
Die Erfindung sieht vorteilhafterweise die Bestimmung von zwei Füllständen vor. Der eine ist für das Schreiben und gültig auf den Anstiegsflanken des Eingangstaktsignals und der andere für das Lesen und gültig auf den Anstiegsflanken des Lesetaktsignals.
Anders gesagt, weisen die Mittel zur Erkennung der Stabilität vorteilhafterweise ein erstes elementares Erkennungsmittel zur Lieferung eines ersten logischen Stabilitätssignals, welches für den stabilen oder instabilen Zustand einer vom Schreibadressengenerators erstellten Schreibadresse repräsentativ ist, und ein zweites elementares Erkennungsmittel zur Lieferung eines zweiten logischen Stabilitätssignals auf, welches für den stabilen oder instabilen Zustand einer vom Leseadressengenerator erstellten Leseadresse repräsentativ ist.
Die Mittel zur Feststellung des Speicherfüllzustandes weisen dann ein erstes elementares Mittel zur Feststellung des Schreibfüllzustands anhand der vom Schreibadressengenerator gelieferten Schreibadresseninformation und der vom Leseadressengenerator gelieferten und durch das zweite logische Stabilitätssignal freigegebenen Leseadresseninformation auf. Sie weisen auch ein zweites elementares Mittel zur Feststellung des Lesefüllzustandes anhand der vom Leseadressengenerator gelieferten Leseadresseninformation und der vom Schreibadressengenerator gelieferten und durch das erste logische Stabilitätssignal freigegebenen Schreibadresseninformation auf.
Nach einem erfindungsgemäßen Ausführungsbeispiel weist das elementare Mittel zur Feststellung des Schreibfüllzustandes auf:
- einen ersten Steuerkreis, welcher das Taktsignal für das Takten des Eingangsports des Speichers sowie das zweite logische Stabilitätssignal empfängt und ein erstes entsprechendes logisches Steuersignal liefert, das einen ersten Wert in Anwesenheit eines zweiten, für den stabilen Zustand der entsprechenden Leseadresse repräsentativen logischen Stabilitätssignals und einen zweiten Wert in Anwesenheit eines zweiten, für den instabilen Zustand der entsprechenden Leseadresse repräsentativen logischen Stabilitätssignals hat,
- ein erstes Latchmittel, das durch das erste logische Steuersignal zur Speicherung der stabilen, vom Leseadressengenerator gelieferten Leseadresse gesteuert wird, und
- einen ersten, mit dem Ausgang des Schreibadressengenerators sowie mit dem Ausgang des ersten Latchmittels verbundenen Subtrahierer.
Ebenso enthält das elementare Mittel zur Feststellung des Lesefüllzustandes:
- einen zweiten Steuerkreis, welcher das Taktsignal für das Takten des Ausgangsports des Speichers sowie das erste logische Stabilitätssignal empfängt und ein zweites entsprechendes logisches Steuersignal liefert, das einen ersten Wert in Anwesenheit eines ersten, für den stabilen Zustand der entsprechenden Schreibadresse repräsentativen logischen Stabilitätssignals und einen zweiten Wert in Anwesenheit eines ersten, für den instabilen Zustand der entsprechenden Schreibadresse repräsentativen logischen Stabilitätssignals hat,
- ein zweites Latchmittel, das durch das zweite logische Steuersignal zur Speicherung der stabilen, vom Schreibadressengenerator gelieferten Schreibadresse gesteuert wird, und
- einen zweiten, mit dem Ausgang des Leseadressengenerators sowie mit dem Ausgang des zweiten Latchmittels verbundenen Subtrahierer.
Vorzugsweise weist jeder Steuerkreis auf:
- einen Signaleingang zum Empfang des entsprechenden logischen Stabilitätssignals,
- einen Taktgebereingang zum Empfang des entsprechenden taktenden Taktsignals,
- einen Signalausgang zur Lieferung des entsprechenden logischen Steuersignals,
- einen mit dem Taktgebereingang verbundenen ergänzenden Taktgeberausgang zur Lieferung eines ergänzenden taktenden Taktsignals an den entsprechenden Adressengenerator,
- einen ersten D-Flipflop, dessen Steuereingang mit dem Taktgebereingang und dessen Dateneingang mit dem Signaleingang verbunden sind,
- eine erste NICHT-UND-Schaltung, deren beide Eingänge jeweils mit dem Signaleingang über einen Inverter und mit dem nicht ergänzten Ausgang des D-Flipflops verbunden sind,
- eine zweite NICHT-UND-Schaltung, deren beide Eingänge jeweils mit dem Taktgebereingang über erste gewählte Verzögerungsmittel und mit dem ergänzten Ausgang des D-Flipflops verbunden sind,
- eine dritte NICHT-UND Schaltung, deren beide Eingänge jeweils mit den beiden Ausgängen der ersten und zweiten Torschaltungen und deren Ausgang mit dem Signalausgang verbunden sind.
Außerdem enthält jedes elementare Mittel zur Feststellung des Füllzustandes einen Verzögerungskreis, dessen Eingang mit dem Ausgang der dritten NICHT- UND Schaltung und dessen Ausgang mit dem Eingang der Rückstellung des D- Flipflops verbunden sind, so dass der Steuerkreis auf den Taktzyklus des entsprechenden logischen Steuersignals initialisiert wird.
Durch diese Initialisierung des ersten Flipflops auf den Taktzyklus des logischen Steuersignals ist es möglich, in bestimmten Betriebsfällen Impulsverluste bei dem logischen Steuersignal zu verhindern.
Jeder Verzögerungskreis weist vorteilhafterweise einen zweiten D-Flipflop auf, dessen Steuereingang mit dem Ausgang des Signals des entsprechenden Steuerkreises und dessen nicht ergänzter Ausgang über zweite Verzögerungsmittel mit dem Rückstelleingang verbunden sind, wobei die jeweiligen Rückstelleingänge der beiden D-Flipflops miteinander verbunden sind.
Vorzugsweise ist der ergänzende Taktgeberausgang jedes Steuerkreises durch die ersten Verzögerungsmittel mit dem Taktgebereingang verbunden, so dass er dem entsprechenden Adressengenerator ein dem ersten taktenden Taktsignal gegenüber um eine vorbestimmte Verzögerung verzögertes taktendes Ergänzungstaktsignal liefert.
Nach einem erfindungsgemäßen Ausführungsbeispiel enthält jedes elementare Erkennungsmittel einen eine dritte gewählte Verzögerung aufweisenden Univibrator, der das entsprechende logische Stabilitätssignal anhand des entsprechenden taktenden Taktsignals und des entsprechenden Freigabesignals liefert.
Diese dritte Verzögerung entspricht mindestens der ersten, um die Ansprechzeit des entsprechenden Adressengenerators erhöhten Verzögerung.
Gemäß den Ansprüchen betrifft die Erfindung auch ein Verfahren zur sequentiellen und asynchronen Speicherung und Lesen von Daten in einem asynchronen Doppelport-Speicher mit wahlfreiem Zugriff, nach dem:
- als Antwort auf Schreib- und Lesefreigabesignale den jeweiligen Eingangs- und Ausgangsports des Speichers aufeinanderfolgende Schreibadresseninformationen, welche jeweils aufeinanderfolgenden, nach einer vorbestimmten Schreibreihenfolge sequentiell zu speichernden und von einem Schreibadressengenerator gelieferten Daten zugeordnet sind, sowie aufeinanderfolgende Leseadresseninformationen, welche jeweils aufeinanderfolgenden, nach einer vorbestimmten Lesereihenfolge sequentiell zu lesenden und von einem Leseadressengenerator gelieferten Daten zugeordnet sind, geliefert werden.
Nach einem allgemeinen Erfindungsmerkmal
- wird der stabile Zustand der so gelieferten Adresseninformationen erkannt, so dass für die Tätigkeit der Generatoren repräsentative Stabilitätssignale geliefert werden, und
- wird der Füllzustand des Speichers anhand dieser stabilen Adresseninformationen und der Stabilitätssignale festgestellt.
Nach einem erfindungsgemäßen Ausführungsbeispiel werden ein erstes, für den stabilen oder instabilen Zustand einer erstellten Schreibadresse repräsentatives logisches Stabilitätssignal und ein zweites, für den stabilen oder instabilen Zustand einer erstellten Leseadresse repräsentatives logisches Stabilitätssignal geliefert, und es werden anhand der gelieferten Schreibadresseninformation und der gelieferten und durch das zweite logische Stabilitätssignal freigegebenen Leseadresseninformation ein Schreibfüllzustand und anhand der gelieferten Leseadresseninformation und der gelieferten und durch das erste logische Stabilitätssignal freigegebenen Schreibadresseninformation ein Lesefüllzustand festgestellt.
Vorteilhafterweise wird anhand des taktenden Taktsignals des Eingangsports des Speichers und des zweiten logischen Stabilitätssignals ein erstes entsprechendes logisches Steuersignal erzeugt, welches in Anwesenheit eines zweiten, für den stabilen Zustand der entsprechenden Leseadresse repräsentativen logischen Stabilitätssignals einen ersten Wert und in Anwesenheit eines zweiten, für den instabilen Zustand der entsprechenden Leseadresse repräsentativen logischen Stabilitätssignals einen zweiten Wert innehat,
- es wird als Antwort auf das erste logische Steuersignal die gelieferte Leseadresse gespeichert, wobei diese gespeicherte Adresse einer stabilen Leseadresse entspricht, und
- es wird die Differenz zwischen der gelieferten Schreibadresse und der stabilen Leseadresse ermittelt.
Ebenfalls wird anhand des taktenden Taktsignals des Speicherausgangsports und des ersten logischen Stabilitätssignals ein zweites entsprechendes logisches Steuersignal erzeugt, welches in Anwesenheit eines ersten, für den stabilen Zustand der entsprechenden Schreibadresse repräsentativen logischen Stabilitätssignals einen ersten Wert und in Anwesenheit eines ersten, für den instabilen Zustand der entsprechenden Schreibadresse repräsentativen logischen Stabilitätssignals einen zweiten Wert innehat,
- es wird als Antwort auf das zweite logische Steuersignal die gelieferte Schreibadresse gespeichert, wobei diese gespeicherte Adresse einer stabilen Schreibadresse entspricht, und
- es wird die Differenz zwischen der gelieferten Leseadresse und der stabilen Schreibadresse ermittelt.
Es wird vorzugsweise ein ergänzendes, dem entsprechenden taktenden Taktsignal gegenüber um eine vorbestimmte Verzögerung verzögertes taktendes Taktsignal geliefert, und die entsprechenden Adressen werden als Antwort auf die entsprechenden Ergänzungstakt- und Freigabesignale abgegeben.
Nach einem erfindungsgemäßen Ausführungsbeispiel wird das entsprechende logische Stabilitätssignal anhand der entsprechenden taktenden Takt- und Freigabesignale und mit einer gewählten Zeitverzögerung, die zum Beispiel mindestens der ersten, um die Erstellungszeit für die entsprechende Adresse erhöhten Verzögerung entspricht, geliefert.
Weitere Vorteile und Merkmale der vorliegenden Erfindung ergeben sich im einzelnen aus der nachfolgenden detaillierten Beschreibung eines keineswegs die Erfindung begrenzenden Ausführungsbeispiels anhand der Zeichnungen.
Es zeigen:
Fig. 1 ein schematisches Schaltbild einer erfindungsgemäßen Speichervorrichtung;
Fig. 2 ein schematisches Schaltbild eines Teils der Vorrichtung aus Fig. 1;
Fig. 3 ein Schaltbild mit einer ausführlicheren schematischen Darstellung von zwei Kreisen aus Fig. 2;
Fig. 4 ein schematisches Schaltbild mit einer ausführlicheren Darstellung eines anderen Kreises der Fig. 2; und
Fig. 5 ein Beispiel eines die Funktion des Kreises aus Fig. 4 beschreibenden Zeitsteuerungsdiagramms.
Obwohl die vorliegende Erfindung im allgemeinen asynchrone Speicher mit sequentiellem Zugriff betrifft, wird nachfolgend die Herstellung eines Speichers der FIFO-Art beschrieben.
Der Fachmann ist selbstverständlich in der Lage, diese Beschreibung für die Erstellung eines LIFO-Speichers (last in/first out) anzupassen.
In Fig. 1 ist mit DM eine erfindungsgemäße Speichervorrichtung der FIFO-Art bezeichnet, die einen asynchronen Doppelport-Speicher mit wahlfreiem Zugriff oder mit Schreiblesefunktionen mit der Bezeichnung MVDP enthält. Dieser Doppelport-Speicher weist einen schreibspezifischen Port auf, der durch ein Schreibtaktsignal HE getaktet wird und Daten DE, welche in den Speicher nach einer vorbestimmten Reihenfolge geschrieben werden müssen, sowie die entsprechenden Schreibadressen ATE und ein Schreibfreigabe- oder Schreiberlaubnissignal ATE empfängt.
Analogerweise weist dieser Speicher MVDP einen lesespezifischen, durch ein Lesetaktsignal HL getakteten Port auf, welcher Leseadressen ADL empfängt, die als Antwort auf ein Lesefreigabe- oder Leseerlaubnissignal ATL nach einer vorbestimmten Lesereihenfolge zu lesenden Daten DL entsprechen.
Diesem Speicher MVDP ist ein Zähler CE zugeordnet, welcher durch ein ergänzendes, aus dem Taktsignal HE des Speichereingangsports stammendes Taktsignal HEC getaktet wird und welches außerdem das Schreibfreigabesignal ATE zwecks Lieferung der Schreibadressen ADE erhält.
Ebenfalls ist ein Zähler CL vorgesehen, welcher durch ein ergänzendes, aus dem Taktsignal HL des Speicherausgangsports stammendes Taktsignal HLC getaktet wird und welches außerdem das Lesefreigabesignal ATL zwecks Lieferung der Leseadressen ADL erhält.
Damit die Speichervorrichtung DM als FIFO-Speicher funktioniert, werden die Adressenzähler CE und CL von einem selben Grundwert ausgehend um 1 inkrementiert, jedes Mal wenn ein Wort in den Speicher MVDP ankommt oder diesen verlässt. Diese beiden Zähler liefern dann konsekutiv die aufeinanderfolgenden Adressen, welche einer FIFO-Funktion entsprechen. Es heißt also, dass die beiden Zähler die dem oberen und dem unteren Stapelteil entsprechenden Speicherfächer registrieren. Im Gegensatz zum FIFO-Registerspeicher werden infolgedessen die im RAM-Speicher gespeicherten Wörter bei jeder Zykluszeit nicht mehr physisch verschoben, sondern gelangen unmittelbar entweder in die bestimmte Speicherzelle oder an den Ausgangsport.
Es muss außerdem der Füllzustand der erfindungsgemäßen Speichervorrichtung bestimmt werden, um das Schreiben von Daten in einen vollen FIFO-Speicher oder das Lesen aus einem leeren FIFO-Speicher zu vermeiden.
Grundsätzlich erfolgt diese Bestimmung anhand der Differenz zwischen Schreib- und Leseadressen. Es muss jedoch gewährleistet werden, dass bei der Differenzermittlung das Ergebnis unabhängig von Frequenz- und Phasenunterschieden zwischen den beiden, die Ports des RAM-Speichers taktenden Taktgebern stabil ist.
Nach dem hier beschriebenen Ausführungsbeispiel werden eigentlich zwei Füllzustände bestimmt, der eine NE gültig auf den Anstiegsflanken des Schreibtaktsignals HE und der andere NL gültig auf den Anstiegsflanken des Lesetaktsignals HL.
Die Augenblicke, in denen die beiden Schreib- und Leseadressen gleichzeitig stabil sind, werden durch die Anstiegsflanken von zwei, jeweils mit HRE für die Ermittlung des Zustandes NE und HRL für die Ermittlung des Zustandes NL bezeichneten logischen Steuersignalen angegeben. Diese beiden logischen Steuersignale HRE und HRL werden von zwei identischen Blöcken GAE und GAL generiert, welche allgemein den Asynchronismus des Schreib- und Lesetaktsignale jeweils verwalten.
Genauer gesagt, kommt beim Schreiben das Instabilitätsproblem bei der Bestimmung des Zustandes NE aus der vom Zähler CL gelieferten Leseadresseninformation ADL. Bei ihrer Lieferung durch den Schreibzähler CE ist die Schreibadresse ADE grundsätzlich stabil. Dennoch beim Versuch, anhand dieser Schreibadresse ADE und der aus dem Zähler CL gelesenen Leseadresse ADL den Zustand NE zu bestimmen, kann es vorkommen, dass der Zähler CL eine neue Leseadresse gerade aktualisiert.
Ebenfalls kommt beim Lesen die Instabilität bei der Bestimmung des Zustandes NL nicht aus der vom Zähler CL gelieferten und grundsätzlich dabei stabilen Leseadresse ADL, sondern aus der vom Zähler CE gelieferten Schreibadresse ADE.
Daher wird das logische Steuersignal HRE vom Block GAE geliefert, als Antwort auf ein vom Block GAL geliefertes logisches Stabilitätssignal ADVL, welches für die Tätigkeit des Zählers CL, das heißt für den verwertbaren oder stabilen Zustand der vom Zähler CL gelieferten Adresse ADL, repräsentativ ist.
Ebenfalls wird das Steuersignal HRL vom Block GAL geliefert, als Antwort auf ein vom Block GAE geliefertes logisches Stabilitätssignal ADVE, welches für die Tätigkeit, das heißt für den verwertbaren oder stabilen Zustand der Schreibadresse ADE, repräsentativ ist.
Nachfolgend wird der Einfachheit halber nur ein einziger Verwaltungsblock, nämlich der Block GAL, anhand insbesondere der Fig. 2 bis 4 ausführlich beschrieben.
Er besteht im wesentlichen aus einem Steuerkreis CCL, welcher das Abtaststeuersignal HRL sowie das ergänzende Taktsignal HLC zur Inkrementierung des Zählers von Leseadressen CL liefert, einem zugeordneten Verzögerungskreis CTL, welches wie unten ausführlicher beschrieben nach jedem Lesezyklus den Steuerkreis CCL initialisiert, und aus einem Kreis CDL zur Erkennung der Instabilität beim Lesezähler.
Der Verzögerungskreis CCL empfängt einen Rückstellimpuls Rz sowie das Steuersignal HRL und liefert einen Impuls INIT an den Steuerkreis CCL. Dieser empfängt das Stabilitätssignal ADVE sowie das Signal HL zum Takten des Speicherausgangsports und liefert die Signale HRL und HLC. Der Erkennungskreis CL empfängt ebenfalls das Taktsignal HL sowie das Freigabesignal ATL und liefert das Stabilitätssignal ADVL.
Der Aufbau des Blocks GAE ist demjenigen des Blocks GAL ähnlich. Die den Block GAL betreffenden Signale ADVE, HL, HRI, HLC, ATL und ADVL werden für den Block GAE durch die Signale ADVL, HE, HRE, HEC, ATE und ADVE jeweils ersetzt.
Wie in Fig. 3 ersichtlich, weist der Steuerkreis CCL einen Eingang E1 für das logische, die Schreibadresse betreffende Stabilitätssignal ADVE, einen Eingang E2 für das den Ausgangsport des RAM-Speichers taktende Taktsignal HL, einen Ausgang S1 für das logische Steuersignal HRL und einen ergänzenden Ausgang S2 für das ergänzende, den Zähler CL taktende Taktsignal HLC auf.
Der Kreis CCL weist außerdem einen ersten Flipflop B1 auf, dessen Dateneingang D mit dem Eingang E1 und Steuereingang CK mit dem Eingang E2 verbunden sind. Die beiden Ausgänge dieses Flipflops B1 sind mit den beiden Eingängen eines hier aus drei PL1, PL2, PL3 bezeichneten NICHT/UND-Schaltungen bestehenden Multiplexers verbunden. Im einzelnen ist einer der Eingänge der ersten Torschaltung PL1 über einen Inverter IV1 mit dem Eingang E1 verbunden, wobei der andere Eingang dieser Torschaltung PL1 mit dem nicht ergänzten Ausgang Q des Flipflops B1 verbunden ist. Einer der Eingänge der Torschaltung PL2 ist mit dem ergänzten Ausgang QB des Flipflops B1 verbunden, wobei der andere Eingang der Torschaltung PL2 über hier durch eine geradzahlige Folge (z. B. 4) von Invertern gebildete Verzögerungsmittel RTc mit dem Eingang E2 verbunden ist. Die Inverteranzahl, die für die richtige logische Funktion des Kreises CCL gerade sein muss, ist so angepasst, dass sie das ergänzende, am Ausgang der Verzögerungsmittel RTc abgenommene Taktsignal HLC um eine vorbestimmte Zeitverzögerung Tc dem taktenden Taktsignal HL gegenüber zeitlich verzögern kann.
Die Ausgänge der beiden Torschaltungen PL1 und PL2 sind jeweils mit den beiden Eingängen der dritten Torschaltung PL3 verbunden, deren Ausgang ihrerseits mit dem Ausgang S1 des Kreises CCL verbunden ist.
Während eines Lesezyklus analysiert der Kreis CCL den Zustand des Stabilitätssignals ADVE auf der Anstiegsflanke des Taktsignals HL. Ist dieses Signal ADVE gleich null, was auf eine Untätigkeit des Schreibadressenzählers CE, also auf dessen stabilen Inhalt hinweist, ist das Steuersignal HRL dem Taktsignal HL gleichwertig. Ansonsten wartet das Signal HRL, bis der Wert des Signals ADVE auf 0 umschaltet und der Inhalt des Zählers CE wieder stabil ist, um auf den Zustand 1 umzuschalten. Das heißt, dass das Signal ADVE auf die Anstiegsflanke des Signals HL im Flipflop B1 gespeichert wird, welcher den Multiplexer PL1- PL3 so steuert, dass entweder das Signal HL, wenn der nicht ergänzte Ausgang des Flipflops B1 sich auf 0 befindet, oder das ergänzte Signal ADVE, wenn der nicht ergänzte Ausgang Q1 sich auf 1 befindet, in Richtung des Ausgangs S1 geleitet wird.
Die beim Signal HL eingeführte Verzögerung Tc sollte höher oder gleich hoch gewählt werden wie die Ansprechzeit des Flipflops B1. Das Signal wird dadurch verzögert, bevor es den Multiplexerseingang steuert, was das Auftreten von durch die Verzögerung der Steuersignale Q und QB des Multiplexers verursachten Störimpulsen beim Ausgang S 1 verhindert. Außerdem verzögern diese selben Verzögerungsmittel das ergänzende Taktsignal HLC dem Taktsignal HL gegenüber und ermöglichen daher dem vom Kreis CDL generierten logischen Stabilitätssignal ADVL, die Zustandsänderung beim Zähler CL um eine Dauer, welche Tc gleich ist, vorwegzunehmen. Es wird dadurch eine Sicherheitsspanne für den verwertbaren Zustand der im Zähler CL enthaltenen Adresse ADL erreicht.
Der Verzögerungskreis CDL weist einen zweiten D-Flipflop mit der Bezeichnung B2 auf, dessen Dateneingang mit der Anschlussspannung VDD verbunden und dessen nicht ergänzter Ausgang Q über Verzögerungsmittel RTp sowie über eine NICHT-UND-Schaltung mit der Bezeichnung PL4 auf den Rückstelleingang R zurückgeschleift ist. Der andere Eingang der Torschaltung PL4 empfängt über einen Inverter IV2 den Rückstellimpuls Rz. Schließlich ist der Ausgang der Torschaltung PL3 des Multiplexers des Kreises CCL mit dem Steuereingang CK des Flipflops B2 verbunden.
Der Ausgang der Torschaltung PL4 ist ebenfalls mit dem Rückstelleingang R des Flipflops B1 des Kreises CCL verbunden.
Der Verzögerungskreis CTL soll eigentlich wie ein Univibrator, der bei jeder Anstiegsflanke des Steuersignals HRL einen Impuls INIT von einer Dauer Tp erzeugt, betrachtet werden. Dieser Impuls INIT steuert den Rückstelleingang des Flipflops B1 des Steuerkreises CCL. Eine solche systematische Initialisierung des Flipflops B1 nach dem Zyklus der Anstiegsflanken des Signals HRL ermöglicht es, in bestimmten Betriebsbedingungen den Impulsverlust beim Signal HRL zu vermeiden. Es ergibt sich daraus eine Breitenüberwachung für jeden Impuls des Signals HRL, welche der Verzögerung Tp mindestens gleich lang ist.
Außerdem wird hier diese Verzögerung Tp, welche in diesem Fall mit einer ungeraden Inverteranzahl zur Ermöglichung einer guten logischen Funktion des Kreises erzielt wird, höchstens gleich lang wie eine halbe Periode des Signals HL gewählt.
Jeder Adressenzähler, insbesondere der Zähler CL, ist ein durch das entsprechende ergänzende Taktsignal getakteter Flipflop-Zähler. Der Zustand der Flipflop-Ausgänge bei jedem Zähler bestimmt dadurch unmittelbar die Adresse der Speicherzelle, in welche die entsprechende Information gespeichert oder gelesen werden muss. Außerdem wird jeder Adressenzähler gesteuert, also er ändert seinen Inhalt, als Antwort auf das Leseerlaubnissignal ATL oder Schreiberlaubnissignal ATE. Anhand des Taktsignals HL und des Freigabesignals ATL erstellt also der Kreis zur Instabilitätserkennung das Stabilitätssignal ADVL, welches für die Tätigkeit des Leseadressenzählers repräsentativ ist.
Im einzelnen besteht der Kreis CDL im wesentlichen aus einem Univibrator MSL, welcher anhand zwei miteinandergeschleifter NICHT-UND-Schaltungen mit den Bezeichnungen PL5 und PL6 hergestellt wird. Der Ausgang der Torschaltung PL6 ist über aus Invertern in gerader Anzahl gebildete Verzögerungsmittel RT auf den anderen Eingang der Torschaltung PL5 zurückgeschleift. Der Ausgang der Torschaltung PL5 liefert das Signal ADVL, wobei der andere Eingang der Torschaltung PL6 mit dem Ausgang einer UND-Schaltung mit Bezeichnung PL7 verbunden ist, welche an ihre beiden Eingänge das Taktsignal HL und das Lesefreigabesignal ATL empfängt.
Der Wert der durch die Verzögerungsmittel RT aufgezwungenen Verzögerung sollte mindestens gleich hoch gewählt werden, wie die um die Ansprechzeit des entsprechenden Adressenzählers, des Lesezählers in diesem Fall, erhöhte Verzögerung Tc.
Fig. 5 zeigt ein Beispiel eines Zeitsteuerungsdiagramms 7, welches die verschiedenen, das Signal ADVL bildenden Impulse von Dauer T im Vergleich mit dem Signal ATL und der Anstiegsflanke des taktenden Taktsignals HL darstellt.
Wie insbesondere aus der Fig. 1 ersichtlich, weisen die Mittel zur Feststellung des Schreibfüllzustandes NE außerdem ein Latchelement MV1 auf, welches hier aus einem D-Flipflop besteht. Dieser D-Flipflop wird durch das logische Steuersignal HRE gesteuert und empfängt an seinem bestimmten Eingang die vom Zähler CL gelieferte Leseadresse ADL.
Der Ausgang dieses Latchelements MV1 ist mit einem der Eingänge eines Subtrahierers ST1 verbunden, dessen anderer Eingang mit dem Ausgang des Schreibadressenzählers CE verbunden ist, um die Schreibadresse ADE erhalten zu können. Der Ausgang des Subtrahierers ST1 liefert den Schreibfüllzustand NE.
Ebenfalls weisen die Mittel zur Feststellung des Lesefüllzustandes NL ein Latchelement MV2 wie zum Beispiel einen D-Flipflop auf, welches an seinem Dateneingang die vom Zähler CE gelieferten Schreibadressen ADE empfängt und vom Steuersignal HRL gesteuert wird. Ein Subtrahierer ST2 ist mit seinem Eingang am Ausgang des Latchelements MV2 und am Ausgang des Zählers CL zwecks Lieferung des Zustandes NL an seinem Ausgang angeschlossen.
Während eines Lesezyklus sendet der Steuerkreis CCL als Antwort auf die Signale ADVE und HL einen Signalimpuls HRL, was wiederum im Flipflop MV2 zur Speicherung der stabilen, vom Schreibzähler CE gelieferten Adresse ADE führt. Der Lesefüllzustand NL kann dann bestimmt werden, und das Ergebnis bleibt stabil.
Der Vorgang ist ähnlich während eines Schreibzyklus für die Ermittlung des Füllzustandes NE anhand der vom Zähler CE gelieferten Adresse ADE und der stabilen, im Flipflop MV1 gespeicherten Adresse ADL.
Der Fachmann wird bemerkt haben, dass der Wert NE des Schreibfüllzustands in der Tat höher oder gleich hoch ist, wie der tatsächliche Füllzustand des so gebildeten Stapels. Es handelt sich dennoch um einen belanglosen Genauigkeitsfehler, da eine wirksame Absicherung gegen das Schreiben in einen vollen Stapel dadurch gewährleistet wird.
Symmetrischerweise ergibt außerdem die Feststellung des Zustandes NL einen Standardwert für den Füllzustand. Es handelt sich hier ebenfalls um eine belanglose Ungenauigkeit, da eine Absicherung gegen einen Leseversuch aus einem leeren FIFO-Speicher dadurch gewährleistet wird.

Claims

1. Vorrichtung für einen asynchronen Speicher mit sequentiellem Zugriff, mit:

- einem asynchronen RAM-Speicher mit Doppelport (MVDP),

- einem Schreibadressengenerator (CE), welcher als Antwort auf Schreibfreigabesignale (ATE) an den Eingangsport des Speichers aufeinanderfolgende Schreibadresseninformationen (ADE) liefert, welche jeweils aufeinanderfolgenden, nach einer vorbestimmten Schreibreihenfolge sequentiell zu speichernden Daten (DE) zugeordnet sind,

- einem Leseadressengenerator (CL), welcher als Antwort auf Lesefreigabesignale (ATL) an den Ausgangsport des Speichers aufeinanderfolgende Leseadresseninformationen (ADL) liefert, welche jeweils aufeinanderfolgenden, nach einer vorbestimmten Lesereihenfolge sequentiell zu lesenden Daten (DL) zugeordnet sind,

gekennzeichnet durch

- Mittel (CDE, CDL) zur Erkennung der Stabilität der von den Adressengeneratoren gelieferten Adresseninformationen, wobei diese Erkennungsmittel (CDE, CDL) logische Stabilitätssignale (ADVE, ADVL) liefern, die für die Tätigkeit von jedem der Adressengeneratoren (CE, CL) repräsentativ sind, und

- Mittel (GAE, GAL, ST1, ST2) zur Feststellung des Speicherfüllzustandes, welche Füllzustände (NE, NL) des Speichers (MVDP) anhand der stabilen, von den Adressengeneratoren gelieferten Adresseninformationen und der logischen Stabilitätssignale (ADVE, ADVL) liefern.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Mittel zur Erkennung der Stabilität aufweisen ein erstes elementares Erkennungsmittel (CDE) zur Lieferung eines ersten logischen Stabilitätssignals (ADVE), welches für den stabilen oder instabilen Zustand einer vom Schreibadressengenerator (CE) erstellten Schreibadresse (ADE) repräsentativ ist, und ein zweites elementares Erkennungsmittel (CDL) zur Lieferung eines zweiten logischen Stabilitätssignals (ADVL), welches für den stabilen oder instabilen Zustand einer vom Leseadressengenerator (CL) erstellten Leseadresse (ADL) repräsentativ ist,

dass die Mittel zur Feststellung des Speicherfüllzustandes aufweisen ein erstes elementares Mittel (GAE, ST1, MV1) zur Feststellung des Schreibfüllzustands (NE) anhand der vom Schreibadressengenerator (CE) gelieferten Schreibadresseninformation (ADE) und der vom Leseadressengenerator (CL) gelieferten und durch das zweite logische Stabilitätssignal (ADVL) freigegebenen Leseadresseninformation (ADL) sowie ein zweites elementares Mittel (GAL, ST2, MV2) zur Feststellung des Lesefüllzustandes (NL) anhand der vom Leseadressengenerator (CL) gelieferten Leseadresseninformation (ADL) und der vom Schreibadressengenerator (CE) gelieferten und durch das erste logische Stabilitätssignal (ADVE) freigegebenen Schreibadresseninformation (ADE).

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass das elementare Mittel zur Feststellung des Schreibfüllzustandes aufweist:

- einen ersten Steuerkreis, welcher das Taktsignal (HE) für das Takten des Eingangsports des Speichers (MDVP) sowie das zweite logische Stabilitätssignal (ADVL) empfängt und ein erstes entsprechendes logisches Steuersignal (HRE) liefert, das einen ersten Wert in Anwesenheit eines zweiten, für den stabilen Zustand der entsprechenden Leseadresse repräsentativen logischen Stabilitätssignals und einen zweiten Wert in Anwesenheit eines zweiten, für den instabilen Zustand der entsprechenden Leseadresse repräsentativen logischen Stabilitätssignals hat,

- ein erstes Latchmittel (MV1), das durch das erste logische Steuersignal (HRE) zur Speicherung der stabilen, vom Leseadressengenerator gelieferten Leseadresse gesteuert wird, und

- einen ersten, mit dem Ausgang des Schreibadressengenerators sowie mit dem Ausgang des ersten Latchmittels verbundenen Subtrahierer (ST1),

und dass das elementare Mittel zur Feststellung des Lesefüllzustandes aufweist:

- einen zweiten Steuerkreis (CCL), welcher das Taktsignal (HL) für das Takten des Ausgangsports des Speichers sowie das erste logische Stabilitätssignal (ADVE) empfängt und ein zweites entsprechendes logisches Steuersignal (HRL) liefert, der einen ersten Wert in Anwesenheit eines ersten, für den stabilen Zustand der entsprechenden Schreibadresse repräsentativen logischen Stabilitätssignals und einen zweiten Wert in Anwesenheit eines ersten, für den instabilen Zustand der entsprechenden Schreibadresse repräsentativen logischen Stabilitätssignals hat,

- ein zweites Latchmittel (MV2), das durch das zweite logische Steuersignal zur Speicherung der stabilen, vom Schreibadressengenerator gelieferten Schreibadresse gesteuert wird, und

- einen zweiten, mit dem Ausgang des Leseadressengenerators sowie mit dem Ausgang des zweiten Latchmittels verbundenen Subtrahierer (ST2).

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass jeder Steuerkreis (CCL) aufweist:

- einen Signaleingang (E1) zum Empfang des entsprechenden logischen Stabilitätssignals (ADVE),

- einen Taktgebereingang (E2) zum Empfang des entsprechenden taktenden Taktsignals (HL),

- einen Signalausgang (S1) zur Lieferung des entsprechenden logischen Steuersignals (HRL),

- einen mit dem Taktgebereingang verbundenen ergänzenden Taktgeberausgang (S2) zur Lieferung eines ergänzenden taktenden Taktsignals (HLC) an den entsprechenden Adressengenerator (CL),

- einen ersten D-Flipflop (B1), dessen Steuereingang mit dem Taktgebereingang und dessen Dateneingang (D) mit dem Signaleingang verbunden sind,

- eine erste NICHT-UND-Schaltung (PL1), deren beide Eingänge jeweils mit dem Signaleingang durch einen Inverter und mit dem nicht ergänzten Ausgang des D-Flipflops (B1) verbunden sind,

- eine zweite NICHT-UND-Schaltung (PL2), deren beide Eingänge jeweils mit dem Taktgebereingang durch erste gewählte Verzögerungsmittel (RTc) und mit dem ergänzten Ausgang des D-Flipflops verbunden sind,

- eine dritte NICHT-UND-Schaltung (PL3), deren beide Eingänge jeweils mit den beiden Ausgängen der ersten und zweiten Torschaltungen und deren Ausgang mit dem Signalausgang verbunden sind,

und dass jedes elementare Mittel zur Feststellung des Füllzustandes einen Verzögerungskreis(CTL) aufweist, dessen Eingang mit dem Ausgang der dritten NICHT-UND Schaltung und dessen Ausgang mit dem Eingang der Rückstellung (R) des D-Flipflops (B1) verbunden sind, so dass der Steuerkreis auf den Taktzyklus des entsprechenden logischen Steuersignals (HRL) initialisiert wird.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass jeder Verzögerungskreis (CTL) einen zweiten D-Flipflop (B2) aufweist, dessen Steuereingang (CK) mit dem Ausgang des Signals (S1) des entsprechenden Steuerkreises (CCL) und dessen nicht ergänzter Ausgang (Q) über zweite Verzögerungsmittel (RTp) mit dem Rückstelleingang verbunden sind, wobei die jeweiligen Rückstelleingänge des beiden D-Flipflops miteinander verbunden sind.

6. Vorrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass der ergänzende Taktgeberausgang (S2) jedes Steuerkreises (CCL) über die ersten Verzögerungsmittel (RTc) mit dem Taktgebereingang (E2) verbunden ist, so dass er dem entsprechenden Adressengenerator ein dem ersten taktenden Taktsignal gegenüber um eine vorbestimmte Verzögerung verzögertes ergänzendes taktendes Taktsignal (HLC) liefert.

7. Vorrichtung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass jedes elementare Erkennungsmittel einen eine dritte gewählte Verzögerung (T) aufweisenden Univibrator (MSL) aufweist, der das entsprechende logische Stabilitätssignal (ADVL) anhand der entsprechenden taktenden Takt- (HL) und Freigabesignale (ATL) liefert.

8. Vorrichtung nach mit Anspruch 7 kombinierten Anspruch 6, dadurch gekennzeichnet, dass die dritte Verzögerung mindestens der ersten, um die Ansprechzeit des entsprechenden Adressengenerators erhöhten Verzögerung entspricht.

9. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sie einen Speicher der FIFO-Art bildet, wobei die Adressengeneratoren von einem selben Grundwert ausgehend inkrementierte Zähler sind.

10. Verfahren zur sequentiellen und asynchronen Speicherung und zum Lesen von Daten in einem Speicher, wobei der Speicher ein asynchroner Doppelport- Speicher mit wahlfreiem Zugriff ist, wobei

- als Antwort auf Schreib- und Lesefreigabesignale den jeweiligen Eingangs- und Ausgangsports des Speichers aufeinanderfolgende Schreibadresseninformationen, welche jeweils aufeinanderfolgenden, nach einer vorbestimmten Schreibreihenfolge sequentiell zu speichernden und von einem Schreibadressengenerator (CE) gelieferten Daten zugeordnet sind, sowie aufeinanderfolgende Leseadresseninformationen geliefert werden, welche jeweils aufeinanderfolgenden, nach einer vorbestimmten Lesereihenfolge sequentiell zu lesenden und von einem Leseadressengenerator (CL) gelieferten Daten zugeordnet sind, dadurch gekennzeichnet,

- dass der stabile Zustand der so gelieferten Adresseninformationen erkannt wird, so dass für die Tätigkeit der Adressengeneratoren (CE, CL) repräsentative Stabilitätssignale (ADVE, ADVL) geliefert werden, und

- dass der Speicherfüllzustand anhand dieser stabilen Adresseninformationen und der Stabilitätssignale (ADVE, ADVL) festgestellt wird.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass ein erstes, für den stabilen oder instabilen Zustand einer erstellten Schreibadresse repräsentatives logisches Stabilitätssignal und ein zweites, für den stabilen oder instabilen Zustand einer erstellten Leseadresse repräsentatives logisches Stabilitätssignal geliefert werden, und dass

anhand der gelieferten Schreibadresseninformation und der gelieferten und durch das zweite logische Stabilitätssignal freigegebenen Leseadresseninformation ein Schreibfüllzustand und anhand der gelieferten Leseadresseninformation und der gelieferten und durch das erste logische Stabilitätssignal freigegebenen Schreibadresseninformation ein Lesefüllzustand festgestellt werden.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet,

- dass anhand des Taktsignals des Speichereingangsports und des zweiten logischen Stabilitätssignals ein erstes entsprechendes logisches Steuersignal erzeugt wird, welches in Anwesenheit eines zweiten, für den stabilen Zustand der entsprechenden Leseadresse repräsentativen logischen Stabilitätssignals einen ersten Wert und in Anwesenheit eines zweiten, für den instabilen Zustand der entsprechenden Leseadresse repräsentativen logischen Stabilitätssignals einen zweiten Wert innehat,

- dass als Antwort auf das erste logische Steuersignal die gelieferte Leseadresse gespeichert wird, wobei diese gespeicherte Adresse einer stabilen Leseadresse entspricht,

- dass die Differenz zwischen der gelieferten Schreibadresse und der stabilen Leseadresse ermittelt wird

und dadurch dass anhand des Taktsignals des Speicherausgangsports und des ersten logischen Stabilitätssignals ein zweites entsprechendes logisches Steuersignal erzeugt wird, welches in Anwesenheit eines ersten, für den stabilen Zustand der entsprechenden Schreibadresse repräsentativen logischen Stabilitätssignals einen ersten Wert und in Anwesenheit eines ersten, für den instabilen Zustand der entsprechenden Schreibadresse repräsentativen logischen Stabilitätssignals einen zweiten Wert innehat,

- dass als Antwort auf das zweite logische Steuersignal die gelieferte Schreibadresse gespeichert wird, wobei diese gespeicherte Adresse einer stabilen Schreibadresse entspricht, und

- dass die Differenz zwischen der gelieferten Leseadresse und der stabilen Schreibadresse ermittelt wird.

13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass ein ergänzendes, dem entsprechenden taktenden Taktsignal gegenüber um eine vorbestimmte Verzögerung verzögertes taktendes Taktsignal geliefert wird und dass die entsprechenden Adressen als Antwort auf das entsprechende taktende Taktsignal und das entsprechende Freigabesignal abgegeben werden.

14. Verfahren nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass das entsprechende logische Stabilitätssignal anhand des entsprechenden taktenden Taktsignals und des entsprechenden Freigabesignals mit einer gewählten Zeitverzögerung geliefert wird.

15. Verfahren nach den kombinierten Ansprüchen 13 und 14, dadurch gekennzeichnet, dass die Zeitverzögerung so gewählt wird, dass sie mindestens der ersten, um die Erstellungszeit für die entsprechende Adresse erhöhten Verzögerung entspricht.

16. Verfahren nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, dass die Daten in der selben Reihenfolge gespeichert und gelesen werden.