JPH08212127A - シーケンシャル・アクセス非同期メモリ装置およびこれに対応する記憶および読み出し方法 - Google Patents
シーケンシャル・アクセス非同期メモリ装置およびこれに対応する記憶および読み出し方法Info
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- JPH08212127A JPH08212127A JP7264400A JP26440095A JPH08212127A JP H08212127 A JPH08212127 A JP H08212127A JP 7264400 A JP7264400 A JP 7264400A JP 26440095 A JP26440095 A JP 26440095A JP H08212127 A JPH08212127 A JP H08212127A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
- G06F5/12—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/12—Indexing scheme relating to groups G06F5/12 - G06F5/14
- G06F2205/126—Monitoring of intermediate fill level, i.e. with additional means for monitoring the fill level, e.g. half full flag, almost empty flag
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Abstract
(57)【要約】 （修正有）
【課題】シーケンシャル・アクセスの非同期メモリにお
いて、その読出しおよび滞留時間が、そのサイズと満杯
度から独立している記憶および読み出し方法。 【解決手段】非同期のデュアルポート・アクセス・メモ
リＭＶＤＰと、書き込みイネーブル信号ＡＴＥに応じ
て、メモリの入力ポートに連続的に入力されるデータＤ
Ｅにそれぞれ関連する連続した書き込みアドレス情報Ａ
ＤＥを出力する書き込みアドレス発生器ＣＥと、読み出
しイネーブル信号ＡＴＬに応じて、メモリの出力ポート
に、連続的に読み出されるべきデータＤＬにそれぞれ関
連する連続した読み出しアドレス情報ＡＤＬを出力する
読み出しアドレス発生器ＣＬと、前記アドレス発生器に
よって出力されるアドレス情報の安定性を検出する手段
ＣＤＥ，ＣＤＬと、前記アドレス発生器によって出力さ
れる安定したアドレス情報から、このメモリ装置の満杯
度を決定する手段ＧＡＥ，ＧＡＬ，ＳＴ１，ＳＴ２とを
有する。
いて、その読出しおよび滞留時間が、そのサイズと満杯
度から独立している記憶および読み出し方法。 【解決手段】非同期のデュアルポート・アクセス・メモ
リＭＶＤＰと、書き込みイネーブル信号ＡＴＥに応じ
て、メモリの入力ポートに連続的に入力されるデータＤ
Ｅにそれぞれ関連する連続した書き込みアドレス情報Ａ
ＤＥを出力する書き込みアドレス発生器ＣＥと、読み出
しイネーブル信号ＡＴＬに応じて、メモリの出力ポート
に、連続的に読み出されるべきデータＤＬにそれぞれ関
連する連続した読み出しアドレス情報ＡＤＬを出力する
読み出しアドレス発生器ＣＬと、前記アドレス発生器に
よって出力されるアドレス情報の安定性を検出する手段
ＣＤＥ，ＣＤＬと、前記アドレス発生器によって出力さ
れる安定したアドレス情報から、このメモリ装置の満杯
度を決定する手段ＧＡＥ，ＧＡＬ，ＳＴ１，ＳＴ２とを
有する。
Description
【０００１】
【発明の属する技術分野】本発明は、シーケンシャル・
アクセスの非同期メモリ、特に、しかしながら排他的に
ではなくファーストイン・ファーストアウト型（ＦＩＦ
Ｏ）の非同期メモリおよびこれに対応する記憶および読
み出し方法に関するものである。
アクセスの非同期メモリ、特に、しかしながら排他的に
ではなくファーストイン・ファーストアウト型（ＦＩＦ
Ｏ）の非同期メモリおよびこれに対応する記憶および読
み出し方法に関するものである。
【０００２】
【従来の技術】メモリは、入力および出力のデータの流
れが、独立したクロックでゲートされているとき非同期
であると言われている。集積回路の中における非同期Ｆ
ＩＦＯメモリの使用は、特に非同期のネットワークにお
けるタイミングの適応、回路内の異なる動作周波数の使
用、またはデータの流れの滑らかな出力などに多くの利
点を持っている。
れが、独立したクロックでゲートされているとき非同期
であると言われている。集積回路の中における非同期Ｆ
ＩＦＯメモリの使用は、特に非同期のネットワークにお
けるタイミングの適応、回路内の異なる動作周波数の使
用、またはデータの流れの滑らかな出力などに多くの利
点を持っている。
【０００３】非同期ＦＩＦＯメモリまたは「スタック」
が既に知られており、一般的に「オーバーレイ（上書
き）される」レジスタから構成される。ここでは、各サ
イクル時間毎に、メモリの中に記憶されているそれぞれ
のワードは、物理的に次のレジスタに与えられる。全て
のレジスタが同時に動作する結果、メモリのサイズに比
例した実質的（相当多大）な消費が存在する。
が既に知られており、一般的に「オーバーレイ（上書
き）される」レジスタから構成される。ここでは、各サ
イクル時間毎に、メモリの中に記憶されているそれぞれ
のワードは、物理的に次のレジスタに与えられる。全て
のレジスタが同時に動作する結果、メモリのサイズに比
例した実質的（相当多大）な消費が存在する。
【０００４】さらに、メモリの中のワードの滞留時間は
変化する。このように、それはＦＩＦＯが大きなサイズ
で殆ど空のとき実質的（相当多大）であるのに対して、
後者が殆ど満杯のときには、入来してくるワードが単に
スタックの頂部に「シットダウン（置かれる）」必要が
あるだけなので小さい。ところで、満杯と空のスタック
の間のふるまいにおけるこの違いは、特定のアプリケー
ションにおいて困難を生じるかもしれない。
変化する。このように、それはＦＩＦＯが大きなサイズ
で殆ど空のとき実質的（相当多大）であるのに対して、
後者が殆ど満杯のときには、入来してくるワードが単に
スタックの頂部に「シットダウン（置かれる）」必要が
あるだけなので小さい。ところで、満杯と空のスタック
の間のふるまいにおけるこの違いは、特定のアプリケー
ションにおいて困難を生じるかもしれない。
【０００５】
【発明が解決しようとする課題】この発明は、これらの
問題に対する解決を与えようとするものである。本発明
の目的は、前記従来技術に基づく種々の問題点をかえり
みて、その消費および滞留時間が、そのサイズと満杯度
から独立したシーケンシャル・アクセスの非同期メモ
リ、特にＦＩＦＯおよびこれに対応する記憶および読み
出し方法を提供することにある。本発明の別の目的は、
メモリのサイズによって制限されることなく、記憶速度
および読み出し速度を短縮することにある。
問題に対する解決を与えようとするものである。本発明
の目的は、前記従来技術に基づく種々の問題点をかえり
みて、その消費および滞留時間が、そのサイズと満杯度
から独立したシーケンシャル・アクセスの非同期メモ
リ、特にＦＩＦＯおよびこれに対応する記憶および読み
出し方法を提供することにある。本発明の別の目的は、
メモリのサイズによって制限されることなく、記憶速度
および読み出し速度を短縮することにある。
【０００６】
【課題を解決するための手段】それゆえ、上記目的を達
成するために、本発明は、非同期のデュアルポート・ア
クセス・メモリ（ＭＶＤＰ）と、書き込みイネーブル信
号（ＡＴＥ）に応じて、前記メモリの入力ポートに、所
定の書き込み順序で連続的に記憶されるべき連続したデ
ータ（ＤＥ）にそれぞれ関連する連続した書き込みアド
レス情報（ＡＤＥ）を出力する書き込みアドレス発生器
（ＣＥ）と、読み出しイネーブル信号（ＡＴＬ）に応じ
て、前記メモリの出力ポートに、所定の読み出し順序で
連続的に読み出されるべき連続したデータ（ＤＬ）にそ
れぞれ関連する連続した読み出しアドレス情報（ＡＤ
Ｌ）を出力する読み出しアドレス発生器（ＣＬ）と、前
記アドレス発生器によって出力されるアドレス情報の安
定性（安定度）を検出する手段（ＣＤＥ，ＣＤＬ）と、
前記アドレス発生器によって出力される安定したアドレ
ス情報から、このメモリ装置の満杯度を決定する手段
（ＧＡＥ，ＧＡＬ，ＳＴ１，ＳＴ２）とを有することを
特徴とするシーケンシャル・アクセス非同期メモリ装置
を提供するものである。
成するために、本発明は、非同期のデュアルポート・ア
クセス・メモリ（ＭＶＤＰ）と、書き込みイネーブル信
号（ＡＴＥ）に応じて、前記メモリの入力ポートに、所
定の書き込み順序で連続的に記憶されるべき連続したデ
ータ（ＤＥ）にそれぞれ関連する連続した書き込みアド
レス情報（ＡＤＥ）を出力する書き込みアドレス発生器
（ＣＥ）と、読み出しイネーブル信号（ＡＴＬ）に応じ
て、前記メモリの出力ポートに、所定の読み出し順序で
連続的に読み出されるべき連続したデータ（ＤＬ）にそ
れぞれ関連する連続した読み出しアドレス情報（ＡＤ
Ｌ）を出力する読み出しアドレス発生器（ＣＬ）と、前
記アドレス発生器によって出力されるアドレス情報の安
定性（安定度）を検出する手段（ＣＤＥ，ＣＤＬ）と、
前記アドレス発生器によって出力される安定したアドレ
ス情報から、このメモリ装置の満杯度を決定する手段
（ＧＡＥ，ＧＡＬ，ＳＴ１，ＳＴ２）とを有することを
特徴とするシーケンシャル・アクセス非同期メモリ装置
を提供するものである。
【０００７】デュアルポート・ランダム・アクセス・メ
モリ（またはＤＰＲＡＭ）の使用は、各サイクル時間毎
に、ランダム・アクセス・メモリの中に記憶されるワー
ドが、もはやレジスタを基本とするメモリの場合のよう
に物理的にシフトされないので、消費の問題の解決に貢
献する。事実、ＦＩＦＯの場合において、例えば同期カ
ウンタなどのアドレス発生器は、１ワードがメモリに入
力される毎に、および１ワードが出力される毎に１つず
つ増加される。これらの２つのカウンタは、その後、記
憶または読み出されるべきデータに対応するランダム・
アクセス・メモリのメモリ・スロットのアドレスを直接
出力する。
モリ（またはＤＰＲＡＭ）の使用は、各サイクル時間毎
に、ランダム・アクセス・メモリの中に記憶されるワー
ドが、もはやレジスタを基本とするメモリの場合のよう
に物理的にシフトされないので、消費の問題の解決に貢
献する。事実、ＦＩＦＯの場合において、例えば同期カ
ウンタなどのアドレス発生器は、１ワードがメモリに入
力される毎に、および１ワードが出力される毎に１つず
つ増加される。これらの２つのカウンタは、その後、記
憶または読み出されるべきデータに対応するランダム・
アクセス・メモリのメモリ・スロットのアドレスを直接
出力する。
【０００８】アドレス発生器が新しいアドレスを発生し
ている間、発生器の内容の読み出しは利用することがで
きない。換言すれば、対応する発生器によって発生され
たアドレスは安定していない。ところで、メモリの満杯
度が出力されるアドレスから決定されるとき、これらの
後の方は、そしてそれゆえ満杯度は、入力および出力の
クロック間の周波数および位相の差にもかかわらず、安
定していることを保証する必要がある。それゆえ本発明
は、ランダム・アクセス・メモリとアドレス発生器とを
組み合わせて、このように形成されるシーケンシャル・
アクセス・メモリの満杯度を決定するときに、これらを
考慮するという目的のために、出力されるアドレスの安
定性を検出する手段を提供する。本発明は、一方は書き
込みモードにおいて、入力クロック信号の立ち上がりエ
ッジで有効となり、他方は読み出しモードにおいて、読
み出しクロック信号の立ち上がりエッジで有効となる２
つの満杯度の決定を有利に提供する。
ている間、発生器の内容の読み出しは利用することがで
きない。換言すれば、対応する発生器によって発生され
たアドレスは安定していない。ところで、メモリの満杯
度が出力されるアドレスから決定されるとき、これらの
後の方は、そしてそれゆえ満杯度は、入力および出力の
クロック間の周波数および位相の差にもかかわらず、安
定していることを保証する必要がある。それゆえ本発明
は、ランダム・アクセス・メモリとアドレス発生器とを
組み合わせて、このように形成されるシーケンシャル・
アクセス・メモリの満杯度を決定するときに、これらを
考慮するという目的のために、出力されるアドレスの安
定性を検出する手段を提供する。本発明は、一方は書き
込みモードにおいて、入力クロック信号の立ち上がりエ
ッジで有効となり、他方は読み出しモードにおいて、読
み出しクロック信号の立ち上がりエッジで有効となる２
つの満杯度の決定を有利に提供する。
【０００９】換言すれば、前記安定性（安定度）検出手
段は、前記書き込みアドレス発生器（ＣＥ）によって発
生された書き込みアドレス（ＡＤＥ）の安定したあるい
は不安定な性質を表す第１の安定性（安定度）論理信号
（ＡＤＶＥ）を出力する第１要素の検出手段（ＣＤＥ）
と、前記読み出しアドレス発生器（ＣＬ）によって発生
された読み出しアドレス（ＡＤＬ）の安定したあるいは
不安定な性質を表す第２の安定性論理信号（ＡＤＶＬ）
を出力する第２要素の検出手段（ＣＤＬ）とを含む。そ
れゆえ、前記満杯度を決定する手段は、書き込みアドレ
ス発生器（ＣＥ）によって出力される書き込みアドレス
情報項目（ＡＤＥ）および読み出しアドレス発生器（Ｃ
Ｌ）によって出力される読み出しアドレス情報項目（Ａ
ＤＬ）から書き込みモードにおける満杯度（ＮＥ）を決
定し、前記第２の安定性論理信号（ＡＤＶＬ）によって
イネーブル状態にされる第１要素の手段（ＧＡＥ，ＳＴ
１，ＭＶ１）と、同様に、読み出しアドレス発生器（Ｃ
Ｌ）によって出力される読み出しアドレス情報項目（Ａ
ＤＬ）および書き込みアドレス発生器（ＣＥ）によって
出力される書き込みアドレス情報項目（ＡＤＥ）から書
き込みモードにおける満杯度（ＮＬ）を決定し、前記第
１の安定性論理信号（ＡＤＶＥ）によってイネーブル状
態にされる第２要素の手段（ＧＡＬ，ＳＴ２，ＭＶ２）
とを含む。
段は、前記書き込みアドレス発生器（ＣＥ）によって発
生された書き込みアドレス（ＡＤＥ）の安定したあるい
は不安定な性質を表す第１の安定性（安定度）論理信号
（ＡＤＶＥ）を出力する第１要素の検出手段（ＣＤＥ）
と、前記読み出しアドレス発生器（ＣＬ）によって発生
された読み出しアドレス（ＡＤＬ）の安定したあるいは
不安定な性質を表す第２の安定性論理信号（ＡＤＶＬ）
を出力する第２要素の検出手段（ＣＤＬ）とを含む。そ
れゆえ、前記満杯度を決定する手段は、書き込みアドレ
ス発生器（ＣＥ）によって出力される書き込みアドレス
情報項目（ＡＤＥ）および読み出しアドレス発生器（Ｃ
Ｌ）によって出力される読み出しアドレス情報項目（Ａ
ＤＬ）から書き込みモードにおける満杯度（ＮＥ）を決
定し、前記第２の安定性論理信号（ＡＤＶＬ）によって
イネーブル状態にされる第１要素の手段（ＧＡＥ，ＳＴ
１，ＭＶ１）と、同様に、読み出しアドレス発生器（Ｃ
Ｌ）によって出力される読み出しアドレス情報項目（Ａ
ＤＬ）および書き込みアドレス発生器（ＣＥ）によって
出力される書き込みアドレス情報項目（ＡＤＥ）から書
き込みモードにおける満杯度（ＮＬ）を決定し、前記第
１の安定性論理信号（ＡＤＶＥ）によってイネーブル状
態にされる第２要素の手段（ＧＡＬ，ＳＴ２，ＭＶ２）
とを含む。
【００１０】本発明の一実施例によれば、書き込みモー
ドにおける満杯度を決定する前記要素手段は、前記第２
の安定性論理信号（ＡＤＶＬ）と同様に、前記メモリ
（ＭＶＤＰ）の入力ポートをゲートするクロック信号
（ＨＥ）を受け取り、かつ対応する読み出しアドレスの
安定した性質を表す第２の安定性論理信号の近辺の第１
の値、および対応する読み出しアドレスの不安定な性質
を表す第２の安定性論理信号の近辺の第２の値を持つ、
対応する第１の制御論理信号（ＨＲＥ）を出力する第１
の制御回路と、前記第１の制御論理信号（ＨＲＥ）によ
って制御され、前記読み出しアドレス発生器によって発
生される安定した読み出しアドレスを記憶する第１のラ
ッチ手段（ＭＶ１）と、この第１のラッチ手段の出力と
同様に前記書き込みアドレス発生器の出力に接続された
第１の減算器（ＳＴ１）とを含む。同様に、読み出しモ
ードにおける満杯度を決定する前記要素手段は、前記第
１の安定性論理信号（ＡＤＶＥ）と同様に、前記メモリ
の出力ポートをゲートするクロック信号（ＨＬ）を受け
取り、かつ対応する書き込みアドレスの安定した性質を
表す第１の安定性論理信号の近辺の第１の値、および対
応する書き込みアドレスの不安定な性質を表す第１の安
定性論理信号の近辺の第２の値を持つ、対応する第２の
制御論理信号（ＨＲＬ）を出力する第２の制御回路（Ｃ
ＣＬ）と、前記第２の制御論理信号によって制御され、
前記書き込みアドレス発生器によって発生される安定し
た書き込みアドレスを記憶する第２のラッチ手段（ＭＶ
２）と、この第２のラッチ手段の出力と同様に前記読み
出しアドレス発生器の出力に接続された第２の減算器
（ＳＴ２）とを含む。
ドにおける満杯度を決定する前記要素手段は、前記第２
の安定性論理信号（ＡＤＶＬ）と同様に、前記メモリ
（ＭＶＤＰ）の入力ポートをゲートするクロック信号
（ＨＥ）を受け取り、かつ対応する読み出しアドレスの
安定した性質を表す第２の安定性論理信号の近辺の第１
の値、および対応する読み出しアドレスの不安定な性質
を表す第２の安定性論理信号の近辺の第２の値を持つ、
対応する第１の制御論理信号（ＨＲＥ）を出力する第１
の制御回路と、前記第１の制御論理信号（ＨＲＥ）によ
って制御され、前記読み出しアドレス発生器によって発
生される安定した読み出しアドレスを記憶する第１のラ
ッチ手段（ＭＶ１）と、この第１のラッチ手段の出力と
同様に前記書き込みアドレス発生器の出力に接続された
第１の減算器（ＳＴ１）とを含む。同様に、読み出しモ
ードにおける満杯度を決定する前記要素手段は、前記第
１の安定性論理信号（ＡＤＶＥ）と同様に、前記メモリ
の出力ポートをゲートするクロック信号（ＨＬ）を受け
取り、かつ対応する書き込みアドレスの安定した性質を
表す第１の安定性論理信号の近辺の第１の値、および対
応する書き込みアドレスの不安定な性質を表す第１の安
定性論理信号の近辺の第２の値を持つ、対応する第２の
制御論理信号（ＨＲＬ）を出力する第２の制御回路（Ｃ
ＣＬ）と、前記第２の制御論理信号によって制御され、
前記書き込みアドレス発生器によって発生される安定し
た書き込みアドレスを記憶する第２のラッチ手段（ＭＶ
２）と、この第２のラッチ手段の出力と同様に前記読み
出しアドレス発生器の出力に接続された第２の減算器
（ＳＴ２）とを含む。
【００１１】それぞれの前記制御回路は好ましくは、対
応する安定性論理信号（ＡＤＶＥ）を受け取る信号入力
（Ｅ１）と、対応するゲート・クロック信号（ＨＬ）を
受け取るクロック入力（Ｅ２）と、対応する制御論理信
号（ＨＲＬ）を出力する信号出力（Ｓ１）と、前記クロ
ック入力に接続され、対応するアドレス発生器（ＣＬ）
に補助ゲート・クロック信号（ＨＬＣ）を出力する補助
クロック出力（Ｓ２）と、その制御入力が前記クロック
入力に接続され、そのデータ入力（Ｄ）が前記信号入力
に接続された第１のＤ型フリップフロップ（Ｂ１）と、
その２つの入力がそれぞれインバータを通して前記信号
入力と前記Ｄ型フリップフロップ（Ｂ１）の正転出力
（Ｑ：非補完出力）に接続された第１のＮＡＮＤ論理ゲ
ート（ＰＬ１）と、その２つの入力がそれぞれ第１の選
択された遅延手段（ＲＴC ）を通して前記クロック入力
と前記Ｄ型フリップフロップ（Ｂ１）の反転出力（Ｑ
Ｂ：補完出力）に接続された第２のＮＡＮＤ論理ゲート
（ＰＬ２）と、その２つの入力がそれぞれ前記第１およ
び第２の論理ゲートの出力に接続され、その出力が前記
信号出力に接続された第３のＮＡＮＤ論理ゲート（ＰＬ
３）とを含む。さらに、前記満杯度を決定するそれぞれ
の要素手段は、対応する制御論理信号（ＨＲＬ）とテン
ポを合わせて前記制御回路を初期化するために、その入
力が前記第３のＮＡＮＤ論理ゲートの出力に接続され、
その出力が前記Ｄ型フリップフロップ（Ｂ１）のリセッ
ト入力（Ｒ）に接続されたタイミング回路（ＣＴＬ）を
含む。
応する安定性論理信号（ＡＤＶＥ）を受け取る信号入力
（Ｅ１）と、対応するゲート・クロック信号（ＨＬ）を
受け取るクロック入力（Ｅ２）と、対応する制御論理信
号（ＨＲＬ）を出力する信号出力（Ｓ１）と、前記クロ
ック入力に接続され、対応するアドレス発生器（ＣＬ）
に補助ゲート・クロック信号（ＨＬＣ）を出力する補助
クロック出力（Ｓ２）と、その制御入力が前記クロック
入力に接続され、そのデータ入力（Ｄ）が前記信号入力
に接続された第１のＤ型フリップフロップ（Ｂ１）と、
その２つの入力がそれぞれインバータを通して前記信号
入力と前記Ｄ型フリップフロップ（Ｂ１）の正転出力
（Ｑ：非補完出力）に接続された第１のＮＡＮＤ論理ゲ
ート（ＰＬ１）と、その２つの入力がそれぞれ第１の選
択された遅延手段（ＲＴC ）を通して前記クロック入力
と前記Ｄ型フリップフロップ（Ｂ１）の反転出力（Ｑ
Ｂ：補完出力）に接続された第２のＮＡＮＤ論理ゲート
（ＰＬ２）と、その２つの入力がそれぞれ前記第１およ
び第２の論理ゲートの出力に接続され、その出力が前記
信号出力に接続された第３のＮＡＮＤ論理ゲート（ＰＬ
３）とを含む。さらに、前記満杯度を決定するそれぞれ
の要素手段は、対応する制御論理信号（ＨＲＬ）とテン
ポを合わせて前記制御回路を初期化するために、その入
力が前記第３のＮＡＮＤ論理ゲートの出力に接続され、
その出力が前記Ｄ型フリップフロップ（Ｂ１）のリセッ
ト入力（Ｒ）に接続されたタイミング回路（ＣＴＬ）を
含む。
【００１２】制御論理信号とテンポを合わせた第１のＤ
型フリップフロップの初期化は、特定の動作の場合にお
ける制御論理信号のパルスの損失を防止することを可能
にする。
型フリップフロップの初期化は、特定の動作の場合にお
ける制御論理信号のパルスの損失を防止することを可能
にする。
【００１３】それぞれのタイミング回路（ＣＴＬ）は第
２のＤ型フリップフロップを含み、その制御入力（Ｃ
Ｋ）は対応する制御回路（ＣＣＬ）の信号出力（Ｓ１）
に接続され、その非補完出力（Ｑ）は第２の遅延手段
（ＲＴC ）を介してリセット入力に接続され、２つの前
記Ｄ型フリップフロップのリセット入力はそれぞれ互い
に接続されている。
２のＤ型フリップフロップを含み、その制御入力（Ｃ
Ｋ）は対応する制御回路（ＣＣＬ）の信号出力（Ｓ１）
に接続され、その非補完出力（Ｑ）は第２の遅延手段
（ＲＴC ）を介してリセット入力に接続され、２つの前
記Ｄ型フリップフロップのリセット入力はそれぞれ互い
に接続されている。
【００１４】好ましくは、それぞれの制御回路（ＣＣ
Ｌ）の補助クロック出力（Ｓ２）は、第１の所定の遅延
だけゲート・クロック信号に対して遅延された補助ゲー
ト・クロック信号（ＳＬＣ）を対応するアドレス発生器
に出力するために、前記第１の遅延手段（ＲＴC ）を通
して前記クロック入力（Ｅ２）に接続されている。
Ｌ）の補助クロック出力（Ｓ２）は、第１の所定の遅延
だけゲート・クロック信号に対して遅延された補助ゲー
ト・クロック信号（ＳＬＣ）を対応するアドレス発生器
に出力するために、前記第１の遅延手段（ＲＴC ）を通
して前記クロック入力（Ｅ２）に接続されている。
【００１５】本発明の一実施例によれば、それぞれの要
素検出手段は、第３の選択された遅延（Ｔ）を持ち、対
応するゲート・クロック信号（ＨＬ）と対応するイネー
ブル信号（ＡＴＬ）から、対応する安定性論理信号（Ａ
ＤＶＬ）を出力するモノステーブル（ＭＳＬ）を含む。
前記第３の遅延は、少なくとも前記第１の遅延および対
応するアドレス発生器の応答時間の加算値に等しい。こ
こで、シーケンシャル・アクセス非同期メモリ装置は、
ファーストイン・ファーストアウト型のメモリを形成
し、アドレス発生器は同じ初期値からインクリメントさ
れるカウンタであるのが好ましい。
素検出手段は、第３の選択された遅延（Ｔ）を持ち、対
応するゲート・クロック信号（ＨＬ）と対応するイネー
ブル信号（ＡＴＬ）から、対応する安定性論理信号（Ａ
ＤＶＬ）を出力するモノステーブル（ＭＳＬ）を含む。
前記第３の遅延は、少なくとも前記第１の遅延および対
応するアドレス発生器の応答時間の加算値に等しい。こ
こで、シーケンシャル・アクセス非同期メモリ装置は、
ファーストイン・ファーストアウト型のメモリを形成
し、アドレス発生器は同じ初期値からインクリメントさ
れるカウンタであるのが好ましい。
【００１６】本発明の課題は、同様に、非同期のデュア
ルポート・ランダム・アクセス・メモリの中のデータの
非同期のシーケンシャルな記憶および読み出し方法であ
って、所定の書き込み順序で連続的に記憶されるべき連
続したデータにそれぞれ関連する連続した書き込みアド
レス情報、および同様に所定の読み出し順序で連続的に
読み出されるべき連続したデータにそれぞれ関連する連
続した読み出しアドレス情報は、書き込みおよび読み出
しイネーブル信号に応じて、前記メモリの入力および出
力ポートにそれぞれ出力され、このように出力された前
記アドレス情報の安定した性質が検出され、前記メモリ
の満杯度は、この安定したアドレス情報から決定され
る。
ルポート・ランダム・アクセス・メモリの中のデータの
非同期のシーケンシャルな記憶および読み出し方法であ
って、所定の書き込み順序で連続的に記憶されるべき連
続したデータにそれぞれ関連する連続した書き込みアド
レス情報、および同様に所定の読み出し順序で連続的に
読み出されるべき連続したデータにそれぞれ関連する連
続した読み出しアドレス情報は、書き込みおよび読み出
しイネーブル信号に応じて、前記メモリの入力および出
力ポートにそれぞれ出力され、このように出力された前
記アドレス情報の安定した性質が検出され、前記メモリ
の満杯度は、この安定したアドレス情報から決定され
る。
【００１７】本発明の一実施例によれば、発生された書
き込みアドレスの安定したまたは不安定な性質を表す第
１の安定性論理信号、および発生された読み出しアドレ
スの安定したまたは不安定な性質を表す第２の安定性論
理信号が出力され、書き込みモードにおける満杯度は、
出力された書き込みアドレス情報項目と出力された読み
出しアドレス情報項目とから決定され、第２の安定性論
理信号によってイネーブル状態にされ、同様に読み出し
モードにおける満杯度は、出力された読み出しアドレス
情報項目と出力された書き込みアドレス情報項目とから
決定され、第１の安定性論理信号によってイネーブル状
態にされる。
き込みアドレスの安定したまたは不安定な性質を表す第
１の安定性論理信号、および発生された読み出しアドレ
スの安定したまたは不安定な性質を表す第２の安定性論
理信号が出力され、書き込みモードにおける満杯度は、
出力された書き込みアドレス情報項目と出力された読み
出しアドレス情報項目とから決定され、第２の安定性論
理信号によってイネーブル状態にされ、同様に読み出し
モードにおける満杯度は、出力された読み出しアドレス
情報項目と出力された書き込みアドレス情報項目とから
決定され、第１の安定性論理信号によってイネーブル状
態にされる。
【００１８】有利に、メモリの入力ポートをゲートする
信号と第２の安定性論理信号とから、対応する読み出し
アドレスの安定した性質を表す第２の安定性論理信号の
近辺の第１の値、および対応する読み出しアドレスの不
安定な性質を表す第２の安定性論理信号の近辺の第２の
値を持つ、対応する第１の制御論理信号が生成され、出
力される読み出しアドレスは第１の制御論理信号に応じ
て記憶され、この記憶されたアドレスは安定した読み出
しアドレスに相当し、出力された書き込みアドレスと安
定した読み出しアドレスとの間の差が取られる。同様
に、メモリの出力ポートをゲートする信号と第１の安定
性論理信号とから、対応する書き込みアドレスの安定し
た性質を表す第１の安定性論理信号の近辺の第１の値、
および対応する書き込みアドレスの不安定な性質を表す
第１の安定性論理信号の近辺の第２の値を持つ、対応す
る第２の制御論理信号が生成され、出力される書き込み
アドレスは第２の制御論理信号に応じて記憶され、この
記憶されたアドレスは安定した書き込みアドレスに相当
し、出力された読み出しアドレスと安定した書き込みア
ドレスとの間の差が取られる。
信号と第２の安定性論理信号とから、対応する読み出し
アドレスの安定した性質を表す第２の安定性論理信号の
近辺の第１の値、および対応する読み出しアドレスの不
安定な性質を表す第２の安定性論理信号の近辺の第２の
値を持つ、対応する第１の制御論理信号が生成され、出
力される読み出しアドレスは第１の制御論理信号に応じ
て記憶され、この記憶されたアドレスは安定した読み出
しアドレスに相当し、出力された書き込みアドレスと安
定した読み出しアドレスとの間の差が取られる。同様
に、メモリの出力ポートをゲートする信号と第１の安定
性論理信号とから、対応する書き込みアドレスの安定し
た性質を表す第１の安定性論理信号の近辺の第１の値、
および対応する書き込みアドレスの不安定な性質を表す
第１の安定性論理信号の近辺の第２の値を持つ、対応す
る第２の制御論理信号が生成され、出力される書き込み
アドレスは第２の制御論理信号に応じて記憶され、この
記憶されたアドレスは安定した書き込みアドレスに相当
し、出力された読み出しアドレスと安定した書き込みア
ドレスとの間の差が取られる。
【００１９】第１の所定の遅延によって、対応するゲー
ト・クロック信号に対して遅延された補助のゲート・ク
ロック信号が生成され、対応する補助のゲート・クロッ
ク信号と対応するイネーブル信号とに応じて、対応する
アドレスが生成される。
ト・クロック信号に対して遅延された補助のゲート・ク
ロック信号が生成され、対応する補助のゲート・クロッ
ク信号と対応するイネーブル信号とに応じて、対応する
アドレスが生成される。
【００２０】本発明の一実施例によれば、対応するゲー
ト・クロック信号と、対応するイネーブル信号とから、
選択された時間の遅延によって対応する安定論理信号が
引き渡され、例えば前記時間の遅延は、少なくとも前記
第１の遅延と対応するアドレスを発生する時間との加算
に等しい。ここで、データが同一順序で記憶され、かつ
読み出されるのが好ましい。本発明の他の有利な点およ
び特徴は、添付の図面に示す完全には限定されるわけで
はない実施例の詳細な説明を検討するときに現れるであ
ろう。
ト・クロック信号と、対応するイネーブル信号とから、
選択された時間の遅延によって対応する安定論理信号が
引き渡され、例えば前記時間の遅延は、少なくとも前記
第１の遅延と対応するアドレスを発生する時間との加算
に等しい。ここで、データが同一順序で記憶され、かつ
読み出されるのが好ましい。本発明の他の有利な点およ
び特徴は、添付の図面に示す完全には限定されるわけで
はない実施例の詳細な説明を検討するときに現れるであ
ろう。
【００２１】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のシーケンシャル・アクセス非
同期メモリ装置およびこれに対応する記憶および読み出
し方法を詳細に説明する。
施例に基づいて、本発明のシーケンシャル・アクセス非
同期メモリ装置およびこれに対応する記憶および読み出
し方法を詳細に説明する。
【００２２】この発明は、一般的にシーケンシャル・ア
クセスの非同期メモリに関するものであるが、ここで
は、ファーストイン・ファーストアウト型のメモリ（Ｆ
ＩＦＯ）を実施するものが記述されている。当業者は、
この記述をラストイン・ファーストアウト型のメモリ
（ＬＩＦＯ）を実施するものに直ちに適用することがで
きるであろう。
クセスの非同期メモリに関するものであるが、ここで
は、ファーストイン・ファーストアウト型のメモリ（Ｆ
ＩＦＯ）を実施するものが記述されている。当業者は、
この記述をラストイン・ファーストアウト型のメモリ
（ＬＩＦＯ）を実施するものに直ちに適用することがで
きるであろう。
【００２３】図１において、参照符号ＤＭは、本発明に
係わるＦＩＦＯ型のメモリ装置を示す。この装置ＤＭ
は、符号ＭＶＤＰで参照される非同期のデュアルポート
のランダム・アクセス・メモリを含んでいる。このデュ
アルポート・メモリは、書き込みクロック信号ＨＥによ
ってゲートされ、対応する書き込みアドレスＡＤＥおよ
び書き込みイネーブルまたは許可信号ＡＴＥとともに、
所定の順序でメモリに書き込まれるべきデータＤＥを受
け取る書き込み専用ポートを含む。
係わるＦＩＦＯ型のメモリ装置を示す。この装置ＤＭ
は、符号ＭＶＤＰで参照される非同期のデュアルポート
のランダム・アクセス・メモリを含んでいる。このデュ
アルポート・メモリは、書き込みクロック信号ＨＥによ
ってゲートされ、対応する書き込みアドレスＡＤＥおよ
び書き込みイネーブルまたは許可信号ＡＴＥとともに、
所定の順序でメモリに書き込まれるべきデータＤＥを受
け取る書き込み専用ポートを含む。
【００２４】このメモリＭＶＤＰは、同じような形式
で、読み出しクロック信号ＨＬによってゲートされ、読
み出しイネーブルまたは許可信号ＡＴＬに応じて、所定
の読み出し順序で読み出されるべきデータＤＬに対応す
る読み出しアドレスＡＤＬを受け取る読み出し専用ポー
トを含む。
で、読み出しクロック信号ＨＬによってゲートされ、読
み出しイネーブルまたは許可信号ＡＴＬに応じて、所定
の読み出し順序で読み出されるべきデータＤＬに対応す
る読み出しアドレスＡＤＬを受け取る読み出し専用ポー
トを含む。
【００２５】このメモリＭＶＤＰは、そのメモリの入力
ポートをゲートするためのクロック信号ＨＥから発生さ
れた補助クロック信号ＨＥＣによってゲートされ、さら
に書き込みアドレスＡＤＥを出力するために、書き込み
イネーブル信号ＡＴＥを受け取るカウンタＣＥと関係付
けられている。
ポートをゲートするためのクロック信号ＨＥから発生さ
れた補助クロック信号ＨＥＣによってゲートされ、さら
に書き込みアドレスＡＤＥを出力するために、書き込み
イネーブル信号ＡＴＥを受け取るカウンタＣＥと関係付
けられている。
【００２６】同様に、メモリの出力ポートをゲートする
ためのクロック信号ＨＬから発生された補助クロック信
号ＨＬＣによってゲートされ、さらに読み出しアドレス
ＡＤＬを出力するために、書き込みイネーブル信号ＡＴ
Ｌを受け取るカウンタＣＬが備えられている。
ためのクロック信号ＨＬから発生された補助クロック信
号ＨＬＣによってゲートされ、さらに読み出しアドレス
ＡＤＬを出力するために、書き込みイネーブル信号ＡＴ
Ｌを受け取るカウンタＣＬが備えられている。
【００２７】メモリ装置ＤＭのＦＩＦＯモードでの動作
のために、アドレスカウンタＣＥ，ＣＬは、メモリＭＶ
ＤＰに１ワードが入力される毎に、および１ワードが出
力される毎に、同じ初期値から開始して１つずつ増加さ
れる。このようにして、これらの２つのカウンタは、Ｆ
ＩＦＯの動作に応じて連続的に連続するアドレスを出力
する。換言すれば、２つのカウンタは、スタックのトッ
プおよびボトムに応じたメモリスロットを指し示す。こ
うして、ランダム・アクセス・メモリに記憶されるワー
ドは、もはやレジスタを基本とするＦＩＦＯの場合のよ
うに、各サイクル時間毎に物理的にシフトされることな
く、直接指示されるメモリセルか出力ポートのいずれか
をアクセスする。
のために、アドレスカウンタＣＥ，ＣＬは、メモリＭＶ
ＤＰに１ワードが入力される毎に、および１ワードが出
力される毎に、同じ初期値から開始して１つずつ増加さ
れる。このようにして、これらの２つのカウンタは、Ｆ
ＩＦＯの動作に応じて連続的に連続するアドレスを出力
する。換言すれば、２つのカウンタは、スタックのトッ
プおよびボトムに応じたメモリスロットを指し示す。こ
うして、ランダム・アクセス・メモリに記憶されるワー
ドは、もはやレジスタを基本とするＦＩＦＯの場合のよ
うに、各サイクル時間毎に物理的にシフトされることな
く、直接指示されるメモリセルか出力ポートのいずれか
をアクセスする。
【００２８】さらに、満杯のＦＩＦＯにデータ項目を書
き込むことや空のＦＩＦＯからデータ項目を読み出すこ
とを防ぐために、本発明に従ってメモリ装置の満杯度を
決定する必要がある。この決定は、書き込みおよび読み
出しのアドレスの間の差により一般的な方法で実行され
る。ところで、この差が取られたときに、ランダム・ア
クセス・メモリの２つのポートをゲートするための２つ
のクロック間の周波数差および位相差にかかわらず、そ
の結果が安定していることを保証する必要がある。
き込むことや空のＦＩＦＯからデータ項目を読み出すこ
とを防ぐために、本発明に従ってメモリ装置の満杯度を
決定する必要がある。この決定は、書き込みおよび読み
出しのアドレスの間の差により一般的な方法で実行され
る。ところで、この差が取られたときに、ランダム・ア
クセス・メモリの２つのポートをゲートするための２つ
のクロック間の周波数差および位相差にかかわらず、そ
の結果が安定していることを保証する必要がある。
【００２９】ここに記述されている実施例においては、
実際に２つの満杯度が決定されている。１つは、書き込
みクロック信号ＨＥの立ち上がりエッジで有効とされる
ＮＥであり、他の１つは、読み出しクロック信号ＨＬの
立ち上がりエッジで有効とされるＮＬである。書き込み
および読み出しの２つのアドレスが同時に安定する瞬間
は、それぞれレベルＮＥの計算のために符号ＨＲＥで参
照され、レベルＮＬの算出のために符号ＨＲＬで参照さ
れる２つの制御論理信号の立ち上がりエッジによって与
えられる。これら２つの制御論理信号ＨＲＥおよびＨＲ
Ｌは、一般的な方法で、それぞれ書き込みおよび読み出
しクロック信号の非同期性を管理する２つの同じブロッ
クＧＡＥおよびＧＡＬによって発生される。
実際に２つの満杯度が決定されている。１つは、書き込
みクロック信号ＨＥの立ち上がりエッジで有効とされる
ＮＥであり、他の１つは、読み出しクロック信号ＨＬの
立ち上がりエッジで有効とされるＮＬである。書き込み
および読み出しの２つのアドレスが同時に安定する瞬間
は、それぞれレベルＮＥの計算のために符号ＨＲＥで参
照され、レベルＮＬの算出のために符号ＨＲＬで参照さ
れる２つの制御論理信号の立ち上がりエッジによって与
えられる。これら２つの制御論理信号ＨＲＥおよびＨＲ
Ｌは、一般的な方法で、それぞれ書き込みおよび読み出
しクロック信号の非同期性を管理する２つの同じブロッ
クＧＡＥおよびＧＡＬによって発生される。
【００３０】さらに正確に、書き込みモードにおいて、
レベルＮＥの決定のときの不安定性の問題は、カウンタ
ＣＬによって供給される読み出しアドレス情報項目ＡＤ
Ｌに起因する。事実、書き込みカウンタＣＥが書き込み
アドレスＡＤＥを出力するとき、後者は当然のことなが
ら安定している。他方、この書き込みアドレスＡＤＥ、
およびカウンタＣＬから読み出される読み出しアドレス
ＡＤＬからレベルＮＥを決定しようとするとき、後者は
新しい読み出しアドレスに更新しようとしているかもし
れない。
レベルＮＥの決定のときの不安定性の問題は、カウンタ
ＣＬによって供給される読み出しアドレス情報項目ＡＤ
Ｌに起因する。事実、書き込みカウンタＣＥが書き込み
アドレスＡＤＥを出力するとき、後者は当然のことなが
ら安定している。他方、この書き込みアドレスＡＤＥ、
およびカウンタＣＬから読み出される読み出しアドレス
ＡＤＬからレベルＮＥを決定しようとするとき、後者は
新しい読み出しアドレスに更新しようとしているかもし
れない。
【００３１】同様に、読み出しモードにおいて、レベル
ＮＬの決定のときの不安定性の問題は、カウンタＣＥに
よって与えられる書き込みアドレスＡＤＥに起因してお
り、読み出しアドレスＡＤＬがカウンタＣＬによって出
力されるとき、当然のことながら安定しているカウンタ
ＣＬによって与えられる読み出しアドレスＡＤＬには起
因していない。
ＮＬの決定のときの不安定性の問題は、カウンタＣＥに
よって与えられる書き込みアドレスＡＤＥに起因してお
り、読み出しアドレスＡＤＬがカウンタＣＬによって出
力されるとき、当然のことながら安定しているカウンタ
ＣＬによって与えられる読み出しアドレスＡＤＬには起
因していない。
【００３２】これは、ブロックＧＡＬによって出力さ
れ、かつカウンタＣＬの活動度（性）、換言すると、後
者によって供給されるアドレスＡＤＬの利用可能なまた
は安定した性質である安定性論理信号ＡＤＶＬに応じ
て、制御論理信号ＨＲＥがブロックＧＡＥによって出力
されるからである。同様に、制御信号ＨＲＬは、ブロッ
クＧＡＥによって出力され、かつ活動度、言い換えれ
ば、書き込みアドレスＡＤＥの利用可能なまたは安定し
た性質である安定性論理信号ＡＤＶＥに応じて、ブロッ
クＧＡＬによって出力されるからである。
れ、かつカウンタＣＬの活動度（性）、換言すると、後
者によって供給されるアドレスＡＤＬの利用可能なまた
は安定した性質である安定性論理信号ＡＤＶＬに応じ
て、制御論理信号ＨＲＥがブロックＧＡＥによって出力
されるからである。同様に、制御信号ＨＲＬは、ブロッ
クＧＡＥによって出力され、かつ活動度、言い換えれ
ば、書き込みアドレスＡＤＥの利用可能なまたは安定し
た性質である安定性論理信号ＡＤＶＥに応じて、ブロッ
クＧＡＬによって出力されるからである。
【００３３】簡単化するために、ここでは管理ブロック
の中の１つ、即ち、ブロックＧＡＬが図２〜図４をさら
に詳しく参照しながら記述される。このブロックは、読
み出しアドレスカウンタＣＬをインクリメントするため
の補助クロック信号ＨＬＣとともにサンプリング制御信
号ＨＲＬを出力する制御回路ＣＣＬと、後で詳細に見ら
れるように、各読み出しサイクルの後に制御回路ＣＣＬ
を初期化する、関係するタイミング回路ＣＴＬと、最後
に、読み出しカウンタの不安定性を検出する回路ＣＤＬ
とから実質的に構成される。
の中の１つ、即ち、ブロックＧＡＬが図２〜図４をさら
に詳しく参照しながら記述される。このブロックは、読
み出しアドレスカウンタＣＬをインクリメントするため
の補助クロック信号ＨＬＣとともにサンプリング制御信
号ＨＲＬを出力する制御回路ＣＣＬと、後で詳細に見ら
れるように、各読み出しサイクルの後に制御回路ＣＣＬ
を初期化する、関係するタイミング回路ＣＴＬと、最後
に、読み出しカウンタの不安定性を検出する回路ＣＤＬ
とから実質的に構成される。
【００３４】タイミング回路ＣＴＬは、制御信号ＨＲＬ
とともにリセットパルスＲZ を受け取り、制御回路ＣＣ
ＬにパルスＩＮＩＴを出力する。後者は、メモリの出力
ポートをゲートするための信号ＨＬとともに安定性信号
ＡＤＶＥを受け取り、信号ＨＲＬ，ＨＬＣを出力する。
同様に、検出回路ＣＤＬは、読み出し許可信号ＡＴＬと
ともにクロック信号ＨＬを受け取り、安定性信号ＡＤＶ
Ｌを出力する。
とともにリセットパルスＲZ を受け取り、制御回路ＣＣ
ＬにパルスＩＮＩＴを出力する。後者は、メモリの出力
ポートをゲートするための信号ＨＬとともに安定性信号
ＡＤＶＥを受け取り、信号ＨＲＬ，ＨＬＣを出力する。
同様に、検出回路ＣＤＬは、読み出し許可信号ＡＴＬと
ともにクロック信号ＨＬを受け取り、安定性信号ＡＤＶ
Ｌを出力する。
【００３５】ブロックＧＡＥの構造はブロックＧＡＬの
それと類似している。ブロックＧＡＬに関係する信号Ａ
ＤＶＥ，ＨＬ，ＨＲＬ，ＨＬＣ，ＡＴＬおよびＡＤＶＬ
は、ブロックＧＡＥについては、それぞれ信号ＡＤＶ
Ｌ，ＨＥ，ＨＲＥ，ＨＥＣ，ＡＴＥおよびＡＤＶＥによ
って置換される。
それと類似している。ブロックＧＡＬに関係する信号Ａ
ＤＶＥ，ＨＬ，ＨＲＬ，ＨＬＣ，ＡＴＬおよびＡＤＶＬ
は、ブロックＧＡＥについては、それぞれ信号ＡＤＶ
Ｌ，ＨＥ，ＨＲＥ，ＨＥＣ，ＡＴＥおよびＡＤＶＥによ
って置換される。
【００３６】図３に図示されるように、制御回路ＣＣＬ
は、書き込みアドレスの安定度（安定性）のための論理
信号ＡＤＶＥの入力Ｅ１と、ランダム・アクセス・メモ
リの出力ポートをゲートするためのクロック信号ＨＬの
入力Ｅ２と、制御論理信号ＨＲＬのための出力Ｓ１と、
カウンタＣＬをゲートするための補助クロック信号ＨＬ
Ｃの補助出力Ｓ２とを含んでいる。
は、書き込みアドレスの安定度（安定性）のための論理
信号ＡＤＶＥの入力Ｅ１と、ランダム・アクセス・メモ
リの出力ポートをゲートするためのクロック信号ＨＬの
入力Ｅ２と、制御論理信号ＨＲＬのための出力Ｓ１と、
カウンタＣＬをゲートするための補助クロック信号ＨＬ
Ｃの補助出力Ｓ２とを含んでいる。
【００３７】回路ＣＣＬは、さらに、そのデータ入力Ｄ
が入力Ｅ１に接続され、その制御入力ＣＫが入力Ｅ２に
接続された第１のフリップフロップＢ１を含んでいる。
このフリップフロップＢ１の２つの出力は、ここでは符
号ＰＬ１，ＰＬ２，ＰＬ３により参照される３つのＮＡ
ＮＤ論理ゲートによって構成されたマルチプレクサの２
つの入力に接続されている。
が入力Ｅ１に接続され、その制御入力ＣＫが入力Ｅ２に
接続された第１のフリップフロップＢ１を含んでいる。
このフリップフロップＢ１の２つの出力は、ここでは符
号ＰＬ１，ＰＬ２，ＰＬ３により参照される３つのＮＡ
ＮＤ論理ゲートによって構成されたマルチプレクサの２
つの入力に接続されている。
【００３８】さらに正確には、第１の論理ゲートＰＬ１
の入力の一方はインバータＩＶ１を介して入力Ｅ１に接
続され、これに対し、このゲートＰＬ１の他方の入力は
フリップフロップＢ１の正転出力（非補完出力）Ｑに接
続されている。論理ゲートＰＬ２の入力の一方はフリッ
プフロップＢ１の反転出力（補完出力）ＱＢに接続さ
れ、これに対し、論理ゲートＰＬ２の他方の入力は、こ
こでは、偶数個の例えば４個のインバータ・チェーンに
より実施される遅延手段ＲＴC を介して入力Ｅ２に接続
されている。
の入力の一方はインバータＩＶ１を介して入力Ｅ１に接
続され、これに対し、このゲートＰＬ１の他方の入力は
フリップフロップＢ１の正転出力（非補完出力）Ｑに接
続されている。論理ゲートＰＬ２の入力の一方はフリッ
プフロップＢ１の反転出力（補完出力）ＱＢに接続さ
れ、これに対し、論理ゲートＰＬ２の他方の入力は、こ
こでは、偶数個の例えば４個のインバータ・チェーンに
より実施される遅延手段ＲＴC を介して入力Ｅ２に接続
されている。
【００３９】インバータの個数は、回路ＣＣＬの適切な
論理動作のためには偶数個でなければならないが、遅延
手段ＲＴC の出力で取り出される補助クロック信号ＨＬ
Ｃを、ゲートするクロック信号ＨＬに対して所定時間の
遅延ＴC だけ、一時的に遅延する程度に設定される。２
つの論理ゲートＰＬ１，ＰＬ２の出力は、その出力が回
路ＣＣＬの出力Ｓ１に接続された第３の論理ゲートＰＬ
３の２つの入力にそれぞれ接続されている。
論理動作のためには偶数個でなければならないが、遅延
手段ＲＴC の出力で取り出される補助クロック信号ＨＬ
Ｃを、ゲートするクロック信号ＨＬに対して所定時間の
遅延ＴC だけ、一時的に遅延する程度に設定される。２
つの論理ゲートＰＬ１，ＰＬ２の出力は、その出力が回
路ＣＣＬの出力Ｓ１に接続された第３の論理ゲートＰＬ
３の２つの入力にそれぞれ接続されている。
【００４０】読み出しサイクルの間、回路ＣＣＬは、ク
ロック信号ＨＬの立ち上がりエッジで、安定性信号ＡＤ
ＶＥの状態を調査する。この信号ＡＤＶＥが０に等しけ
れば、書き込みアドレスカウンタＣＥの不活性、言い換
えれば、後者の安定した内容を意味し、このとき制御信
号ＨＲＬはクロック信号ＨＬに等しい。反対の場合、信
号ＨＲＬは、カウンタＣＥの安定した内容を得ることに
応じて、信号ＡＤＶＥが０に変化するのを待って、それ
から状態１に変化する。換言すれば、信号ＡＤＶＥは、
フリップフロップＢ１の正転出力が０であれば信号Ｈ
Ｌ、または正転出力Ｑが１であれば信号ＡＤＶＥの反転
出力のいずれか一方に出力Ｓ１の経路を決めるマルチプ
レクサＰＬ１〜ＰＬ３を制御するフリップフロップＢ１
に信号ＨＬの立ち上がりエッジで記録される。
ロック信号ＨＬの立ち上がりエッジで、安定性信号ＡＤ
ＶＥの状態を調査する。この信号ＡＤＶＥが０に等しけ
れば、書き込みアドレスカウンタＣＥの不活性、言い換
えれば、後者の安定した内容を意味し、このとき制御信
号ＨＲＬはクロック信号ＨＬに等しい。反対の場合、信
号ＨＲＬは、カウンタＣＥの安定した内容を得ることに
応じて、信号ＡＤＶＥが０に変化するのを待って、それ
から状態１に変化する。換言すれば、信号ＡＤＶＥは、
フリップフロップＢ１の正転出力が０であれば信号Ｈ
Ｌ、または正転出力Ｑが１であれば信号ＡＤＶＥの反転
出力のいずれか一方に出力Ｓ１の経路を決めるマルチプ
レクサＰＬ１〜ＰＬ３を制御するフリップフロップＢ１
に信号ＨＬの立ち上がりエッジで記録される。
【００４１】信号ＨＬ上に導入された遅延ＴC は、フリ
ップフロップＢ１の応答時間以上に選択されなければな
らない。従って、信号ＨＬは、マルチプレクサの制御信
号Ｑ，ＱＢの遅延に依存する、出力Ｓ１上に寄生パルス
が出現するのを防ぐために、マルチプレクサの入力が動
作するまで遅延される。さらに、これらの同一の遅延手
段は、クロック信号ＨＬに対して補助クロック信号ＨＬ
Ｃを遅延することによって、ＴC に等しい期間でカウン
タＣＬの状態の変化を期待する回路ＣＤＬによって発生
される安定性論理信号ＡＤＶＬをイネーブル状態にす
る。このようにして、安全の余裕は、カウンタＣＬの中
に含まれるアドレスＡＤＬの利用可能な状態（性質）に
関連して達成される。
ップフロップＢ１の応答時間以上に選択されなければな
らない。従って、信号ＨＬは、マルチプレクサの制御信
号Ｑ，ＱＢの遅延に依存する、出力Ｓ１上に寄生パルス
が出現するのを防ぐために、マルチプレクサの入力が動
作するまで遅延される。さらに、これらの同一の遅延手
段は、クロック信号ＨＬに対して補助クロック信号ＨＬ
Ｃを遅延することによって、ＴC に等しい期間でカウン
タＣＬの状態の変化を期待する回路ＣＤＬによって発生
される安定性論理信号ＡＤＶＬをイネーブル状態にす
る。このようにして、安全の余裕は、カウンタＣＬの中
に含まれるアドレスＡＤＬの利用可能な状態（性質）に
関連して達成される。
【００４２】タイミング回路ＣＴＬは、そのデータ入力
が電源電圧ＶＤＤに接続され、その正転出力Ｑが遅延手
段ＲＴP を介し、同様に符号ＰＬ４で参照されるＮＡＮ
Ｄ論理ゲートを介してリセット入力Ｒにフィードバック
され、符号Ｂ２で参照される第２のＤ型フリップフロッ
プを含んでいる。論理ゲートＰＬ４の他方の入力は、イ
ンバータＩＶ２を通してリセットパルスＲZ を受け取
る。結局、回路ＣＣＬのマルチプレクサの論理ゲートＰ
Ｌ３の出力は、フリップフロップＢ２の制御入力ＣＫに
接続されている。同様に、論理ゲートＰＬ４の出力は、
回路ＣＣＬのフリップフロップＢ１のリセット入力Ｒに
接続されている。
が電源電圧ＶＤＤに接続され、その正転出力Ｑが遅延手
段ＲＴP を介し、同様に符号ＰＬ４で参照されるＮＡＮ
Ｄ論理ゲートを介してリセット入力Ｒにフィードバック
され、符号Ｂ２で参照される第２のＤ型フリップフロッ
プを含んでいる。論理ゲートＰＬ４の他方の入力は、イ
ンバータＩＶ２を通してリセットパルスＲZ を受け取
る。結局、回路ＣＣＬのマルチプレクサの論理ゲートＰ
Ｌ３の出力は、フリップフロップＢ２の制御入力ＣＫに
接続されている。同様に、論理ゲートＰＬ４の出力は、
回路ＣＣＬのフリップフロップＢ１のリセット入力Ｒに
接続されている。
【００４３】タイミング回路ＣＴＬは、実際には、制御
信号ＨＲＬの各立ち上がりエッジで期間ＴP のパルスＩ
ＮＩＴを発生するモノステーブル（単安定）と見なされ
るかもしれない。このパルスＩＮＩＴは、制御回路ＣＣ
ＬのフリップフロップＢ１のリセット入力を制御する。
信号ＨＲＬの立ち上がりエッジにテンポを合わせた（同
期した）フリップフロップＢ１のこのような規則正しい
初期化は、特定の動作構成におけるＨＲＬ信号のパルス
の損失を防ぐことを可能にする。このように、チェック
は、少なくとも遅延ＴP に等しい信号ＨＲＬのそれぞれ
のパルスの幅で実行される。さらに、ここでは、この奇
数個のインバータで得られる遅延ＴP は、回路の適切な
論理動作を許容するために、ここでは信号ＨＬの半分の
期間に殆ど等しく選択される。
信号ＨＲＬの各立ち上がりエッジで期間ＴP のパルスＩ
ＮＩＴを発生するモノステーブル（単安定）と見なされ
るかもしれない。このパルスＩＮＩＴは、制御回路ＣＣ
ＬのフリップフロップＢ１のリセット入力を制御する。
信号ＨＲＬの立ち上がりエッジにテンポを合わせた（同
期した）フリップフロップＢ１のこのような規則正しい
初期化は、特定の動作構成におけるＨＲＬ信号のパルス
の損失を防ぐことを可能にする。このように、チェック
は、少なくとも遅延ＴP に等しい信号ＨＲＬのそれぞれ
のパルスの幅で実行される。さらに、ここでは、この奇
数個のインバータで得られる遅延ＴP は、回路の適切な
論理動作を許容するために、ここでは信号ＨＬの半分の
期間に殆ど等しく選択される。
【００４４】各アドレスカウンタ、特にカウンタＣＬ
は、フリップフロップを基本とするカウンタで、対応す
る補助クロック信号によってゲートされている。このよ
うに、各カウンタのフリップフロップの出力の状態は、
対応するデータ項目が記憶されるべき、および読み出さ
れるべきメモリセルのアドレスを直接定義する。さら
に、それぞれのアドレスカウンタは、読み出しＡＴＬま
たは書き込みＡＴＥの許可信号に応じて動作される、換
言すると、その内容を変更する。それゆえ、不安定検出
回路ＣＤＬは、クロック信号ＨＬおよびイネーブル信号
ＡＴＬから、読み出しアドレスカウンタの活動性を表す
安定性信号ＡＤＶＬを生成する。
は、フリップフロップを基本とするカウンタで、対応す
る補助クロック信号によってゲートされている。このよ
うに、各カウンタのフリップフロップの出力の状態は、
対応するデータ項目が記憶されるべき、および読み出さ
れるべきメモリセルのアドレスを直接定義する。さら
に、それぞれのアドレスカウンタは、読み出しＡＴＬま
たは書き込みＡＴＥの許可信号に応じて動作される、換
言すると、その内容を変更する。それゆえ、不安定検出
回路ＣＤＬは、クロック信号ＨＬおよびイネーブル信号
ＡＴＬから、読み出しアドレスカウンタの活動性を表す
安定性信号ＡＤＶＬを生成する。
【００４５】さらに正確に、回路ＣＤＬは、互いにフィ
ードバックされる、符号ＰＬ５，ＰＬ６で参照される２
つのＮＯＲ論理ゲートからなるモノステーブルＭＳＬで
実質的に構成される。論理ゲートＰＬ６の出力は、偶数
個のインバータで構成される遅延手段ＲＴと、もう１つ
別のインバータＩＶ６を通して、論理ゲートＰＬ５の他
方の入力にフィードバックされている。論理ゲートＰＬ
５の出力は信号ＡＤＶＬを出力し、これに対し、論理ゲ
ートＰＬ６の他方の入力は、その２つの入力にクロック
信号ＨＬおよび読み出しイネーブル信号ＡＴＬを受け取
る、符号ＰＬ７で参照されるＡＮＤ論理ゲートの出力に
接続されている。
ードバックされる、符号ＰＬ５，ＰＬ６で参照される２
つのＮＯＲ論理ゲートからなるモノステーブルＭＳＬで
実質的に構成される。論理ゲートＰＬ６の出力は、偶数
個のインバータで構成される遅延手段ＲＴと、もう１つ
別のインバータＩＶ６を通して、論理ゲートＰＬ５の他
方の入力にフィードバックされている。論理ゲートＰＬ
５の出力は信号ＡＤＶＬを出力し、これに対し、論理ゲ
ートＰＬ６の他方の入力は、その２つの入力にクロック
信号ＨＬおよび読み出しイネーブル信号ＡＴＬを受け取
る、符号ＰＬ７で参照されるＡＮＤ論理ゲートの出力に
接続されている。
【００４６】遅延手段ＲＴによる遅延Ｔの値は、少なく
とも遅延ＴC およびこれに対応するアドレスカウンタ、
ここでは読み出しカウンタの応答時間との加算に等しく
選択されなければならない。図５は、信号ＡＴＬおよび
ゲート・クロック信号ＨＬの立ち上がりエッジに関連す
る信号ＡＤＶＬの期間Ｔの種々のパルスを表すタイミン
グダイヤグラム７の一実施例を図示するものである。
とも遅延ＴC およびこれに対応するアドレスカウンタ、
ここでは読み出しカウンタの応答時間との加算に等しく
選択されなければならない。図５は、信号ＡＴＬおよび
ゲート・クロック信号ＨＬの立ち上がりエッジに関連す
る信号ＡＤＶＬの期間Ｔの種々のパルスを表すタイミン
グダイヤグラム７の一実施例を図示するものである。
【００４７】ここで、さらに詳しく図１を参照すると、
書き込みモードにおける満杯度ＮＥを決定する手段は、
さらにここではＤ型フリップフロップで構成されるラッ
チ素子（ＭＶ１）を含んでいることがわかる。このＤ型
フリップフロップは制御論理信号ＨＲＥで制御され、そ
のデータ入力にカウンタＣＬによって与えられる読み出
しアドレスＡＤＬを受け取る。このラッチ素子ＭＶ１の
出力は、その他方の入力が書き込みアドレスＡＤＥを受
け取るために書き込みアドレスカウンタＣＥの出力に接
続された減算器ＳＴ１の入力の一方に接続されている。
減算器ＳＴ１の出力は、書き込みモードにおける満杯度
ＮＥを与える。
書き込みモードにおける満杯度ＮＥを決定する手段は、
さらにここではＤ型フリップフロップで構成されるラッ
チ素子（ＭＶ１）を含んでいることがわかる。このＤ型
フリップフロップは制御論理信号ＨＲＥで制御され、そ
のデータ入力にカウンタＣＬによって与えられる読み出
しアドレスＡＤＬを受け取る。このラッチ素子ＭＶ１の
出力は、その他方の入力が書き込みアドレスＡＤＥを受
け取るために書き込みアドレスカウンタＣＥの出力に接
続された減算器ＳＴ１の入力の一方に接続されている。
減算器ＳＴ１の出力は、書き込みモードにおける満杯度
ＮＥを与える。
【００４８】同様に、読み出しモードにおける満杯度Ｎ
Ｌを決定する手段は、そのデータ入力にカウンタＣＥに
よって供給される書き込みアドレスＡＤＥを受け取り、
制御信号ＨＲＬによって制御されるＤ型フリップフロッ
プのようなラッチ素子ＭＶ２を含んでいる。減算器ＳＴ
２は、満杯度ＮＬを出力するために、その入力がラッチ
素子ＭＶ２の出力およびカウンタＣＬの出力に接続され
ている。
Ｌを決定する手段は、そのデータ入力にカウンタＣＥに
よって供給される書き込みアドレスＡＤＥを受け取り、
制御信号ＨＲＬによって制御されるＤ型フリップフロッ
プのようなラッチ素子ＭＶ２を含んでいる。減算器ＳＴ
２は、満杯度ＮＬを出力するために、その入力がラッチ
素子ＭＶ２の出力およびカウンタＣＬの出力に接続され
ている。
【００４９】読み出しサイクルの間、信号ＡＤＶＥおよ
びＨＬに応じて、制御回路ＣＣＬは信号パルスＨＲＬを
出力する。これによる結果として、フリップフロップＭ
Ｖ２に、書き込みカウンタＣＥによって供給される安定
なアドレスＡＤＥが記憶される。このとき、読み出しモ
ードにおける満杯度ＮＬが決定されることができ、その
結果は安定しているであろう。書き込みサイクルの間、
カウンタＣＥによって供給されるアドレスＡＤＥ、およ
びフリップフロップＭＶ１に記憶された安定したアドレ
スＡＤＬから、満杯度ＮＥを算出するために、同様な動
作が得られる。
びＨＬに応じて、制御回路ＣＣＬは信号パルスＨＲＬを
出力する。これによる結果として、フリップフロップＭ
Ｖ２に、書き込みカウンタＣＥによって供給される安定
なアドレスＡＤＥが記憶される。このとき、読み出しモ
ードにおける満杯度ＮＬが決定されることができ、その
結果は安定しているであろう。書き込みサイクルの間、
カウンタＣＥによって供給されるアドレスＡＤＥ、およ
びフリップフロップＭＶ１に記憶された安定したアドレ
スＡＤＬから、満杯度ＮＥを算出するために、同様な動
作が得られる。
【００５０】この技術の熟練者は、書き込みモードにお
ける満杯度の値ＮＥが、実はこのように構成されるスタ
ックの実際の満杯度以上であることに気づくであろう。
それにもかかわらず、満杯のスタックへの書き込みに対
して有効的に保証するため、これは重要でない正確さの
不足である。さらに、対称的な様式（形式）において、
レベルＮＥの決定は満杯度の不足した値を与えるが、空
のＦＩＦＯを読み出そうとすることに対して保証するた
め、これは取るに足らない正確さの不足に過ぎない。
ける満杯度の値ＮＥが、実はこのように構成されるスタ
ックの実際の満杯度以上であることに気づくであろう。
それにもかかわらず、満杯のスタックへの書き込みに対
して有効的に保証するため、これは重要でない正確さの
不足である。さらに、対称的な様式（形式）において、
レベルＮＥの決定は満杯度の不足した値を与えるが、空
のＦＩＦＯを読み出そうとすることに対して保証するた
め、これは取るに足らない正確さの不足に過ぎない。
【図１】本発明のシーケンシャル・アクセス非同期メモ
リ装置の一実施例の線図的概略図である。
リ装置の一実施例の線図的概略図である。
【図２】図１に示されるメモリ装置の一実施例の線図的
部分概略図である。
部分概略図である。
【図３】図２に示される２つの回路の一実施例の線図的
詳細概念図である。
詳細概念図である。
【図４】図２に示される別の回路の一実施例の線図的詳
細概念図である。
細概念図である。
【図５】図４に示される回路の動作を示す一実施例のタ
イミングダイヤグラムである。
イミングダイヤグラムである。
ＤＭ メモリ装置 ＭＶＤＰ ランダム・アクセス・メモリ ＨＥ，ＨＬ クロック ＤＥ，ＤＬ データ ＡＴＥ，ＡＴＬ イネーブル信号（許可信号） ＨＥＣ，ＨＬＣ 補助クロック ＧＡＥ，ＧＡＬ 管理ブロック ＣＥ，ＣＬ カウンタ ＡＤＥ，ＡＤＬ アドレス ＨＲＥ，ＨＲＬ 制御論理信号 ＡＤＶＥ，ＡＤＶＬ 安定性論理信号 ＮＥ，ＮＬ 満杯度 ＭＶ１，ＭＶ２ ラッチ素子 ＳＴ１，ＳＴ２ 減算器 ＣＣＬ 制御回路 ＣＴＬ タイミング回路 ＣＤＬ 検出回路 ＲZ リセットパルス ＩＮＩＴ パルス Ｅ１，Ｅ２ 入力 Ｓ１，Ｓ２ 出力 ＩＶ１，ＩＶ２，ＩＶ６ インバータ Ｂ１，Ｂ２ フリップフロップ ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４ ＮＡＮＤ論理ゲート ＰＬ５，ＰＬ６ ＮＯＲ論理ゲート ＰＬ７ ＡＮＤ論理ゲート ＲＴC ，ＲＴP ，ＲＴ 遅延手段 ＶＤＤ 電源電圧 Ｄ データ入力 ＣＫ 制御入力 Ｑ 正転出力（非補完出力） ＱＢ 反転出力（補完出力） Ｒ リセット入力 ＭＳＬ モノステーブル
Claims (16)
- 【請求項１】非同期のデュアルポート・アクセス・メモ
リ（ＭＶＤＰ）と、 書き込みイネーブル信号（ＡＴＥ）に応じて、前記メモ
リの入力ポートに、所定の書き込み順序で連続的に記憶
されるべき連続したデータ（ＤＥ）にそれぞれ関連する
連続した書き込みアドレス情報（ＡＤＥ）を出力する書
き込みアドレス発生器（ＣＥ）と、 読み出しイネーブル信号（ＡＴＬ）に応じて、前記メモ
リの出力ポートに、所定の読み出し順序で連続的に読み
出されるべき連続したデータ（ＤＬ）にそれぞれ関連す
る連続した読み出しアドレス情報（ＡＤＬ）を出力する
読み出しアドレス発生器（ＣＬ）と、 前記アドレス発生器によって出力されるアドレス情報の
安定性を検出する手段（ＣＤＥ，ＣＤＬ）と、 前記アドレス発生器によって出力される安定したアドレ
ス情報から、このメモリ装置の満杯度を決定する手段
（ＧＡＥ，ＧＡＬ，ＳＴ１，ＳＴ２）とを有することを
特徴とするシーケンシャル・アクセス非同期メモリ装
置。 - 【請求項２】前記安定性検出手段は、前記書き込みアド
レス発生器（ＣＥ）によって発生された書き込みアドレ
ス（ＡＤＥ）の安定したあるいは不安定な性質を表す第
１の安定性論理信号（ＡＤＶＥ）を出力する第１要素の
検出手段（ＣＤＥ）と、前記読み出しアドレス発生器
（ＣＬ）によって発生された読み出しアドレス（ＡＤ
Ｌ）の安定したあるいは不安定な性質を表す第２の安定
性論理信号（ＡＤＶＬ）を出力する第２要素の検出手段
（ＣＤＬ）とを含み、 前記満杯度を決定する手段は、書き込みアドレス発生器
（ＣＥ）によって出力される書き込みアドレス情報項目
（ＡＤＥ）および読み出しアドレス発生器（ＣＬ）によ
って出力される読み出しアドレス情報項目（ＡＤＬ）か
ら書き込みモードにおける満杯度（ＮＥ）を決定し、前
記第２の安定性論理信号（ＡＤＶＬ）によってイネーブ
ル状態にされる第１要素の手段（ＧＡＥ，ＳＴ１，ＭＶ
１）と、同様に、読み出しアドレス発生器（ＣＬ）によ
って出力される読み出しアドレス情報項目（ＡＤＬ）お
よび書き込みアドレス発生器（ＣＥ）によって出力され
る書き込みアドレス情報項目（ＡＤＥ）から書き込みモ
ードにおける満杯度（ＮＬ）を決定し、前記第１の安定
性論理信号（ＡＤＶＥ）によってイネーブル状態にされ
る第２要素の手段（ＧＡＬ，ＳＴ２，ＭＶ２）とを有す
ることを特徴とする請求項１に記載のシーケンシャル・
アクセス非同期メモリ装置。 - 【請求項３】書き込みモードにおける満杯度を決定する
前記要素手段は、 前記第２の安定性論理信号（ＡＤＶＬ）と同様に、前記
メモリ（ＭＶＤＰ）の入力ポートをゲートするクロック
信号（ＨＥ）を受け取り、かつ対応する読み出しアドレ
スの安定した性質を表す第２の安定性論理信号の近辺の
第１の値、および対応する読み出しアドレスの不安定な
性質を表す第２の安定性論理信号の近辺の第２の値を持
つ、対応する第１の制御論理信号（ＨＲＥ）を出力する
第１の制御回路と、 前記第１の制御論理信号（ＨＲＥ）によって制御され、
前記読み出しアドレス発生器によって発生される安定し
た読み出しアドレスを記憶する第１のラッチ手段（ＭＶ
１）と、 この第１のラッチ手段の出力と同様に前記書き込みアド
レス発生器の出力に接続された第１の減算器（ＳＴ１）
とを有し、 読み出しモードにおける満杯度を決定する前記要素手段
は、 前記第１の安定性論理信号（ＡＤＶＥ）と同様に、前記
メモリの出力ポートをゲートするクロック信号（ＨＬ）
を受け取り、かつ対応する書き込みアドレスの安定した
性質を表す第１の安定性論理信号の近辺の第１の値、お
よび対応する書き込みアドレスの不安定な性質を表す第
１の安定性論理信号の近辺の第２の値を持つ、対応する
第２の制御論理信号（ＨＲＬ）を出力する第２の制御回
路（ＣＣＬ）と、 前記第２の制御論理信号によって制御され、前記書き込
みアドレス発生器によって発生される安定した書き込み
アドレスを記憶する第２のラッチ手段（ＭＶ２）と、 この第２のラッチ手段の出力と同様に前記読み出しアド
レス発生器の出力に接続された第２の減算器（ＳＴ２）
とを有することを特徴とする請求項２に記載のシーケン
シャル・アクセス非同期メモリ装置。 - 【請求項４】それぞれの前記制御回路は、 対応する安定性論理信号（ＡＤＶＥ）を受け取る信号入
力（Ｅ１）と、 対応するゲート・クロック信号（ＨＬ）を受け取るクロ
ック入力（Ｅ２）と、 対応する制御論理信号（ＨＲＬ）を出力する信号出力
（Ｓ１）と、 前記クロック入力に接続され、対応するアドレス発生器
（ＣＬ）に補助ゲート・クロック信号（ＨＬＣ）を出力
する補助クロック出力（Ｓ２）と、 その制御入力が前記クロック入力に接続され、そのデー
タ入力（Ｄ）が前記信号入力に接続された第１のＤ型フ
リップフロップ（Ｂ１）と、 その２つの入力がそれぞれインバータを通して前記信号
入力と前記Ｄ型フリップフロップ（Ｂ１）の非補完出力
に接続された第１のＮＡＮＤ論理ゲート（ＰＬ１）と、 その２つの入力がそれぞれ第１の選択された遅延手段
（ＲＴC ）を通して前記クロック入力と前記Ｄ型フリッ
プフロップ（Ｂ１）の補完出力に接続された第２のＮＡ
ＮＤ論理ゲート（ＰＬ２）と、 その２つの入力がそれぞれ前記第１および第２の論理ゲ
ートの出力に接続され、その出力が前記信号出力に接続
された第３のＮＡＮＤ論理ゲート（ＰＬ３）とを有し、 前記満杯度を決定するそれぞれの要素手段は、対応する
制御論理信号（ＨＲＬ）とテンポを合わせて前記制御回
路を初期化するために、その入力が前記第３のＮＡＮＤ
論理ゲートの出力に接続され、その出力が前記Ｄ型フリ
ップフロップ（Ｂ１）のリセット入力（Ｒ）に接続され
たタイミング回路（ＣＴＬ）を含むことを特徴とする請
求項３に記載のシーケンシャル・アクセス非同期メモリ
装置。 - 【請求項５】それぞれのタイミング回路（ＣＴＬ）は第
２のＤ型フリップフロップを含み、その制御入力（Ｃ
Ｋ）は対応する制御回路（ＣＣＬ）の信号出力（Ｓ１）
に接続され、その非補完出力（Ｑ）は第２の遅延手段
（ＲＴC ）を介してリセット入力に接続され、２つの前
記Ｄ型フリップフロップのリセット入力はそれぞれ互い
に接続されていることを特徴とする請求項４に記載のシ
ーケンシャル・アクセス非同期メモリ装置。 - 【請求項６】それぞれの制御回路（ＣＣＬ）の補助クロ
ック出力（Ｓ２）は、第１の所定の遅延だけゲート・ク
ロック信号に対して遅延された補助ゲート・クロック信
号（ＳＬＣ）を対応するアドレス発生器に出力するため
に、前記第１の遅延手段（ＲＴC ）を通して前記クロッ
ク入力（Ｅ２）に接続されていることを特徴とする請求
項４または５に記載のシーケンシャル・アクセス非同期
メモリ装置。 - 【請求項７】それぞれの要素検出手段は、第３の選択さ
れた遅延（Ｔ）を持ち、対応するゲート・クロック信号
（ＨＬ）と対応するイネーブル信号（ＡＴＬ）から、対
応する安定性論理信号（ＡＤＶＬ）を出力するモノステ
ーブル（ＭＳＬ）を含むことを特徴とする請求項２〜６
のいずれかに記載のシーケンシャル・アクセス非同期メ
モリ装置。 - 【請求項８】前記第３の遅延は、少なくとも前記第１の
遅延および対応するアドレス発生器の応答時間の加算値
に等しいことを特徴とする請求項７に記載のシーケンシ
ャル・アクセス非同期メモリ装置。 - 【請求項９】シーケンシャル・アクセス非同期メモリ装
置は、ファーストイン・ファーストアウト型のメモリを
形成し、アドレス発生器は同じ初期値からインクリメン
トされるカウンタであることを特徴とする請求項１〜８
のいずれかに記載のシーケンシャル・アクセス非同期メ
モリ装置。 - 【請求項１０】メモリが非同期のデュアルポート・ラン
ダム・アクセス・メモリであって、 所定の書き込み順序で連続的に記憶されるべき連続した
データにそれぞれ関連する連続した書き込みアドレス情
報、および同様に所定の読み出し順序で連続的に読み出
されるべき連続したデータにそれぞれ関連する連続した
読み出しアドレス情報は、書き込みおよび読み出しイネ
ーブル信号に応じて、前記メモリの入力および出力ポー
トにそれぞれ出力され、 このように出力された前記アドレス情報の安定した性質
が検出され、 前記メモリの満杯度は、この安定したアドレス情報から
決定されることを特徴とするメモリの中のデータの非同
期のシーケンシャルな記憶および読み出し方法。 - 【請求項１１】発生された書き込みアドレスの安定した
または不安定な性質を表す第１の安定性論理信号、およ
び発生された読み出しアドレスの安定したまたは不安定
な性質を表す第２の安定性論理信号が出力され、 書き込みモードにおける満杯度は、出力された書き込み
アドレス情報項目と出力された読み出しアドレス情報項
目とから決定され、第２の安定性論理信号によってイネ
ーブル状態にされ、同様に読み出しモードにおける満杯
度は、出力された読み出しアドレス情報項目と出力され
た書き込みアドレス情報項目とから決定され、第１の安
定性論理信号によってイネーブル状態にされることを特
徴とする請求項１０に記載のメモリの中のデータの非同
期のシーケンシャルな記憶および読み出し方法。 - 【請求項１２】メモリの入力ポートをゲートする信号と
第２の安定性論理信号とから、対応する読み出しアドレ
スの安定した性質を表す第２の安定性論理信号の近辺の
第１の値、および対応する読み出しアドレスの不安定な
性質を表す第２の安定性論理信号の近辺の第２の値を持
つ、対応する第１の制御論理信号が生成され、 出力される読み出しアドレスは第１の制御論理信号に応
じて記憶され、この記憶されたアドレスは安定した読み
出しアドレスに相当し、 出力された書き込みアドレスと安定した読み出しアドレ
スとの間の差が取られ、 メモリの出力ポートをゲートする信号と第１の安定性論
理信号とから、対応する書き込みアドレスの安定した性
質を表す第１の安定性論理信号の近辺の第１の値、およ
び対応する書き込みアドレスの不安定な性質を表す第１
の安定性論理信号の近辺の第２の値を持つ、対応する第
２の制御論理信号が生成され、 出力される書き込みアドレスは第２の制御論理信号に応
じて記憶され、この記憶されたアドレスは安定した書き
込みアドレスに相当し、 出力された読み出しアドレスと安定した書き込みアドレ
スとの間の差が取られることを特徴とする請求項１１に
記載のメモリの中のデータの非同期のシーケンシャルな
記憶および読み出し方法。 - 【請求項１３】第１の所定の遅延だけ対応するゲート・
クロック信号に対して遅延された補助ゲート・クロック
信号が生成され、対応する補助ゲート・クロック信号と
対応するイネーブル信号とに応じて、対応するアドレス
が生成されることを特徴とする請求項１１または１２に
記載のメモリの中のデータの非同期のシーケンシャルな
記憶および読み出し方法。 - 【請求項１４】対応するゲート・クロック信号と、対応
するイネーブル信号とから、選択された時間の遅延をも
って対応する安定性論理信号が出力されることを特徴と
する請求項１１〜１３のいずれかに記載のメモリの中の
データの非同期のシーケンシャルな記憶および読み出し
方法。 - 【請求項１５】前記時間の遅延は、少なくとも前記第１
の遅延と対応するアドレスを発生する時間との加算に等
しく選択されることを特徴とする請求項１４に記載のメ
モリの中のデータの非同期のシーケンシャルな記憶およ
び読み出し方法。 - 【請求項１６】データが同一順序で記憶され、かつ読み
出されることを特徴とする請求項１０〜１５のいずれか
に記載のメモリの中のデータの非同期のシーケンシャル
な記憶および読み出し方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9412170 | 1994-10-12 | ||
| FR9412170A FR2725825B1 (fr) | 1994-10-12 | 1994-10-12 | Dispositif de memoire asynchrone a acces sequentiel et procede de stockage et de lecture correspondant |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08212127A true JPH08212127A (ja) | 1996-08-20 |
Family
ID=9467786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7264400A Withdrawn JPH08212127A (ja) | 1994-10-12 | 1995-10-12 | シーケンシャル・アクセス非同期メモリ装置およびこれに対応する記憶および読み出し方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5640366A (ja) |
| EP (1) | EP0707260B1 (ja) |
| JP (1) | JPH08212127A (ja) |
| DE (1) | DE69524837T2 (ja) |
| FR (1) | FR2725825B1 (ja) |
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|---|---|---|---|---|
| FR2751444B1 (fr) * | 1996-07-18 | 1998-09-11 | France Telecom | Procede et dispositif de controle de la synchronisation temporelle entre une unite de traitement, par exemple un microprocesseur, et des moyens exterieurs |
| US7251249B2 (en) * | 2000-01-26 | 2007-07-31 | Tundra Semiconductor Corporation | Integrated high speed switch router using a multiport architecture |
| US6681337B1 (en) | 2000-04-25 | 2004-01-20 | Sun Microsystems, Inc. | Method and apparatus for loading data from an address specified by an address register into a different register wherein the registers are clocked in different time domains |
| US6377096B1 (en) * | 2000-10-24 | 2002-04-23 | Hewlett-Packard Company | Static to dynamic logic interface circuit |
| CA2501214A1 (en) * | 2005-03-18 | 2006-09-18 | Smart Technologies Inc. | Overhead projection system |
| US7808849B2 (en) * | 2008-07-08 | 2010-10-05 | Nvidia Corporation | Read leveling of memory units designed to receive access requests in a sequential chained topology |
| US7796465B2 (en) * | 2008-07-09 | 2010-09-14 | Nvidia Corporation | Write leveling of memory units designed to receive access requests in a sequential chained topology |
| US8461884B2 (en) * | 2008-08-12 | 2013-06-11 | Nvidia Corporation | Programmable delay circuit providing for a wide span of delays |
Family Cites Families (6)
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|---|---|---|---|---|
| CA1266720A (en) * | 1985-09-27 | 1990-03-13 | Rasmus Nordby | Synchronizing system |
| US5255238A (en) * | 1988-09-08 | 1993-10-19 | Hitachi, Ltd. | First-in first-out semiconductor memory device |
| US5274600A (en) * | 1990-12-13 | 1993-12-28 | Texas Instruments Incorporated | First-in first-out memory |
| US5311475A (en) * | 1991-04-26 | 1994-05-10 | Quality Semiconductor Inc. | High speed full and empty flag generators for first-in first-out memory |
| IT1251032B (it) * | 1991-07-31 | 1995-05-02 | Claber Spa | Accoppiamento a vite e denti di sega tra un mozzo di un tamburo avvolgitubo e una maniglia di comando della rotazione del tamburo |
| IT1251031B (it) * | 1991-07-31 | 1995-05-02 | Sgs Thomson Microelectronics | Buffer di memoria fifo ad accesso asincrono con flag di riempimento |
-
1994
- 1994-10-12 FR FR9412170A patent/FR2725825B1/fr not_active Expired - Fee Related
-
1995
- 1995-09-12 US US08/527,137 patent/US5640366A/en not_active Expired - Lifetime
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- 1995-10-12 JP JP7264400A patent/JPH08212127A/ja not_active Withdrawn
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| Publication number | Publication date |
|---|---|
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| DE69524837T2 (de) | 2002-09-19 |
| EP0707260B1 (fr) | 2002-01-02 |
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