DE3829730A1 - Register fuer eine nacheinanderfolgende hochgeschwindigkeits-approximation in einem analog-digital-wandler - Google Patents

Description

Die vorliegende Erfindung betrifft Analog-Digital- Wandler desjenigen Types, der mit einer nacheinanderfolgenden oder sukzessiven Approximation arbeitet, und insbesondere ein verbessertes, nacheinanderfolgend arbeitendes Approximationsregister, das mit sehr hoher Geschwindigkeit arbeitet, ohne daß sogenannte Laufzustände (race conditions) auftreten.

Es besteht eine ständige, ansteigende Nachfrage nach preiswerten Hochgeschwindigkeits-Analog-Digital-Wandlern, die analoge Signale von verschiedenen Wandlern oder dgl. empfangen, zum Zwecke der schnellen Umwandlung der analogen Signale in Digitalzahlen, die einem digitalen Computer eingangsseitig zugeführt werden können. Als Stand der Technik wird allgemein ein nacheinanderfolgend arbeitendes Approximations-Register des Types "Am2502/3/4" angesehen, das von der Firma "Advanced Micro Devices" sowie anderen Herstellern hergestellt wird. Diese nacheinanderfolgend arbeitenden Approximations-Register sind für einen speziellen Zweck dienende Hochgeschwindigkeitsregister in TTL-Technik (Transistor-Transistor-Logik), die die gesamte Speicherschaltung und digitale Steuerschaltung für einen 8-Bit- der 12-Bit-Analog-Digital-Wandler des nacheinanderfolgend arbeitenden Approximationstypes beinhalten. Die mit einer nacheinanderfolgenden oder sukzessiven Approximation arbeitenden Analog-Digital-Wandler arbeiten durch Vergleich einer unbekannten analogen Eingangsspannung mit einer zeitabhängigen Rückkopplungsspannung, die von einem Digital-Analog-Wandler abgeleitet wird. Der Umwandlungsprozeß wird ausgeführt, indem N aufeinanderfolgende Approximationszahlen mit jeweils einem Bit zu einem Zeitpunkt erzeugt werden, wobei mit dem höchstwertigen Bit begonnen wird.

Fig. 1 zeigt ein grundlegendes Blockdiagramm eines Analog-Digital-Wandlers für nacheinanderfolgende Approximation. Eine analoge Eingangsspannung V _IN wird an die analoge Eingangsklemme 1 angelegt. Der Analog- Digital-Wandler 2 wandelt V _IN in eine digitale Darstellung von V _IN um, indem V _IN über einen Widerstand angelegt wird. Die andere Klemme des Widerstandes R ist durch einen Leiter an den invertierenden Eingang des Vergleichers 5 angeschlossen und an den Ausgang eines N-Bit-Digital-Analog-Wandlers 4 angeschlossen. Der nicht invertierende Eingang des Vergleichers 5 ist an eine Massebezugsspannung angeschlossen, so daß der Leiter 3 tatsächlich als "virtuelle Masse" während des aufeinanderfolgenden Approximationsvorganges arbeitet. Ein Strom I _IN fließt daher durch den Widerstand R. Der Digital- Analog-Wandler 4 erzeugt einen Ausgangsstrom I _DAC entsprechend der digitalen Approximationszahl, die an die N-digitalen Eingänge von N-Leitern 8 angelegt wird. Der Ausgang des Vergleichers 5 ist über einen Vergleicherdatenleiter 6 an den Eingang eines sukzessiven Approximationsregisters (SAR) 7 angelegt. Bei der ersten Iteration des Verfahrens wird das höchstwertige Bit, das durch das sukzessive Approximationsregister 7 erzeugt wird, als "0" erzeugt, während die restlichen Bits "1" sind. Das sukzessive Approximationsregister 7 beinhaltet dann die erste Approximationszahl oder eine binäre "Versuchs"-Zahl, die in der Mitte des Bereiches von möglichen digitalen Äquivalenten für V _IN liegt. Die erste digitale Approximationszahl oder Annäherungszahl wird an die Eingänge des Digital-Analog-Wandlers 4 angelegt. Eine Digital-Analog-Wandlung wird ausgeführt, wobei der sich ergebende Ausgangsstrom I _DACE wirksam mit I _IN an dem Knotenpunkt 3 verglichen wird. Wenn der Eingangsstrom I _IN größer ist als I _DAC , hat die Spannung an dem Leiter 3 ein positives Potential, wobei der Vergleicher 5 eine "0" auf dem Datenvergleicherausgangsleiter 6 erzeugt, wodurch angezeigt wird, daß das erste Bit der digitalen Zahl, in die V _IN umgewandelt werden soll, eine "0" ist. Anderenfalls ist das erste Bit eine "1". Als nächstes erzeugt das sukzessive Approximationsregister 7 eine zweite digitale Näherungszahl oder Approximationszahl, bei der das höchstwertige Bit entweder eine "0" oder eine "1" ist, in Abhängigkeit von dem Zustand des Vergleicherausgangsleiters 6, wobei das zweit-höchstwertige Bit eine "0" ist und die restlichen Bits "1" sind. Dann wird eine dritte Approximationszahl erzeugt, bei der die beiden höchstwertigen Bits der gewünschten Digitalzahl beinhaltet sind. Das Verfahren wird für die restlichen N-2-Bits wiederholt, wobei zu diesem Zeitpunkt die Analog-Digital-Wandlung vervollständigt ist, woraufhin an dem Leiter 3 im wesentlichen eine Null- Volt-Spannung anliegt.

Das sukzessive Approximationsregister, das in dem oben angesprochenen Register des Types "Am2502/3/4" und in ähnlichen Produkten verwendet wird, kann zum Realisieren des sukzessiven Approximationsregisters 7 gemäß Fig. 1 verwendet werden. Jedoch hat das sukzessive oder nacheinanderfolgend arbeitende Approximationsregister längere Signalausbreitungsverzögerungen, als dies für jedes Bit wünschenswert wird. Da ferner das sukzessive Approximationsregister sogenannten inneren Signallaufzuständen ("race" conditions) unterworfen ist, ist es nötig, größere als wünschenswerte Sicherheitsgrenzen vorzusehen, um eine gute Betriebsweise auch unter den Zuständen des schlechtesten Falles sicherzustellen.

Mit der Fortentwicklung des Standes der Technik entstand ein klarer Bedarf nach einem schnelleren, weniger "verzögerungsempfindlichen" sukzessiven Approximationsregister, als dies bislang verfügbar war, um das Ziel der Schaffung eines billigen, hochschnell arbeitenden Analog-Digital-Wandlers mit hoher Auflösung (von beispielsweise 12 Bits) zu erreichen.

Demgemäß ist es ein Ziel der vorliegenden Erfindung, einen verbesserten, mit einer nacheinanderfolgenden Approximation arbeitenden Analog-Digital-Wandler zu schaffen, der betrieben werden kann, ohne daß innere Laufzustände auftreten, und der mit einer höheren Geschwindigkeit als die nächstliegenden Geräte aus dem Stand der Technik arbeitet.

Ein weiteres Ziel der vorliegenden Erfindung liegt in der Schaffung eines preisgünstigen, mit einer nacheinanderfolgenden Approximation arbeitenden Hochgeschwindigkeits- Registers.

Gemäß eines Ausführungsbeispieles schafft die Erfindung einen Analog-Digital-Wandler mit einem sukzessiven Approximationsregister (SAR), das eine Mehrzahl von Datenhalteschaltungen aufweist, eine Mehrzahl von Schieberegisterbitschaltungen hat, die jeweils ein durch die Flanke getriggertes Master-Slave-Flip-Flop haben, und eine Mehrzahl von Gattern aufweist, die eine logische UND-Verknüpfungs-Funktion ausführen. Die Eingänge der jeweiligen Gatterschaltungen sind an einen Ausgang einer entsprechenden Datenhalteschaltung angeschlossen. Der andere Eingang eines jeden Gatters ist an den Ausgang eines entsprechenden Schieberegisterbits angeschlossen. Die Halteschaltungseingänge einer jeden Datenhalteschaltung sind gleichfalls an die Ausgänge eines entsprechenden Schieberegisterbits angeschlossen. Während des Betriebes sind sowohl die Schieberegisterbits als auch die Datenhaltebits auf Anfangswerte eingestellt. Eine logische "0" breitet sich durch das Schieberegister mit der gleichen Geschwindigkeit aus, mit der nachfolgende Approximationszahlen durch das sukzessive Approximationsregister erzeugt werden. Das Ausbreiten der "0" setzt die Gatter außer Funktion, so daß diese ausgangsseitig eine logische "0" für jedes Bit erzeugen, das an einen Digital-Analog-Wandler in dem Analog-Digital-Wandler für die sukzessive Approximation angelegt wird. Vergleicherdaten, die durch den Vergleich des analogen Eingangssignals mit dem Analogsignal, das durch den Digital-Analog-Wandler in Reaktion auf die vorliegende sukzessive Approximationszahl erzeugt werden, werden daraufhin in der Datenhalteschaltung gehalten, deren Halteeingang an das Schieberegisterbit angeschlossen ist, das momentan die sich ausbreitende "0" enthält. (Dieses Halten tritt auf, wenn die sich ausbreitende "0" zu einem "1"-Pegel zurückkehrt, wenn die Halteschaltungen "transparent" sind (d. h. wenn Q = D), wenn ihre Halteeingänge L den logischen Pegel "0" haben, und sie sind in einem Haltezustand oder "nicht-transparent", wenn ihre Halteeingänge L den logischen Pegel "1" haben.) Bei der beschriebenen Schaltung besteht keine Verbindung vom Ausgang irgendeiner Bitzelle zu dem Eingang irgendeiner anderen Bitzelle. Daher besteht keine Vorwärtskopplung oder Rückkopplung von einer Bitzelle zu einer anderen Bitzelle, wie dies bei anderen SAR-Schaltungen der Fall ist. Daher bewirkt die Konfiguration das Vermeiden von inneren Laufzuständen. Eine CMOS-Realisierung ist offenbart, bei der minimale Ausbreitungsverzögerungen durch die Datenhalteschaltungen und die zugeordneten Gatterschaltungen auftreten, welche eine Hochgeschwindigkeitsbetriebsweise ohne interne Laufzustände ermöglicht.

Nachfolgend werden unter Bezugnahme auf die beiliegenden Zeichnungen bevorzugte Ausführungsformen der Erfindung näher erläutert. Es zeigen:

Fig. 1 ein grundsätzliches Blockdiagramm eines Analog-Digital-Wandlers für sukzessive Approximation, bei der das sukzessive Approximationsregister gemäß der vorliegenden Erfindung verwendet werden kann;

Fig. 2A ein vereinfachtes Blockdiagramm eines sukzessiven Approximationsregisters gemäß der Erfindung;

Fig. 2B ein Blockdiagramm eines abweichenden sukzessiven Approximationsregisters gemäß der Erfindung mit minimalen Gatterverzögerungen;

Fig. 3 ein detailliertes Zeitdiagramm des sukzessiven Approximationsregisters gemäß Fig. 2A; und

Fig. 4A und 4B detaillierte Logikdiagramme einer CMOS-Realisierung der Schieberegister-Bitschaltungen.

Wie in Fig. 2A gezeigt ist, kann das sukzessive Approximationsregister (SAR) 7 gemäß der vorliegenden Erfindung in dem SAR 7 des Analog-Digital-Wandlers gemäß Fig. 1 eingesetzt werden. Das SAR 7 hat N-Ausgänge 8-1, 8-2, . . ., 8-N, von denen jeder mit dem Ausgang eines UND- Gatters 12-1, 12-2, . . ., 12-N verbunden ist. Jedes UND- Gatter kann durch Verbinden des Ausgangs eines NAND- Gatters mit dem Eingang eines Inverters realisiert werden.

Jedes der UND-Gatter, die zusammen durch das Bezugszeichen 12 bezeichnet sind, hat zwei Eingänge, von denen einer mit dem Q-Ausgang einer entsprechenden Datenhalteschaltung 11-1, 11-2, . . ., 11-N verbunden ist. Die Datenhalteschaltungen werden gemeinsam mit dem Bezugszeichen 11 bezeichnet und sind einfache D-Typ-Halteschaltungen. Der D-Eingang einer jeden Datenhalteschaltung 11 ist mit dem Vergleicherdatenleiter 6 gemäß Fig. 1 verbunden.

Das SAR 7 beinhaltet N-Schieberegisterbits 13-1, 13-2, . . . 13-N, die gemeinsam mit dem Bezugszeichen 13 bezeichnet sind. Jedes der Schieberegisterbits 13 ist ein kantengetriggertes Master-Slave-Flip-Flop. Der Takteingang eines jeden Schieberegisterbits 13 ist mit einem Taktleiter 15 verbunden, der ein Taktsignal 15 leitet, dessen Zeitdiagramm in Fig. 3 zu sehen ist. Die Schieberegisterbits werden durch die positive Flanke des Taktsignals 15 getriggert. Der D-Eingang des Schieberegisterbits 13-1 ist mit einem logischen "1"-Pegel verbunden, der in diesem Fall eine Spannung von +V _DD hat. Der Q-Ausgang des Schieberegisterbits 13-1 ist mittels des Leiter 14-1 mit dem L(Halte)-Eingang der Datenhalteschaltung 11-1 und mit dem anderen Eingang des UND- Gatters 12-1 verbunden. Auf ähnliche Weise ist der Q- Ausgang des Schieberegisterbits 13-2 mit dem L-Eingang der Datenhalteschaltung 11-2 und mit dem zweiten Eingang des UND-Gatters 12-2 verbunden. Der Q-Ausgang der verbleibenden Schieberegisterbits 13 ist auf ähnliche Weise verbunden, wie dies in Fig. 2 zu sehen ist. Der Satz (SET*) von Eingängen der Datenhalteschaltungen 11-2, . . ., 11-N und der Satz (SET*) der Eingänge der Schieberegisterbits 13-2, . . ., 13-N sind mit einem Rücksetzleiter 9 verbunden, der ein RÜCKSETZ-Signal führt, wie dies in dem Zeitdiagramm gemäß Fig. 3 zu sehen ist. (Das Sternchen stellt ein logisches komplementäres Signal dar, da der momentan verwendete Drucker nicht überstreichen kann.) Der "Lösch"-Eingang (CLR*) des Schieberegisters 13-1 ist an den Rücksetzleiter 9 (RÜCKSETZ*) angeschlossen.

Der anfängliche Schritt bei dem Betrieb des SAR 7 besteht in dem Schreiben einer "1" in die Bits 13-2 bis 13-N des Schieberegisters, einer "0" in das Bit 13-1 des Schieberegisters und einer "1" in die Bit 11-2, . . , 11-N der Datenhalteschaltung 11 in Reaktion auf das Rücksetzsignal 9 gemäß Fig. 4.

Die hintere Kante des Rücksetz-Pulses tritt nach der vorderen Kante des anfänglichen Pulses des Taktsignales 15 auf. Da der Q _SR1-Ausgang des Schieberegisterbits 13-1 daraufhin eine "0" ist, wird diese "0" (die durch die Pulse 14-1A gemäß Fig. 3 bezeichnet ist) an einen Eingang des UND-Gatters 12-1 angelegt und veranlaßt diesen, eine "0" auf dem Bit 1 des Digitaldatenleiters 8-1 zu erzeugen, wie dies durch das Bezugszeichen 8-1A in Fig. 3 angedeutet ist. Dies bewirkt, daß die erste Approximationszahl 011. . .1 ist. Während des Zeitintervalles zwischen den Taktpulsen 15-1 und 15-2 wandelt der Digital-Analog-Wandler 4 die erste Approximationszahl 011. . .1 um und erzeugt einen anfänglichen Wert von I _DAC , der mit I _IN verglichen wird. Wenn I _IN I _DAC übersteigt, ist das Vergleicherdatensignal auf dem Leiter 6 eine "0", anderenfalls ist dies eine "1".

Wenn nun der Taktpuls 15-2 auftritt, bewirkt dessen vordere Kante, daß die "0" auf dem Leiter 14-1 in das Schieberegisterbit 13-2 eingetaktet wird, das nun eine logische "0" erzeugt, die durch den Puls 14-2A in Fig. 4 bezeichnet ist, welche auf dem Leiter 14-2 erscheint.

Der D-Eingang des Schieberegisterbits 13-1 ist mit der Spannung +V _DD verbunden. Dies bewirkt, daß der Leiter 14-1 auf eine logische "1" umschaltet, wie dies durch den Pegel 14-1B in Fig. 3 angezeigt ist. Dieses bewirkt ein Halten des VERGLEICHERDATEN-Pegels auf dem Leiter 6 in der Datenhalteschaltung 11-1, wobei dieser Pegel gattermäßig durch die UND-Gatter 12-1 geschaltet wird, die dementsprechend entweder eine "1" oder eine "0" auf dem Leiter 8-1 erzeugen. Dies bedeutet, daß der Leiter 8-1 einen logischen Pegel hat, der durch 8-1B bezeichnet ist, wenn das VERGLEICHERDATEN-Signal 6 eine "1" ist, und den Pegel 8-1C in Fig. 3 hat, wenn der VERGLEICHERDATEN- Pegel 6 eine logische "0" ist. Für den Rest des Umwandlungsprozesses bleibt entweder der Pegel 8-1B oder der Pegel 8-1C in der Datenhalteschaltung 11-1 gehalten und wird ferner gattermäßig auf die höchstwertigen Bit- Leiter 8-1 geschaltet.

Der "0"-Puls 14-2A auf dem Leiter 14-2 veranlaßt den Ausgang des UND-Gatters 12-2 zur Erzeugung einer "0" auf dem Leiter 8-2, wie dies durch den Puls 8-2A in Fig. 3 dargestellt ist. Während dieses Pulses wird die neue sukzessive Approximationszahl X 0111. . .1 durch den Digital-Analog-Wandler 4 umgewandelt (wobei X der Vergleicherdatenpegel ist, der in der Halteschaltung 11-1 gehalten wird), wodurch ein neuer Wert für I _DAC erzeugt wird, der dann mit I _IN verglichen wird. An diesem Punkt wurde das höchstwertige Bit einer N-Bit-Digitalapproximation für V _IN mit einer Genauigkeit von 50% erhalten. Wenn der Taktpuls 15-3 auftritt, nimmt der Leiter 14-2 erneut einen "1"-Pegel an, wie dies durch das Bezugszeichen 14-2B dargestellt ist, wobei der Leiter 14-3 auf eine logische "0" geht, wie dies durch den Puls 14-3A in Fig. 3 bezeichnet ist. Das potentialmäßige Anheben des Leiters 14-2 auf einen "1"-Pegel bewirkt ein Halten des Komparatordatensignales auf dem Leiter 6, wodurch angezeigt wird, daß das zweit-höchstwertige Bit 8-2 eine "0" oder eine "1" ist, was davon abhängt, ob I _DAC kleiner oder größer als I _IN ist, wobei dieser Zustand in die Halteschaltung 11-2 eingerastet wird. Die Halteschaltung 11-2 enthält entweder den Pegel, der durch das Bezugszeichen 8-2B bezeichnet ist, oder denjenigen, der durch das Bezugszeichen 8-2C bezeichnet ist, für den Rest der nacheinanderfolgenden Approximationsbetriebsweise.

Das oben beschriebene Vorgehen wird wiederholt, bis die "0", die anfänglich in das höchstwertige Schieberegisterbit 13-1 geschrieben wurde, sich durch alle N- Schieberegisterbits ausgebreitet hat, wodurch N aufeinanderfolgender Approximationszahlen erzeugt werden, was zu einer Speicherung einer sukzessive immer genauer werdenden digitalen Darstellung von V _IN in den höherwertigen Datenhalteschaltungen 11 führt. Wenn dies gewünscht ist, kann ein N+1-Schieberegisterbit (nicht dargestellt) vorgesehen sein, um ein Signal zu erzeugen, das anzeigt, ob der Analog-Digital-Wandler 2 "beschäftigt" ist, d. h. ob die nacheinanderfolgende Approximationsvorgehensweise abgeschlossen worden ist oder ob der Analog-Digital-Wandler 2 "fertig" ist.

Die Vorteile der oben beschriebenen sukzessiven Approximationsregisterstruktur bestehen darin, daß eine kleine Anzahl von Gatterverzögerungen benötigt wird, um das Vergleichsdatensignal 6 in einer der Datenhalteschaltungen 11 einzurasten und um die nächste folgende Approximationszahl zu erzeugen. Es kann kein Signallaufzustand auftreten, da keine Vorwärtskopplung und/oder Rückkopplung von der Halteschaltung und/oder Gatterschaltung einer Bitzelle zu der nächsten oder vorhergehenden Bitzelle besteht, so daß die Schaltung zu einer Hochgeschwindigkeitsbetriebsweise geeignet ist, ohne daß eine Konstruktion für den schlimmsten Fall vorgenommen werden muß, um das Auftreten von Laufzuständen zu vermeiden.

Fig. 2B zeigt eine detailliertere Realisierung des sukzessiven Approximationsregisters, das durch das Bezugszeichen 7 A bezeichnet ist, bei dem jede Halteschaltung 11-1, 11-2 usw. ein CMOS-Übertragungsgatter 31 beinhaltet, das den D-Eingang, d. h. den Vergleicherdatenleiter 6, mit einem Eingang des NAND-Gatters 32 mit zwei Eingängen verbindet. Der andere Eingang des NAND-Gatters 32 ist an das Potential +V _DD für die Halteschaltung 11-1 angeschlossen und ist zum Rücksetzen des Leiters 9 für die Halteschaltung 11-2 bis 11-N verschaltet. Der Ausgang eines jeden NAND-Gatters 32 ist mit dem Q*-Ausgang der Halteschaltung und mit dem Eingang eines CMOS-Inverters 35 verbunden. Der Ausgang des CMOS-Inverters 35 ist an den Q-Ausgang der Halteschaltung und ebenfalls über ein CMOS-Übertragungsgatter 36 an den ersten Eingang eines CMOS-NAND-Gatter 32 angeschlossen. Dieses Ausführungsbeispiel der Erfindung stellt anfänglich eine "0" in dem Schieberegisterbit 13-1 und in den Halteschaltungsbits 11-2 bis 11-N ein (so daß die Q*-Ausgänge der Halteschaltungsbits 11-2 bis 11-N eine "1" erzeugen) und stellt eine "1" in den Schieberegisterbits 13-2 bis 13-N ein. Ebenso wie bei dem Ausführungsbeispiel gemäß Fig. 2A wird eine "0" durch das Schieberegister 13 geschoben. Für jedes der Ausgangsbits 8-1, 8-2, . . ., 8-N entspricht eine "1" einem Digital-Analog-Wandler-Bit, welches eingeschaltet ist, während eine "0" einem Digital- Analog-Wandler-Bit entspricht, das ausgeschaltet ist. Die Reihenfolge der aufeinanderfolgenden Näherungszahlen oder Approximationszahlen am Ausgang des SAR 7 A gemäß Fig. 2B ist daher 100. . .0, X 10. . .0, XX 10. . .0, . . .XX. . .X 1 und XX. . .XX, wobei die jeweiligen "X" den Vergleicherdatenzustand bezeichnen, der in den aufeinanderfolgenden, niederwertigeren Halteschaltungen 11-1, 11-2, . . ., 11-N gehalten wird. Falls es wünschenswert ist, die Polarität der aufeinanderfolgenden Approximationszahlen zu ändern, kann ein Inverter zwischen die Ausgänge der NAND-Gatter 12-1, usw. und den Ausgang der Leiter 8-1 geschaltet werden. Hierbei wird von der Annahme ausgegangen, daß sämtliche eingangsseitigen logischen Pegel für die Digital-Analog-Wandler die gleiche Beziehung zu ihren entsprechenden Bitströmen haben, d. h. daß eine "1" einen entsprechenden Bitstrom einschaltet. Jedoch ist es möglich, einen Digital- Analog-Wandler zu schaffen, bei dem einige Bitströme zu verschiedenen entsprechenden Eingangspegeln verglichen mit anderen ansprechen, d. h. eine "1" schaltet einige Bitströme ein, während eine "0" andere Bitströme einschaltet. In diesem Fall müßten die nacheinanderfolgenden Approximationszahlen entsprechend durch Invertieren der logischen Pegel für die invertierten Digital-Analog- Wandler-Bits geändert werden.

Die in Fig. 2B gezeigte Struktur hat den Vorteil, daß lediglich zwei Gatterverzögerungen auftreten, nämlich diejenigen durch das Gatter 32 und das Gatter 12-1 usw., um die Vergleicherdaten auf dem Leiter 6 für den Ausgangsleiter 8-1 usw. zu halten.

Fig. 4A zeigt eine praktische CMOS-Realisierung des Schieberegisterbits 13-1. Fig. 4B zeigt eine praktische Realisierung der Schieberegisterbits 14-2 bis 14-N. Diese Zellen sind mit den standardmäßigen Zellenbibliotheksbezeichnungen FD 2 L und FD 4 in der "Innovative Silicon Technology Standard Cell Library" bezeichnet.

Der Begriff "logische UND-Verknüpfung" umfaßt selbstverständlich sämtliche Verknüpfungen der Gatter NAND, UND, NOR oder ODER, bei denen ein Eingang zum Aktivieren des Gatters oder zum Durchschalten eines anderen Gatters zum Ausgang geeignet ist. In beiden Fig. 2A und 2B können sowohl der Q-Ausgang wie auch der Q*-Ausgang einer jeden Halteschaltung mit einem Eingang des UND- Gatters verbunden werden, was abhängt von den logischen Pegeldefinitionen, die für die Eingänge des verwendeten Digital-Analog-Wandlers benötigt werden. Gleichfalls können die invertierenden und nicht-invertierenden Eingänge des Vergleichers umgekehrt werden, um eine geeignete Polarität des Vergleicherausgangssignales für die spezielle Anordnung der UND-, NAND-, ODER-, NOR-Gatterfunktionen und der verwendeten "Approximationsart" zu schaffen.

Allgemein können jegliche oder alle logischen Elemente geändert werden, daß sie mit einer Logik des Types positiv-richtig oder negativ-richtig arbeiten, oder einer Übertragungs-Gatter-Logik oder aber mit einer "verdrahtet-ein"-verbundenen Logik, ohne daß die grundsätzliche Natur der vorliegenden Erfindung geändert wird.

Mit dem Begriff "Approximationstyp" soll angesprochen werden, daß die Entscheidung, ob eine "1" oder "0" in einem speziellen Bit der Halteschaltung 11 gehalten wird, auf der Grundlage entweder des Wertes des Bits in der vorliegenden sukzessiven Approximationszahl (für einen Typ der Approximation) oder auf der Grundlage des Wertes der Summe des niedrigwertigsten Bits der vorliegenden (verschiedenen) sukzessiven Approximationszahl (für einen anderen Approximationstyp) getroffen wird. Beispielsweise schaltet bei der ersterwähnten Approximationsart die sukzessive Approximationszahl den höchstwertigen Bitstrom ein, der mit dem Eingangsstrom I _IN verglichen wird, um zu ermitteln, ob der Bitstrom eingeschaltet bleibt oder ausgeschaltet wird. Bei der anderen möglichen Approximationsart schaltet die sukzessive oder aufeinanderfolgende Approximationszahl die Ausgangsströme entsprechend der Bits 2 bis N ein, deren Summe mit I _IN verglichen wird, um zu bestimmen, ob der MSB-Bitstrom ausgeschaltet werden soll oder eingeschaltet werden soll.

Claims (6)

1. N-Bit-Register für eine nacheinanderfolgende Approximation, gekennzeichnet durch:

• (a) eine N-Bit-Halteschaltung (11) mit N-Haltebitschaltungen, die jeweils einen Ausgang, einen Halteeingang und einen Dateneingang haben, der an einen Vergleichsdatenleiter (6) angeschlossen ist, welcher ein Signal leitet, das anzeigt, ob eine vorherige, sukzessive Approximationszahl zu groß oder zu niedrig ist;
• (b) N-Gattereinrichtungen (12), die jeweils einen ersten Eingang haben, der an einen Ausgang der jeweiligen Gatterbitschaltung (11) angeschlossen ist, einen zweiten Eingang haben und einen Ausgang aufweisen, um ein Bit einer sukzessiven Approximationszahl mit N-Bit zu erzeugen;
• (c) ein N-Bit-Schieberegister (13) mit N-Schieberegisterbitschaltungen, die jeweils einen Ausgang, der mit dem zweiten Eingang einer jeweiligen Gattereinrichtung (12) und mit einem Halteeingang einer jeweiligen Haltebitschaltung verbunden ist, und einen Schiebeeingang aufweisen, der an einen Taktleiter (15) angeschlossen ist; und
• (d) eine Einrichtung zum Einschreiben eines ersten logischen Pegels in eine höchstwertige Schaltung der Schieberegisterbitschaltungen, eines zweiten logischen Pegels, der entgegengesetzt zu dem ersten ist, in die übrigen Schieberegisterbitschaltungen, und einen dritten logischen Pegel in jede Haltebitschaltung mit Ausnahme der höchstwertigsten, wobei die Ausgänge der N-Gattereinrichtungen der Reihe nach N aufeinanderfolgende N-Bit Approximationszahlen erzeugen, wenn der erste logische Pegel durch die Schieberegisterbitschaltungen in Reaktion auf bestimmte Flanken eines Taktsignales auf dem Taktleiter geschoben wird.

2. Register nach Anspruch 1, dadurch gekennzeichnet, daß jede Gattereinrichtung (12) eine logische UND-Verknüpfungsfunktion ausführt.

3. Register nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der dritte logische Pegel eine "0" ist und daß die Folge von aufeinanderfolgenden Approximationszahlen, die durch die aufeinanderfolgende N-Bit-Approximation erzeugt wird, 100. . .0, X 10. . .0, . . ., X. . .X 1, XX. . .X ist, wobei die "X" eine binäre "1" oder "0" darstellen, welche N aufeinanderfolgende Pegel des Signales auf dem Vergleichsdaten- Signalleiter darstellen.

4. Register nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der dritte logische Pegel eine "1" ist und daß eine Abfolge von aufeinanderfolgenden Approximationszahlen, die durch das nacheinanderfolgende N-Bit- Approximationsregister erzeugt wird, 011. . .1, X 01. . .1, X. . .X 0, XX. . .X ist, wobei die "X" binäre "1" oder "0" bezeichnen, die N aufeinanderfolgende Pegel des Signals auf dem Vergleichsdatensignalleiter (6) darstellen.

5. Register nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß jede Schieberegisterbitschaltung eine durch die Flanke getaktetes Master-Slave- Flip-Flop (13) ist und daß jede Haltebitschaltung ein Ein-Pegel-Halte-Einstufen-Flip-Flop (11) beinhaltet.

6. N-Bit-Register für eine nacheinanderfolgende Approximation, gekennzeichnet durch folgende Merkmale:

• (a) eine N-Bit-Halteschaltung (11) mit N-Haltebitschaltungen, die jeweils einen Ausgang, einen Halteeingang und einen Dateneingang aufweisen, der an eine Vergleichsdatenleitung (6) angeschlossen ist, die ein Signal leitet, das anzeigt, ob eine vorhergehende, aufeinanderfolgende Approximationszahl zu hoch oder zu niedrig ist;
• (b) N-Gattereinrichtungen (12), die jeweils einen ersten Eingang, der an den Ausgang der jeweiligen Haltebitschaltung angeschlossen ist, einen zweiten Eingang und einen Ausgang aufweisen, der ein Bit der aufeinanderfolgenden Approximationszeiten mit N-Bit erzeugt;
• (c) ein N-Bit-Schieberegister (13) mit N-Schieberegisterbitschaltungen, die jeweils einen an den zweiten Eingang der jeweiligen Gattereinrichtung (12) angeschlossenen Ausgang und einen Halteeingang für die jeweilige Haltebitschaltung haben, und einen Schiebeeingang aufweisen, der an eine Taktleitung (15) angeschlossen ist; und
• (d) eine Einrichtung zum Einschreiben eines ersten logischen Pegels in eine höchstwertige der Schieberegisterbitschaltungen, eines zweiten logischen Pegels entgegengesetzt zu dem ersten in die übrigen Schieberegisterbitschaltungen, wobei die Ausgänge der N-Gattereinrichtungen der Reihe nach N aufeinanderfolgender Approximationszahlen mit N-Bit erzeugen, wenn der erste logische Pegel durch die Schieberegisterbitschaltungen in Reaktion auf bestimmte Flanken des Taktsignales auf dem Taktleiter (15) geschoben wird.