KR20010050944A - 싸이클 독립형 데이타-대-에코 클럭 트래킹 회로 - Google Patents

싸이클 독립형 데이타-대-에코 클럭 트래킹 회로 Download PDF

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Abstract

2배속 데이타(Double Data Rate; DDR) 램 장치에서 데이타와 에코 클럭(echo clock)간의 트래킹(tracking)을 유지하기 위해 비교기 및 가변 지연 회로가 제공된다. 이것은 실제의 메모리 어레이 데이타를 트래킹하는 전역 데이타 신호(더미 데이타 신호)를 제공함으로써 달성된다. 이 전역 데이타 신호는 RAM 클럭(CLOCK)과 비교되어 두 신호간의 지연을 판별한다. 파이프라인 클럭(CLKRISE/CLKFALL)은 이 지연 시간만큼 지연된다. 그 결과, 어레이 데이타가 출력 래치에 도달한 후에는 파이프라인 클럭이 항상 전이하도록 파이프라인 클럭이 필요한만큼 푸시 아웃된다. 따라서, 싸이클 시간이 감소함에 따라, 에코 클럭 및 데이타 모두가 동일하게 푸시 아웃되어 필요한 트래킹을 유지한다.

Description

싸이클 독립형 데이타-대-에코 클럭 트래킹 회로{CYCLE INDEPENDENT DATA TO ECHO CLOCK TRACKING CIRCUIT}
본 발명은 랜덤 액세스 메모리(RAM) 장치에 관한 것으로, 보다 구체적으로는, 2배속 데이타(Double Data Rate; DDR) RAM 장치로부터의 데이타 출력을 트래킹하기 위한 에코 클럭 트래킹 회로(echo clock tracking circuit)에 관한 것이다.
랜덤 액세스 메모리(RAM)의 성능은 컴퓨터 시스템 성능에 대한 잘 알려진 제약 요소이다. 프로세서 속도는 주 메모리 속도를 빠르게 앞지르고 있으며, 한편으로는 프로세서 설계자 및 시스템 제조자들은 메모리 성능 제약을 최소화하기 위한 노력으로 더 높은 메모리 서브시스템을 개발하고 있다. 이상적으로, 메모리 성능은 프로세서 성능과 필적하거나 능가해야 할 것이다. 즉, 메모리 싸이클 시간은 하나의 프로세서 클럭 싸이클보다 작아야 할 것이다. 그러나, 현실적으로는 그렇지 못하며, 메모리는 시스템의 장애가 되고 있다.
마이크로프로세서에 의해 직접 액세스가능한 주 메모리로서 사용되는 RAM 메모리 장치에는 2개군이 있다. 그 하나가 스태틱 랜덤 액세스 메모리(SRAM)으로서 플립플롭 회로에 기초하며 전원이 공급되는한 데이타를 계속 유지한다. 나머지 하나는 다이내믹 랜덤 액세스 메모리(DRAM)로서, 커패시터상의 전하의 함수로서 데이타를 저장한다. 커패시터는 전하가 방출되기 때문에 항상 재충전(refresh)되어야 한다. SRAM 및 DRAM 모두 장점과 단점을 가진다. DRAM은 비교적 제조 단가가 저렴하지만 SRAM에 비해 느리다. 따라서, 전형적으로 SRAM은 캐시로서 사용된다. DRAM 및 SRAM 모두, 데이타는 클럭 펄스의 상승 모서리 또는 하강 모서리 상에서 RAM으로부터 클러킹 아웃(clock out)된다.
RAM 기술 분야에서 소위 2배속 데이타(DDR) RAM이라 불리는 혁명이 일어났다. DDR 램은 상승 및 하강 클럭 모서리 모두에서 데이타를 이동시킴으로써 인가된 클럭 주파수의 2배 속도로 판독과 기록을 수행한다. DDR 아키텍쳐의 한 단점은 프로세서가 DDR 신호를 인식하기 위해 자신의 캐쉬 제어 로직을 수정해야 한다는 것이다. 통상의 캐쉬 SRAM에서, 각각의 프로세서 클럭 싸이클에 대해 SRAM이 데이타 한조각을 전달하는데 반해, DDR RAM은 클럭의 상승 모서리 상에서 데이타 한조각을 전달하고 하강 모서리 상에서 또 한조각을 전달한다. 따라서, DDR RAM은 RAM 데이타 출력의 성능을 트래킹하는 전파 지연을 가진 한 세트의 에코 클럭 출력(echo clock output)을 특징으로 한다. 유효한 입력 데이타 감지를 트리거링하기 위해 에코 클럭을 사용함으로써, 프로세서 입력 버퍼는 주파수 400 MHz 내지 600 MHz에서도 RAM 데이타를 포착할 수 있다. 이것은 동일한 클럭 속도에 대해 각각의 RAM이 종래 장치 속도의 2배 속도로 데이타를 전달할 수 있도록 해준다.
에코 클럭은 유효한 데이타가 RAM에 의해 전달되는 때를 알려주기 때문에 중요하다. 이와 같이 에코 클럭이라고 명명된 것은 파이프라인 데이타를 에코하기 때문에 비롯된 것이다. 에코 클럭과 데이타간의 트래킹 실패는 메모리 장치와 프로세서간의 스펙 침범을 야기한다(그 역도 마찬가지다). 나아가 트래킹의 실패는 시스템 고장을 유발할 수 있는 데이타 글리칭(glitching)을 초래한다. 이러한 사건들은 RAM 장치의 액세스 시간보다 큰 주파수에서 RAM 장치가 싸이클링된다면 언제라도 발생한다.
따라서 본 발명의 목적은 데이타 전송의 정확한 트래킹을 보장하는 에코 클럭 회로를 제공하는 것이다.
본 발명의 역시 또 다른 목적은 에코 클럭 트래킹을 유지하여 데이타 글리칭을 방지하기 위해 필요하다면 RAM 장치의 파이프라인 데이타 클럭(CLKRISE 및 CLKFALL)을 자동으로 조절하는 것이다.
본 발명에 따르면, 소정의 싸이클 시간, 장치 성능, 또는 애플리케이션 조건에 대해, 메모리 장치 내의 데이타와 에코 클럭간에 트래킹을 유지하기 위해 비교기(comparator)와 가변 지연 회로(variable delay circuit)가 제공된다. 에코 클럭 트래킹을 유지하고 데이타 글리칭을 방지하기 위해 필요하다면 장치의 파이프라인 데이타 클럭(CLKRISE/CLKFALL)이 자동으로 조절될 것이다. 이것은 실제 메모리 데이타를 트래킹하는 전역 데이타 신호(더미 데이타 신호)를 제공함으로써 달성된다. 이 전역 데이타 신호는 RAM 클럭(CLOCK)의 타이밍과 비교되어 이들간의 지연시간이 판별되고, 이 지연 시간만큼 파이프라인 클럭(CLKRISE/CLKFALL)을 지연시켜야 한다. 그 결과, 파이프라인 클럭은 어레이 데이타가 출력 래치에 도달한 후에 항상 전이하도록 필요한 만큼 푸시아웃된다. 따라서, 싸이클 시간이 감소함에 따라 에코 클럭 및 데이타는 동일하게 푸시 아웃되며 필요한 트래킹을 유지한다.
도 1은 퓨즈 회로에 의해 제어되는 에코 클럭을 갖는 2배속 데이타(DDR) SRAM의 개략도.
도 2는 지연된 경우와 지연되지 않은 경우 각각에 대한 클럭 상승 및 하강시의 데이타와 에코우 클럭 타이밍을 비교하는 타이밍도.
도 3은 본 발명에 따른 에코 클럭 회로를 갖는 DDR SRAM의 개략도.
도 4는 전역 데이타-대-클럭 신호 비교기 회로의 개략도.
도 5는 지연선 DELAY3-DELAY0을 발생시키기 위한 타이밍도.
도 6은 가변 지연 회로의 개략도.
도면을 참조하면, 보다 구체적으로 도 1을 참조하면, 퓨즈 회로에 의해 제어되는 에코 클럭을 갖는 2배속 데이타(DDR) SRAM이 도시되어 있다. SRAM(10)은 메모리 제어기(12)에 의해 액세스가능한 어드레싱가능 메모리 위치 어레이를 포함한다. SRAM 어레이(10)으로부터의 데이타는 2개 그룹, 상승 데이타와 하강 데이타로 분할된다. 상승 데이타는 래치(14)를 경유해 (도시되지 않은) 마이크로프로세서 입력 버퍼에 래치되고, 마찬가지로 하강 데이타는 래치(16)을 통해 래치된다. 각각은 뒤따르는 싸이클의 CLKRISE/CLKFALL에 의해 클러킹된다. 래치(22 및 24)는 각각 에코 클럭 신호(18)을 출력하기 위해 CLKRISE/CLKFALL에 의해 역시 래치된다. 이러한 방식으로, 에코 클럭 신호(18)은 데이타 신호(20)을 트래킹한다. 즉, 에코 클럭 신호(18)은 데이타 라인(20) 상에서 유효한 데이타가 언제 이용가능한지를 가리키기 위해 래치(14 및 16)으로부터의 데이타 출력을 트래킹한다. 래치(22)의 입력은 하이(HIGH) 전압에 고정되는 반면 래치(24)의 입력은 로우(LOW) 전압에 고정된다. 마스타 클럭 신호(28)은 제어기(12)를 구동한다.
CLKRISE는 마스타 클럭(28)의 상승 모서리로부터 발생된다. CLKFALL은 마스타(28)의 하강 모서리로부터 발생된다. CLKRISE/CLKFALL이 지연되지 않으면, DO(DATA) 및 CO(ECHO CLOCK)간의 트래킹은 도 2의 타이밍도에서 "스큐(skew)"로 도시된 바와 같이 실패한다. 이것은 DO가 CLKRISE가 아니라 ARRAY DATA에 의해 게이팅되기 때문이다. CLKRISE/CLKFALL 양쪽 모두가 지연되는 경우에, DO 및 CO는 타이밍도의 아래쪽에 DO 및 CO로 도시된 바와 같이 트래킹한다. 이것은 DO 및 CO 모두가 CLKRISE/CLKFALL에 의해 게이팅되기 때문이다. 도 2에서, 1R, 1F 표기는 각각 클럭 상승 "R"과 클럭 하강 "F"상의 싸이클 1로부터의 데이타를 가리킨다. 마찬가지로 싸이클 2 및 3에 대해서도 동일한 표기가 적용된다.
지연 문제에 대한 한 해결책은 액세스 시간보다 빠른 싸이클 시간을 실행시키지 않는 것이다. 하지만, 이 방법은 장치의 포텐셜을 심각하게 제약한다. 도 1에 도시된 바와 같이, 또 다른 실용적인 해결책은, 클럭 발생기(30 및 32)와 가변 지연 회로(34 및 36)를 포함하는 지연 회로를 통해 마스타 클럭(28)로부터의 CLKRISE/CLKFALL를 지연시키는 것을 포함한다. 가변 지연 회로는, 어레이 데이타 DO가 파이프라인 클럭 CLKRISE/CLKFALL보다 항상 더 빠르도록 파이프라인 클럭 CLKRISE/CLKFALL을 지연시키기 위해 레이저-퓨징된 프로그래머블 지연 모듈(38)에 의해 제어된다. 그러나, 이러한 접근법은, 서로 다른 SDRAM 싸이클 시간과 SRAM 성능 편차에 대해 얼마만큼의 지연이 필요한지를 결정하기 위한 상당한 특성화 작업을 요구한다. 또한, 이러한 접근법은 어레이 데이타와 파이프라인 클럭사이의 추가된 타이밍 여유폭때문에 파이프라인 액세스 시간을 열화시킨다. 또한, 이 접근법은 일단 퓨즈가 파괴되면 SRAM의 융통성을 제한시킨다.
도 3으로 되돌아가면, 본 발명에 따른 에코 클럭 회로를 갖는 2배속 데이타(DDR) SRAM의 개략도가 도시되어 있다. 장치의 SRAM 부분은 도 1에 도시된 것과 유사하고 따라서 동일한 기호가 사용된다. 예를 들어, SRAM(10)은 메모리 제어기(12)에 의해 액세스가능한 어드레싱가능한 메모리 위치 어레이를 포함한다. SRAM 어레이(10)으로부터의 데이타는 2개 그룹, 상승 데이타 및 하강 데이타로 분할된다. 상승 데이타는 래치(14)를 통해 (도시되지 않은) 마이크로프로세서 입력 버퍼에 래치되며, 마찬가지로, 하강 데이타는 래치(16)을 통해 래치된다. 각각은 뒤따르는 싸이클의 CLKRISE/CLKFALL에 의해 클러킹된다. 래치(22 및 24)도 에코 클럭 신호(18)을 출력하기 위해 각각 CLKRISE/CLKFALL에 의해 래치된다. 이런 방식으로 에코 클럭 신호(18)은 데이타 신호(20)을 트래킹한다. 비교기는 파이프라인 클럭 CLKRISE/CLKFALL에 추가될 필요한 지연을 계산하는데 사용된다. 지연은 DELAY3-DELAY0으로 꼬리표가 붙어 있으며, DELAY3은 가장 큰 지연을 가지며, DELAY0는 가장 작은 지연을 가진다. 비교기(40)은 SRAM 마스타 클럭(28)과 전역 데이타 라인(GLOBAL DATA LINE)(GDATA, 42)를 비교한다. GDATA는 어레이 액세스를 트래킹하는 더미 어레이 데이타 라인으로서의 SRAM(10)으로부터의 출력으로서 제공된다. 계산된 지연은 다음 클럭 싸이클에서 사용하기 위해 레지스터(44)에 저장된다.
도 4는 비교기(40)의 상세한 도면이다. 비교기로의 입력은 마스타 클럭(28)과 더미 GDATA(42)이다. 단발 회로(one shot circuit, 44 및 46)은 각각 상승 모서리 및 하강 모서리를 수신하여 작은 클럭 펄스를 출력한다. 상승 펄스는 인버터(48)을 통해 전달된다. 그 후, 두 펄스는, 트랜지스터(50 및 52)에 의해 게이팅되어, 클럭(28)의 다음 전이때까지 펄스값을 유지하는 간단한 메모리 회로로서 동작하는 직렬 인버터(54 및 56)에 펄스를 출력한다. 이런 방식으로, 정지 신호는 클럭의 상승 모서리에 의해 발생되며 리셋 신호는 클럭의 하강 모서리에 의해 발생된다.
도 4와 연계하여 도 5를 참조하면, 클럭 펄스(28)의 상승 모서리에서, 리셋 신호는 디스에이블되며, 인버터(54 및 56)으로부터의 정지 신호 출력은 활성 상태로 만들어진다. 클럭 신호의 하강 모서리에서, 래치(58, 60, 62, 64)는 리셋된다. 그 후, SRAM(10) 게이트 어레이가 더미 데이타 GDATA(42)에 의해 표시된 바와 같이 데이타를 출력할 때, 비교기(40)은 "필링(peeling)" 프로세스를 시작한다. 즉, 클럭 펄스(28)이 하이 상태로 다시 전이하여 정지 신호를 인에이블할때까지 래치(58, 60, 62, 및 64)를 통해 GDATA를 순차적으로 래치한다. 즉, 싸이클 시간이 GDATA 지연보다 길다면, DELAY3-DELAY0는 다음 싸이클 클럭(28)이 더 이상의 지연 감소를 중지시킬때까지 순차적으로 디스에이블된다.
그러나, 싸이클 시간이 짧다면, DELAY3-DELAY0는 디스에이블될 시간이 없으며, 지연 DELAY3이 CLKRISE/CLKFALL에 추가된다. 일단 필요한 지연이 계산되면, 결과 (DELAY3-DELAY0)는 다음 싸이클의 파이프라인 클럭에 사용되기 위해 레지스터링된다. 지연은 CLKRISE/CLKFALL 양쪽 모두에 동등하게 추가되어야 하기 때문에 레지스터링이 필요하다. 도 5의 타이밍도는 DELAY3, DELAY2, DELAY1의 디스에이블을 도시하고 있다. DELAY0는 디스에이블될 충분한 시간이 없음에 주목한다. 그 다음, 지연 신호들은 레지스터(44)로 전달되고, 그 후, CLKRISE/CLKFALL을 지연시키는 가변 지연 회로(66 및 68)로 전달된다.
도 6을 참조하면, 본 발명에 따른 가변 지연 회로의 상세한 도면을 도시하고 있다. 클럭 신호는 트랜지스터(70, 72, 및 74), 직렬 버퍼(76 및 78)과 버퍼(89)를 포함하는 버퍼 회로에 입력된다. 그 다음, 버퍼 클럭 신호는 파이프라인 액세스 지연 버퍼쌍(80-81, 82-83, 84-85, 및 86-87)을 통해 흐르고, 그 다음, NAND 게이트(100-105)를 포함하는 가변 지연 논리 회로로 흐른다. 각각의 지연 버퍼 쌍은 NAND 게이트(100-103)으로의 한 입력을 포함한다. NAND 게이트(100-103)의 각각에 대한 제2 입력은 도 4의 비교기로부터의 DELAY0-DELAY3 출력이다. 회복 지연 회로(106)은 버퍼(109-111)을 경유해 트랜지스터(107 및 108)을 리셋팅함으로써 CLKRISE 및 CLKFALL의 펄스폭을 설정한다. CLKRISE/CLKFALL을 정확하게 느리게 만들기 위하여, 지연 장치는 GDATA-CLOCK 비교기 회로 내의 래치 요소와 유사해야 한다. DELAY0-DELAY1이 사용될때마다 느린 경로 구동기(120)이 인에이블되며 느린 경로 구동기(122)는 DELAY2-DELAY3이 사용될때마다 인에이블된다. 지연이 필요없다면(즉, DELAY3-DELAY0=0) 지연 경로는 바이패스되며, 버퍼(90) 및 트랜지스터(91)을 통한 CLKRISE/CLKFALL 구동기(113)으로의 병렬의 빠른 경로가 사용된다.
동작시에, DELAY3만 디스에이블된다면, NAND 게이트(103)을 통한 가변 지연 경로는 사용되지 않는다. 만일 DELAY2 및 DELAY3이 디스에이블된다면, NAND 게이트(103 및 102)를 통한 지연 경로는 사용되지 않는다. 마지막으로, DELAY3, DELAY2, 및 DELAY1이 디스에이블된다면, NAND 게이트(101, 102, 및 103)은 사용되지 않는다. 이런식으로, 에코 클럭 트래킹을 유지하여 데이타 글리칭을 방지하기 위해 에코 클럭 신호와 함께 동시에 래치되도록 CLKRISE/CLKFALL이 자동으로 조절된다.
본 발명이 하나의 양호한 실시예의 관점에서 기술되었지만, 당업자는 첨부된 청구범위의 정신과 영역에 벗어나지 않고 본 발명이 수정되어 실시될 수 있다는 것을 이해할 것이다.

Claims (7)

  1. 데이타 신호와 에코 클럭 신호를 발생시키는 고속의 2배속 데이타(Double Data Rate, DDR) 메모리용 메모리 시스템에서,
    마스타 클럭 신호에 의해 클러킹되는 메모리 제어기와,
    상기 메모리 제어기로부터의 입력을 수신하고 전역 데이타 신호를 출력하는 랜덤 액세스 메모리(RAM) 어레이와,
    상기 전역 데이타 신호와 상기 마스타 클럭 신호를 수신하여 이들 두 신호간의 지연을 판별하기 위한 비교기와,
    상기 지연 타이밍 신호를 수신하여 상기 데이타 신호와 상기 에코 클럭 신호를 동시에 래치아웃(latch out)하기 위한 지연 파이프라인 클럭 신호(delayed pipelined clock signal)를 발생시키기 위한 가변 지연 회로
    를 포함하는 메모리 시스템.
  2. 제1항에 있어서, 상기 RAM 어레이는 스태틱 랜덤 액세스 메모리(SRAM) 장치를 포함하는 메모리 시스템.
  3. 제1항에 있어서, 상기 RAM 어레이는 다이내믹 랜덤 액세스 메모리(DRAM) 장치를 포함하는 메모리 시스템.
  4. 제1항에 있어서, 상기 비교기는
    상승 마스타 클럭 모서리에서 정지 신호를 발생시키고 하강 마스타 클럭 모서리에서 리셋 신호를 발생시키기 위한 수단과,
    복수개의 직렬접속된 래치－상기 직렬접속된 래치들중 제1 래치는 상기 전역 데이타 신호를 수신하며, 상기 래치들은 상기 정지 신호가 수신될때까지 상기 전역 데이타 신호의 존재에 따라 복수개의 지연 신호를 순차적으로 출력함－
    를 포함하는 메모리 시스템.
  5. 제4항에 있어서, 상기 지연 신호를 저장하기 위한 레지스터를 더 포함하는 메모리 시스템.
  6. 제4항에 있어서, 상기 가변 지연 회로는
    상기 마스타 클럭 신호를 지연시키기 위한 직렬접속된 복수개의 지연 버퍼와,
    복수개의 가변 지연 경로를 인에이블하기 위한 복수개의 논리 게이트－상기 논리 게이트 각각은 상기 지연 버퍼들의 순차적 버퍼들에 접속된 제1 입력과 상기 복수개의 지연 신호들중 하나를 수신하기 위한 제2 입력을 가짐－와,
    상기 인에이블된 가변 지연 경로에 따라 파이프라인된 CLKRISE/CLKFALL 신호를 출력하기 위한 지연 파이프라인 클럭 구동기
    를 포함하는 메모리 시스템.
  7. 제6항에 있어서, 상기 비교기가 지연이 필요없다고 판단한다면 상기 파이프라인된 CLKRISE/CLKFALL 신호를 즉시 출력하기 위한 빠른 경로를 더 포함하는 메모리 시스템.
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