JP4609979B2 - 選択可能なデータ速度を有する出力データパス - Google Patents
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Description
【０００１】
【発明の分野】
本発明は、一般的にデータパスに関し、さらに詳細には、単一または倍のデータ転送速度が可能な出力データパスに関する。
【０００２】
【発明の背景】
コンピュータシステムのデータ転送速度は、システム総合性能の主要部分であることが多い。１つのコンポーネントから他のコンポーネントへのデータ転送速度を速くできればできるほど、システムは速くなる。このデータ転送速度は、システム性能を制限する厳しいボトルネックとなる可能性がある。
【０００３】
メモリデバイス及び回路は、データ転送速度を速くしたいシステムコンポーネントである。メモリデバイスは、データ転送用のデータパスを有する。メモリ回路は、コンピュータ及びデータの永久的または一時的蓄積を必要とする他のシステムにおける重要なコンポーネントである。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のようなメモリ回路は、マイクロプロセッサシステムのようなシステムで使用される。これらのシステムに用いるデータ速度及びデータ量は増加しており、これによりメモリ回路がますます必要になっている。設定時間内で書込みまたは読出し可能なデータ量は、非常に重要である。メモリは、種々のコンピュータ関連システムの重要なコンポーネントであることが多い。データにアクセス可能な速度を増加すると、それらのシステムの速度を増加することができる。
【０００４】
プロセッサを用いるシステムでは、プロセッサは或る特定の周波数で動作する。メモリデバイスをプロセッサと同じ周波数で動作させるのが理想である。しかしながら、コストが高くつくため、メモリデバイスをプロセッサと同じ速度で動作させない。メモリデバイスは通常、プロセッサの速度の何分の１かの速度で動作するため、システム速度が遅くなる原因となっている。
【０００５】
プロセッサシステムにおいて主要メモリとして用いるダイナミック・ランダム・アクセス・メモリの動作速度が増加しているが、それはマイクロプロセッサの動作速度に比べれば依然として低い。このように速度が比較的低く、ＤＲＡＭのアクセス時間及びサイクル時間がシステム全体性能のボトルネックとなるため、マイクロプロセッサの待ち時間が増加し、高速処理が妨げられる。
【０００６】
メモリ回路のデータ書込み及び読出し速度を速くする方法の１つとして、メモリ回路を、エコークロック周波数で動作し、高速データ転送を行うように構成することがある。これは、マイクロプロセッサでは、その動作周波数を上げることにより既に行われている。例えば、一般的に、２００メガヘルツのマイクロプロセッサは、５０メガヘルツのマイクロプロセッサよりも速度が格段に大きい。しかしながら、高い動作周波数で回路を動作させると、別の問題が生じる。例えば、高い周波数で動作する回路の発生熱量及び使用電力が大きく増加する。このため、熱及び電力の問題を解決するには高いコストがかかる。さらに、ラップトップのような携帯用デバイスの使用が増加しているが、これらの回路の消費電力を減少する必要がある。また、動作周波数が高くなれば高くなるほど、集積回路のダイがより高価になる。
【０００７】
メモリデバイスは多種多様なシステムに使用されるため、メモリデバイスのコストを有意に増加させずに速度を増加できれば、ワープロから現金自動引出し機に至る全ての装置が仕事をより迅速に行えるようになる。
【０００８】
データ転送にデータパスを用いる他のシステムコンポーネントがある。これらのデータパスによるデータ転送が高速で行えれば、システムの総合性能が向上するであろう。データパスは、データをデータアレイまたはハードドライブから転送するために使用できる。
【０００９】
上記理由及び、当業者であれば本明細書を読んで理解すると明らかになる以下に述べる他の理由により、２つの転送速度を有するデータパス及び２つのデータ速度で転送を行う方法が必要とされている。
【００１０】
【発明の概要】
本発明によると、転送速度が１倍速と２倍速の間で選択可能なデータ転送システムであって、データユニットと、データユニットに結合された保持レジスタと、データユニット及び保持レジスタに結合された出力レジスタと、立ち上がりエッジ及び降下エッジを有するクロックを受けるクロック入力と、出力レジスタ及び保持レジスタに結合されて１倍速動作または２倍速動作を選択する選択機構とを有し、２倍速動作において、出力レジスタは、クロックの立ち上がりエッジにデータユニットから送られる第１のデータ片を受け取り、保持レジスタは、クロックの立ち上がりエッジにデータユニットから送られる第２のデータ片を受け取り、出力レジスタは、クロックの降下エッジに保持レジスタから送られる第２のデータ片を受け取り、１倍速動作において、出力レジスタは、クロックの立ち上がりエッジにデータユニットから送られる第１のデータ片を受け取り、保持レジスタは、クロックの立ち上がりエッジにデータユニットから送られる第１のデータ片を受け取り、出力レジスタは、クロックの降下エッジに保持レジスタから送られる第１のデータ片を受け取り、さらに、出力レジスタに結合され、２倍速動作時にはクロックの立ち上がりエッジ及び降下エッジにそれぞれ第１及び第２のデータ片を受け取り、１倍速動作時にはクロックの立ち上がりエッジ及び降下エッジに第１のデータ片を受け取る出力バッファを有することを特徴とするデータ転送システムが提供される。
【００１１】
本発明によると、転送速度が選択可能なシステムであって、データユニットと、データユニットに結合された第１のパスと、データユニットに結合された第２のパスと、第１及び第２のパスに結合された保持レジスタと、第１のパス、第２のパス及び保持レジスタに結合された出力レジスタと、第１のエッジ及び第２のエッジを有するクロックを受けるクロック入力と、出力レジスタ及び保持レジスタに結合されて１倍速動作または２倍速動作を選択する選択機構とより成り、２倍速動作において、出力レジスタは、クロックの第１のエッジにデータユニットから第１のパスを介して送られる第１のデータ片を受け取り、保持レジスタは、クロックの第１のエッジにデータユニットから第２のパスを介して送られる第２のデータ片を受け取り、出力レジスタは、データユニットから第２のパスを介して保持レジスタへ送られた第２のデータ片をクロックの第２のエッジに保持レジスタから受け取り、１倍速動作において、出力レジスタは、クロックの第１のエッジにデータユニットから第１のパスを介して送られる第１のデータ片を受け取り、保持レジスタは、クロックの第１のエッジにデータユニットから第２のパスを介して送られる第１のデータ片を受け取り、出力レジスタは、データユニットから第２のパスを介して保持レジスタへ送られた第１のデータ片をクロックの第２のエッジに保持レジスタから受け取り、さらに、出力レジスタに結合され、２倍速動作時にはクロックの第１及び第２のエッジにそれぞれ第１及び第２のデータ片を受け取り、１倍速動作時にはクロックの第１及び第２のエッジに第１のデータ片を受け取る出力バッファを含むことを特徴とする転送速度が選択可能なシステムをも提供される。
本発明によると、さらに、データユニットから出力バッファへデータを転送する方法であって、２倍速動作において、第１のデータ片をクロックの第１のエッジにデータユニットから出力レジスタ及び出力バッファへ送り、第２のデータ片を第１のエッジにデータユニットから保持レジスタへ送り、第２のデータ片を第１のデータ片が送られた後のクロックの第２のエッジに保持レジスタから出力レジスタ及び出力バッファへ送ることによりデータを出力バッファへ転送し、１倍速動作において、第１のデータ片をクロックの第１のエッジにデータユニットから出力レジスタ及び出力バッファへ送り、第１のデータ片を第１のエッジにデータユニットから保持レジスタへ送り、第１のデータ片を第１のデータ片が送られた後のクロックの第２のエッジに保持レジスタから出力レジスタ及び出力バッファへ送ることによりデータを出力バッファへ転送することを特徴とするデータ転送方法をも提供される。
【００１２】
【実施例の詳細な説明】
本発明の以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範囲から逸脱することなくプロセスの、または機械的な設計変更を行うことができる。以下の説明中の用語「ウェーハ」及び「基板」は、ベースとなる任意の半導体構造を包含するものである。それらの用語は共に、シリコン・オン・サファイア（ＳＯＳ）技術、シリコン・オン・インシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドーピングを施した、または施さない半導体、ベースとなる半導体構造により支持された珪素のエピタキシャル層だけでなく、当業者によく知られた他の半導体構造を包含すると理解されるべきである。さらに、以下の説明において、「ウェーハ」または「基板」を言及する際、ベースとなる半導体構造には、前のプロセスにより領域／接合が形成されている場合がある。従って、以下の詳細の説明は限定的な意味でとらえるべきでなく、本発明の範囲は頭書の特許請求の範囲によってのみ決定される。
【００１３】
本発明は、複数のデータ速度が可能な出力データパスを包含する。データを２倍のデータ速度で転送することにより、単一データ速度によるデータ転送と同じ時間で、２倍の量のデータを転送することができる。データパスを用いる用途には、単一データ速度による動作が望ましいものと、２つのデータ速度による動作が望ましいものがある。ユーザは、タイミングを変更せず、途中で速度を２倍速から１倍速へ、また１倍速から２倍速へ変更することができる。実施例によっては、単一のデータピン（ＤＱ）が、１倍速動作においてクロックの立ち上がりエッジに１サイクル当たり１ビットのデータを駆動し、２倍速動作においてクロックの立ち上がりエッジに２ビットのデータを、即ちクロックの立ち上がりエッジに１ビット、またクロックの降下エッジで１ビットを駆動する。別法として、クロックの補数である補数クロックを発生することができる。その場合、クロックの立ち上がりエッジで１ビット、また補数クロックの立ち上がりエッジで１ビットの、１サイクルにつき２ビットのデータが駆動される。２倍速動作によると、同一速度で２倍のデータを転送することができる。２倍速動作時、１つのデータラインが出力レジスタへ送られると同時に、別のデータラインが保持レジスタへ送られる。１倍速動作時、同じデータラインが出力レジスタと保持レジスタへ送られるため、同じデータがクロックの両エッジで駆動されるようにする。
【００１４】
本発明は、帯域幅の問題のある任意のシステムまたはデバイスにも利用できる。例えば、ディスクドライブ、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）及びＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に利用可能である。
【００１５】
図１Ａは、本発明の実施例によるデータパスを示す。このデータパスは、データユニット１０１、出力レジスタ１０２及び保持レジスタ１０３を有する。
【００１６】
データユニット１０１は、データを記憶するシステムまたはデバイスでよい。このデータユニットは通常、メモリセル、メモリブロックまたはメモリアレイであるが、ディスクドライブでもよい。
【００１７】
出力レジスタ１０２は、データユニット１０１に結合されている。出力レジスタは、キーパーラッチを有する１対のデータ線として実現可能である。出力レジスタ１０２は他の方式でも実現可能である。第１のデータ片が、クロックの立ち上がりエッジにデータユニット１０１から出力レジスタ１０２へ送られる。
【００１８】
保持レジスタ１０３は、データユニット１０１と出力レジスタ１０２とに結合されている。保持レジスタ１０３は、キーパーラッチを有する１対のデータ線として実現可能である。保持レジスタ１０３は他の方式で実現することもできる。第２のデータ片は、クロックの立ち上がりエッジにデータユニットから保持レジスタ１０３へ送られる。１倍速動作では、第２のデータ片は第１のデータ片と同一であり、同一のメモリ場所にある。従って、１倍速動作では、データユニットからこの同一のデータ片がクロックの立ち上がりエッジに出力レジスタ１０２と保持レジスタ１０３の両方へ送られ、クロックの降下エッジにこのデータ片が保持レジスタから出力レジスタ１０２へ送られる。２倍速動作では、第２のデータ片は第１のデータ片とは異なり、異なるメモリ場所にある。従って、２倍速動作では、データユニットから第１及び第２のデータ片がクロックの立ち上がりエッジに出力レジスタ１０２と保持レジスタ１０３へそれぞれ送られ、第２のデータ片はクロックの降下エッジに保持レジスタから出力レジスタへ送られる。
【００１９】
別の実施例では、第１のデータ片は、第１の事象発生によりデータユニット１０１から出力レジスタ１０２へ送られ、第２のデータ片は、第１の事象発生によりデータユニット１０１から保持レジスタ１０３へ送られ、またこの第２のデータ片は、第２の事象発生により保持レジスタ１０３から出力レジスタ１０２へ送られる。第１及び第２の事象は、信号、種々のクロックまたはクロックの種々のエッジでもよい。
【００２０】
図１Ｂは、本発明の一実施例によるデータパスを示す。このデータパスは、データユニット１０１、出力レジスタ１０２及び複数の保持レジスタ１０６を有する。
【００２１】
データユニット１０１は、データを記憶するシステムまたはデバイスでよい。このデータユニットは通常、メモリセル、メモリデブロック、またはメモリアレイであるが、ディスクドライブでもよい。
【００２２】
出力レジスタ１０２は、データユニット１０１に結合されている。出力レジスタは、キーパーラッチを備えた１対のデータ線として実現可能である。第１のデータ片は、データユニット１０１から出力レジスタ１０２へ送られる。
【００２３】
複数の保持レジスタ１０６は、データユニット１０１と出力レジスタ１０２とに結合されている。各保持レジスタは、キーパーラッチを備えた１対のデータ線として実現可能である。複数個の第２のデータ片は、第１のデータ片がデータユニット１０１から出力レジスタ１０２へ送られるのと実質的に同時にデータユニット１０１から複数の保持レジスタ１０６へ送られる。その後、この複数個の第２のデータ片は、複数の保持レジスタ１０６から出力レジスタ１０２へ送られるため、この複数個の第２のデータ片は、同一クロックサイクル内または多数のクロックサイクルに亘って出力レジスタ１０２へ送られる。
【００２４】
複数個の第２のデータ片の、第２の保持レジスタ１０６から出力レジスタへの転送は、種々の方法で行うことができる。第２のデータ片はそれぞれ、種々の信号または入力により、クロックを分割して、または１つのクロックの種々相でデータ片を送ることにより転送可能である。例えば、１０個の保持レジスタが１０個のデータ片を送る場合、１０個の別の信号を用いてこれら１０個のデータ片を１サイクルで転送できる。
【００２５】
図１Ｃに示す別の実施例において、データパスは、出力バッファ１０４を有する。出力バッファ１０４は、出力レジスタ１０２に接続されている。
【００２６】
図１Ｄに示すさらに別の実施例では、データパスは、出力バッファ１０４と、遅延ユニット１０５とを有する。出力バッファ１０４は遅延ユニット１０５に接続され、この遅延ユニットは出力レジスタ１０２に接続されている。遅延ユニット１０５は、出力バッファ１０４へ送る前にデータ片をオフセットまたは遅延するのを可能にする。
【００２７】
図２は、本発明の実施例によるデータパスを示す。このデータパスは、データユニット１０１、奇数パス２０４、偶数パス２０５、出力レジスタ１０２、選択機構２０６及び保持レジスタ１０３を有する。
【００２８】
データユニット１０１は、データを記憶する任意のシステムまたはデバイスでよい。例えば、データユニットはディスクドライブまたはデータアレイでよい。
【００２９】
奇数パス２０４は、データユニット１０１に接続されている。この奇数パス２０４は、奇数アドレスを有する、または奇数番号の場所に記憶されたデータを選択できる。用語「ＯＤＤ ＤＡＴＡ」は、奇数パス２０４によりアクセスされるこのデータのことである。奇数パス２０４は、奇数値を有するデータだけをアクセスするの意ではない。
【００３０】
偶数パス２０５は、データユニットに接続されている。偶数パス２０５は、偶数アドレスを有する、または偶数番号の場所に記憶されたデータを選択できる。用語「ＥＶＥＮ ＤＡＴＡ」は、偶数アドレスを有する、または偶数番号の場所に記憶されたデータのことである。別法として、データユニット１０１のデータを選択する別の方法を用いるものもある。例えば、偶数パス２０５はデータユニット１０１にある最後の半分のデータを選択し、一方、奇数パス２０４はデータユニット１０１の最初の半分のデータを選択できるようにしてもよい。
【００３１】
出力レジスタ１０２は、奇数パス２０４と、偶数パス２０５とに結合されている。出力レジスタ１０２は、キーパーラッチを備えた１対のデータ線として実現可能である。第１のデータ片は、クロックの立ち上がりエッジに、データユニット１０１から奇数パス２０４または偶数パス２０５を介して出力レジスタ１０２へ送られる。第１のデータ片は、ＥＶＥＮ ＤＡＴＡまたはＯＤＤ ＤＡＴＡである。
【００３２】
保持レジスタ１０３は、奇数パス２０４、偶数パス２０５及び出力レジスタ１０２に結合されている。保持レジスタ１０３は、キーパーラッチを備えた１対のデータ線として実現可能である。第２のデータ片は、クロックの立ち上がりエッジにデータユニットから奇数パス２０４または偶数パス２０５を介して保持レジスタ１０３へ送られる。
【００３３】
１倍速動作では、第２のデータ片は第１のデータ片と同一であり、第２のデータ片は第１のデータ片と同じメモリアドレスまたは場所のものである。奇数パス２０４または偶数パス２０５により選択されたデータは、出力レジスタ１０２及び保持レジスタ１０３へ実質的に同時に送られる。このデータはクロックの立ち上がりエッジに送られるが、データを保持レジスタ１０３へ転送するにつき小さい遅延が存在するかもしれない。
【００３４】
２倍速動作では、第２のデータ片は、第１のデータ片とは異なるデータ片である。第１のデータ片がＥＶＥＮ ＤＡＴＡである場合、第２のデータ片はＯＤＤ ＤＡＴＡである。第１のデータ片がＯＤＤ ＤＡＴＡであれば、第２のデータ片はＥＶＥＮ ＤＡＴＡである。第２のデータ片はその後、クロックの降下エッジに保持レジスタ１０３から出力レジスタ１０２へ送られる。
【００３５】
実施例には、データパスが選択機構２０６を備えるものがある。選択機構２０６はデータパスに接続され、１倍速または２倍速の動作選択を可能にする。選択機構２０６は、何れのデータを送るか（ＯＤＤ ＤＡＴＡかあるいはＥＶＥＮ ＤＡＴＡか）を選択できる。
【００３６】
図３Ａは、本発明の実施例による出力データパス３００を示す。このデータパスは、データユニット１０１、偶数マルチプレクサ３０５、奇数マルチプレクサ３０４、第１のバッファ３０６、第２のバッファ３０７、第１の追加バッファ３０８、第２の追加バッファ３０９、第３のバッファ３１０、第４のバッファ３１１、出力レジスタ１０２、保持レジスタ１０３、ゼロ検出器３２４、ＰＡＳＳＯ信号３１３、ＰＡＳＳＥ３１２、ＰＡＳＳＯｄ信号３１５、ＰＡＳＳＥｄ信号３１４、ＰＡＳＳＦ信号３１６及びＴＲＩＰＵＬＳＥ信号３１７を有する。
【００３７】
バッファは、ある線に沿って送られるデータのような信号の状態を整える回路である。トライステートバッファは、その出力を０、１または第３の状態に駆動できるバッファである。トライステートバッファは、第３の状態にあるとデータを転送できない。
【００３８】
データユニット１０１は、データを記憶する任意のシステムまたはデバイスでよい。通常、このデータユニットは、メモリブロック、メモリアレイまたはメモリセルである。データユニット１０１は、１クロックサイクルにつき２度以上のデータアクセスを可能にする制御回路を含むことができる。データユニット１０１は、ディスクドライブでもよい。
【００３９】
奇数マルチプレクサ３０４は、データユニット１０１に接続されている。奇数マルチプレクサ３０４は、奇数アドレスを有する、または奇数番号の場所に記憶されたデータを選択できる。用語「ＯＤＤ ＤＡＴＡ」は、奇数マルチプレクサ３０４により選択されるこのデータのことである。奇数マルチプレクサ３０４は、奇数の値を有するデータだけを選択するものではない。
【００４０】
偶数マルチプレクサ３０５は、データユニット１０１に接続されている。偶数マルチプレクサ３０５は、偶数アドレスを有する、または偶数番号の場所に記憶されたデータを選択できる。用語「ＥＶＥＮ ＤＡＴＡ」は、偶数アドレスを有する、または偶数番号の場所に記憶されたデータのことである。データユニット１０１への複数の接続を行う他の方法を用いる実施例もある。
【００４１】
偶数マルチプレクサ３０５及び奇数マルチプレクサ３０４は、偶数または奇数パスの一部でもよい。各マルチプレクサは、互いに別個の、そしてトライステートバッファ、出力レジスタ１０２及び保持レジスタ１０３での多重化とは別個の、初期レベルの多重化を行う。多数のデータラインを各マルチプレクサへ送ることができる。可能なデータラインのリストとしては、複数のデータビット（内部データパスが必要以上に広い場合）、冗長データ及びバッファリング済みの書込みデータがある。何れのデータラインを選択するかは、周辺ロジックにより決まる。各データマルチプレクサは正しいデータを与える（偶数マルチプレクサ３０５はＥＶＥＮ ＤＡＴＡを、奇数マルチプレクサ３０４は、ＯＤＤ ＤＡＴＡを与える）。
【００４２】
第１のバッファ３０６は、偶数マルチプレクサ３０５に接続されている。この第１のバッファ３０６は、３つの状態が可能なバッファである。第１のバッファ３０６は、偶数マルチプレクサ３０５を通過したデータユニット１０１からのＥＶＥＮ ＤＡＴＡを、出力レジスタ１０２へ送る。ＰＡＳＳＥ信号パルス３１２は、第１のバッファ３０６に対して、クロックの立ち上がりエッジにＥＶＥＮ ＤＡＴＡを送るように指示する。ＰＡＳＳＥ信号３１２が作動される場合は、ＰＡＳＳＯ信号３１３と、ＴＲＩＰＵＬＳＥ３１７は作動されない。
【００４３】
第２のバッファ３０７は、奇数マルチプレクサ３０４に接続されている。この第２のバッファ３０７は、３つの状態が可能なバッファである。第２のバッファ３０７は、奇数マルチプレクサ３０４を通過したデータユニット１０１からのＯＤＤ ＤＡＴＡを、出力レジスタ１０２へ送る。ＰＡＳＳＯ信号パルス３１３は、第２のバッファ３０７に対して、クロックの立ち上がりエッジにＯＤＤ ＤＡＴＡを送るように指示する。ＰＡＳＳＯ信号３１３が作動される場合は、ＰＡＳＳＥ信号３１２及びＴＲＩＰＵＬＳＥ信号３１７は作動されない。
【００４４】
出力レジスタ１０２は、第１のバッファ３０６と、第２のバッファ３０７とに結合されている。出力レジスタ１０２は、キーパーラッチを備えた１対のデータ線として実現可能である。図３Ｄは、出力レジスタを実現する１つの方法を示す。
【００４５】
第３のバッファ３１０は、出力レジスタ１０２に接続されている。この第３のバッファ３１０は３つの状態が可能なバッファである。第３のバッファ３１０は、出力レジスタ１０２に２つ０を入力できる。第３のバッファ３１０は、出力レジスタ１０２に２つの０を送ることができるにすぎない。出力レジスタ１０２に２つの０を入力し、２つの０検出器３２４にこれらの２つの０を検出させると、保持レジスタ１０３にも２つの０が入力される。２つの０は、ＭＵＸとＭＵＸ＊とが０ということである。ＴＲＩＰＵＬＳＥ信号３１７は、第３のバッファ３１０に接続されて、２つの０を出力レジスタ１０２に何時入力すべきかを指示する。ＴＲＩＰＵＬＳＥ信号３１７は、ユーザの選択に応答してクロックの立ち上りエッジに作動される。ＴＲＩＰＵＬＳＥ信号３１７が作動される場合は、ＰＡＳＳＯ信号３１３及びＰＡＳＳＥ信号３１２は作動されない。
【００４６】
第１の追加バッファ３０８は、偶数マルチプレクサ３０５に接続されている。第１の追加バッファ３０８は、３つの状態が可能なバッファである。第１の追加バッファ３０８は、偶数マルチプレクサ３０５を通過したデータユニット１０１からのＥＶＥＮ ＤＡＴＡを、保持レジスタ１０３へ送る。ＰＡＳＳＥｄ信号パルス３１４は、第１の追加バッファ３０８に対して、クロックの立ち上がりエッジにＥＶＥＮ ＤＡＴＡを保持レジスタ１０３へ送るように指示する。ＰＡＳＳＥｄ信号３１４は、ＰＡＳＳＥ信号３１２またはＰＡＳＳＯ信号３１３がわずかに遅延された信号である。
【００４７】
第２の追加バッファ３０９は、奇数マルチプレクサ３０４に接続されている。第２の追加バッファ３９０は、３つの状態が可能なバッファである。第２の追加バッファ３０９は、奇数マルチプレクサ３０４を通過したデータユニット１０１からのＯＤＤ ＤＡＴＡを、保持レジスタ１０３へ送る。ＰＡＳＳＯｄ信号パルス３１５は、第２の追加バッファ３０９に対して、クロックの立ち上がりエッジにＯＤＤ ＤＡＴＡを保持レジスタ１０３へ送るように指示する。ＰＡＳＳＯｄ信号３１５は、ＰＡＳＳＯ信号３１３またはＰＡＳＳＥ信号３１２がわずかに遅延された信号である。
【００４８】
１倍速動作において、ＰＡＳＳＯｄ信号及びＰＡＳＳＥｄ信号は、それぞれＰＡＳＳＯ信号及びＰＡＳＳＥ信号が送られる時に送られて、データの同一片が保持レジスタ１０３及び出力レジスタ１０２へ送られるようにする。２倍速動作では、ＰＡＳＳＯｄ信号及びＰＡＳＳＥｄ信号は、それぞれＰＡＳＳＥ信号及びＰＡＳＳＯ信号が送られる時に送られ、ＯＤＤ ＤＡＴＡが出力レジスタ１０２へ送られる時にＥＶＥＮ ＤＡＴＡが保持レジスタ１０３へ、またＥＶＥＮ ＤＡＴＡが出力レジスタ１０２へ送られる時にＯＤＤ ＤＡＴＡが保持レジスタ１０３へ送られるようにする。
【００４９】
保持レジスタ１０３は、第１の追加バッファ３０８、第２の追加バッファ３０９及び第４のバッファ３１１に結合されている。保持レジスタは、キーパーラッチを備えた１対のデータ線として実現可能である。図３Ｄは、出力レジスタの１つの実現方法を示す。第２のデータ片は、クロックの立ち上がりエッジにデータユニット１０１から保持レジスタ１０３へ送られる。第２のデータ片は、ＥＶＥＮ ＤＡＴＡまたはＯＤＤ ＤＡＴＡである。１倍速動作では、第２のデータ片は第１のデータ片と同一である。このデータはクロックの立ち上がりエッジに送られるが、データ転送には小さな遅延が存在するかもしれない。
【００５０】
第４のバッファ３１１は、保持レジスタ１０３と、出力レジスタ１０２とに結合されている。第４のバッファ３１１は、クロックの降下エッジに保持レジスタ１０３から出力レジスタ１０２へデータを送る。第４のバッファ３１１へ結合されるＰＡＳＳＦ信号３１６は、第４のバッファ３１１へ対して、データを転送するよう指示する。ＰＡＳＳＦ信号３１６は、クロックの降下エッジ毎に第４のバッファ３１１へ送られる。
【００５１】
一般的に、バッファに送られる信号はパルスである。
【００５２】
１つの実施例において、図３Ｂ及び３Ｃに示すような出力バッファ３２５は、データを他のシステムデバイスに送るために、データパス３００の出力レジスタ１０２に接続される。この出力バッファは、真の入力と、反転入力とを有し、３つの出力、即ち「１」、「０」及び第３の状態を発生できる。出力バッファの真の入力が「１」であると、プルアップがオンになり、一方、出力バッファの真の入力が「０」であると、プルアップがオフになる。反転入力は、同様な態様でプルダウンを制御するため、バッファは「０」、「１」及び第３の状態を出力できる。出力バッファ３２５へ２つの０が入力されると、出力バッファはその出力を高インピーダンス状態にする。このため、複数のデータパスを一緒に接続して１つのデータパスにし、他のデータバスを高インピーダンス状態にすることが可能となる。
【００５３】
図４は、出力バッファ４０２に結合されたエコークロック４０１を示す。このエコークロックは、データが有効であるのを示し、データの捕捉を容易にするために使用される。真及び偽のエコークロックを発生できる。真のエコークロックは、入力をＶＣＣに接続することにより、また、偽のエコークロックは入力をアースに接続することにより得ることができる。エコークロック４０１は、第１のバッファ４０５、第２のバッファ４０６、第３のバッファ４０７及び第４のバッファ４０８を有する。第１のバッファ４０５は、入力、１対のデータライン及びＰＡＳＳＥ信号３１２に結合されている。そのデータライン対を、ＭＵＸＣ及びＭＵＸＣ＊で示す。ＭＵＸＣ＊は、一般的にＭＵＸＣの補数である。第１のバッファ４０５は、ＰＡＳＳＥ信号３１２により指示されると、入力をそのデータライン対に送る。第２のバッファ４０６は、その入力、データライン対及びＰＡＳＳＯ信号３１３に結合されている。第２のバッファ４０６は、ＰＡＳＳＯ信号３１３により指示されると、入力をそのデータライン対に送る。第３のバッファ４０７は、入力、データライン対及びＴＲＩＰＵＬＳＥ信号３１７に結合されている。第３のバッファ４０８は、ＴＲＩＰＵＬＳＥ３１７により指示されると、入力をそのデータライン対に送る。第４のバッファ４０８は、入力の補数、データライン対及びＰＡＳＳＦ信号３１６に結合されている。この第４のバッファは、ＰＡＳＳＦ信号により指示されると、その入力の補数をデータライン対に送る。
【００５４】
エコークロック４０１は、そのデータライン対を出力バッファ４０２に接続する遅延回路４０９を含むことができる。遅延回路４０９は、データ出力のタイミング調整を可能にする。
【００５５】
エコークロックは、データパス３００を正確に追跡する。エコークロックの同一信号（ＰＡＳＳＥ、ＰＡＳＳＯ，ＴＲＩＰＵＬＳＥ及びＰＡＳＳＦ）はデータパス３００で使用され、それらの信号がある時に限りデータが送られるようにする。
【００５６】
図５Ａ及び５Ｂは、本発明の実施例によるパルス発生器を示す。このパルス発生器は、第１のパルス発生器５０４、第２のパルス発生器５０５、第３のパルス発生器５０６、第４のパルス発生器５０７、速度選択ロジック５０２、速度選択ライン５０３、ＴＲＩＰＵＬＳＥ信号３１７、ＰＡＳＳＯ信号３１３、ＰＡＳＳＥ信号３１２、ＰＡＳＳＯｄ信号３１５、ＰＡＳＳＥｄ信号３１４及びＰＡＳＳＦ信号３１６を有する。
【００５７】
第１のパルス発生器５０４は、ユーザの命令によりＴＲＩＰＵＬＳＥ３１７を発生する。一般的に、ＴＲＩＰＵＬＳＥ信号３１７は、ＲＥＡＤ信号が印加中でない時に発生されるため、読出し中でない時はデータは出力されない。第１のパルス発生器の１つの入力は、ＲＣＬＫ（クロックの立ち上がりエッジで）である。ＲＣＬＫは、システムクロックにすぎないものでもよい。
【００５８】
第２のパルス発生器５０５は、ＰＡＳＳＯ信号３１３を発生する。第２のパルス発生器５０５の１つの入力は、ＲＣＬＫである。第３の発生器５０６は、ＰＡＳＳＥ信号３１２を発生する。パルス発生器５０６の１つの入力は、ＲＣＬＫである。所与のクロックサイクルでいずれのパルスが、即ちＰＡＳＳＯ３１３かまたはＰＡＳＳＥ３１２が発生するかの選択は、奇数場所か偶数場所かを決めるＡ０による。Ａ０は最も低いオーダーのアドレスでありうる。
【００５９】
速度選択ロジック５０２は、速度選択ライン５０３、ＰＡＳＳＥ信号３１２及びＰＡＳＳＯ信号３１３に接続されている。速度選択ロジック５０２は、速度選択ラインに応答して、ＰＡＳＳＥ信号３１２またはＰＡＳＳＯ信号３１３が遅延された信号であるＰＡＳＳＥｄ信号３１４またはＰＡＳＳＯｄ信号３１５を発生する。速度選択ライン５０３は、１倍速か２倍速かの選択に使用される。速度選択ライン５０３は、１倍速が低、２倍速で高のような、１倍速で１つの状態、２倍速で１つの状態を有する。速度選択ライン５０３は、ユーザによる選択が可能である。速度選択ラインが１倍速動作に対応する場合、発生中のＰＡＳＳＥ信号３１２またはＰＡＳＳＯ信号３１３に応答して、それぞれＰＡＳＳＥｄ信号３１４またはＰＡＳＳＯｄ信号３１５が発生される。速度選択ラインが２倍速動作に対応する場合、ＰＡＳＳＥ信号３１２に応答する代わりにＰＡＳＳＯ信号３１３に応答してＰＡＳＳＥｄ信号３１４が発生され、またＰＡＳＳＯ信号３１３に応答する代わりにＰＡＳＳＥ信号３１０に応答してＰＡＳＳＯｄ信号３１５が発生される。
【００６０】
第４のパルス発生器５０７は、ＰＡＳＳＦ信号３１６を発生する。第４のパルス発生器５０７の１つの入力は、ＦＣＬＫ（クロックの降下エッジ）である。このＦＣＬＫは、ＲＣＬＫの補数である。ＰＡＳＳＦ信号３１６は、クロックの降下エッジに発生される。
【００６１】
図６は、本発明の実施例によるデータ転送方法を示す。
【００６２】
第１のデータ片は、出力レジスタへ送られる（６０１）。この第１のデータ片は、１ビットまたは他の任意量のデータ、例えば、１ワードまたは１ブロックのデータである。このデータは、一般的に、クロックの立ち上がりエッジに送られる。
【００６３】
第２のデータ片は、保持レジスタへ送られる（６０２）。この第２のデータ片は、１ビットまたは他の任意量のデータである。第２のデータ片は、一般的に、第１のデータ片の転送とほぼ同時に送られる。通常、クロックサイクルの半分に比べれば格段に小さい遅延が存在するかもしれない。この遅延は、第１のデータ片の転送速度を減少させることなく第２のデータ片をデータユニットから読出せるようにするために必要であろう。
【００６４】
第２のデータ片は、保持レジスタから出力レジスタへ送られる（６０３）。これは、一般的に、クロックの降下エッジに起こる。１倍速モードにおいて、第２のデータ片は第１のデータ片と同一であり、このため出力レジスタはクロックの立ち上がりエッジと降下エッジに同じデータを含む。２倍速モードでは、第２のデータ片はデータユニットからの別のデータ片である。この方法により、任意数のデータ片を転送することができる。
【００６５】
本発明の別の実施例は、第１または第２のデータ片を出力バッファへ送るステップを含む。このデータは、出力レジスタから出力バッファへ送られる。このデータは、プロセッサまたは他のデバイスで使用可能である。
【００６６】
本発明の別の実施例は、ＥＶＥＮ ＤＡＴＡ及びＯＤＤ ＤＡＴＡを有するデータの転送方法である。用語「ＥＶＥＮ ＤＡＴＡ」は、偶数番号の場所、偶数シーケンス、第１の半分、範囲または部分に記憶された、偶数アドレスを有するデータのことである。用語「ＯＤＤ ＤＡＴＡ」は、奇数番号の場所、奇数シーケンス、第２の半分、範囲または部分に記憶された奇数アドレスを有するデータのことである。用語「ＥＶＥＮ ＤＡＴＡ」及び「ＯＤＤ ＤＡＴＡ」は、偶数または奇数値を有するアドレスのことではない。
【００６７】
ＥＶＥＮ ＤＡＴＡは、データユニットから出力レジスタまたは保持レジスタへ送られる。ＯＤＤ ＤＡＴＡは、データユニットから出力レジスタまたは保持レジスタへ送られる。このデータは、一般的に、クロックの立ち上がりエッジに送られる。しかしながら、保持レジスタへ送られるデータは、出力レジスタへ送られるデータから遅延されている。
【００６８】
保持レジスタからのデータは、出力レジスタへ送られる。保持レジスタから出力レジスタへ送られるデータは、保持レジスタの中にあるデータである。このデータは、一般的に、クロックの降下エッジに送られる。
【００６９】
図７は、本発明の実施例のタイミング図である。このタイミング図の第１の半分（７０１−７０３）は１倍速動作であり、第２の半分（７０４−７０６）は２倍速動作である。用語「ＥＶＥＮ ＤＡＴＡ」は、偶数番号の場所または偶数シーケンスに記憶された、偶数アドレスを有するデータのことである。用語「ＯＤＤ ＤＡＴＡ」は、奇数番号の場所または奇数のシーケンスに記憶された、奇数アドレスを有するデータのことである。ＥＶＥＮ ＤＡＴＡ及びＯＤＤ ＤＡＴＡはバッファに接続され、マルチプレクサより選択可能である。ＤＱ（データピン）は、出力バッファ３２５からのデータである。ＭＵＸ及びＭＵＸ＊は、出力レジスタ１０２のデータラインである。
【００７０】
ＣＫ（クロック）の第１の立ち上がりエッジ７０１にＰＡＳＳＥ（パルス）が発生され、第１のバッファ３０６へ送られる。これらのパルスは、データの駆動時に、邪魔されずに駆動できるように使用されるが、それは、他の全てのバッファが第３の状態にあり、出力レジスタ１０２だけがデータを保持しているからである。出力レジスタは、バッファによる無力化が容易なキーパーラッチを有する。ＰＡＳＳＥはパルスであるため、第１のバッファ３０６はデータを送るとオフに戻り、かくしてＰＡＳＳＦが後で指示して、降下エッジでデータを駆動させると、そのデータは常に競争なしに駆動状態にある。ＰＡＳＳＥの立ち上がりエッジにより、偶数マルチプレクサ３０５を通過したデータユニット１０１からのデータ片は出力レジスタ１０２へ送られる。このため、ＤＱは降下するが、その理由は、この例では、ＥＶＥＮ ＤＡＴＡが低レベルであるからである。ＰＡＳＳＥｄもまた、ＣＫの立ち上がりエッジに作動される。ＰＡＳＳＥは、第１のバッファ３０６に対して、データの偶数片を出力レジスタ１０２へ送るように指示する。ＰＡＳＳＥｄは、データの偶数片を保持レジスタ１０３へ送る。ＰＡＳＳＥ及びＰＡＳＳＥｄは、１倍速動作の間、同じデータ片を偶数データマルチプレクサから転送する。ＣＫの降下エッジまたはその補数ＣＫ＊の立ち上がりエッジに、ＰＡＳＳＦ信号が作動される。このＰＡＳＳＦ信号は、第４のバッファ３１１へ送られ、そのデータ片が保持レジスタ１０３から出力レジスタ１０２へ送られるようにする。動作モードが１倍速であるため、ＰＡＳＳＦは出力レジスタ１０２内のデータを変化させない。ＰＡＳＳＦは、ＣＫの全ての降下エッジまたはＣＫ＊の全ての立ち上がりエッジに動作して、保持レジスタの内容を出力レジスタへ送らせる。
【００７１】
第２のサイクル７０２で、ＰＡＳＳＯが作動される。この例では、ＥＶＥＮ ＤＡＴＡは低、ＯＤＤ ＤＡＴＡは高レベルである。ＰＡＳＳＯの立ち上がりエッジに、奇数マルチプレクサ３０４を通過したデータユニット１０１からのデータ片が出力レジスタ１０２へ送られる。ＰＡＳＳＯｄ信号は、ＰＡＳＳＯ信号作動のすぐ後に作動可能であるが、ＰＡＳＳＯとほぼ同時に作動される。ＰＡＳＳＯｄにより、奇数マルチプレクサ３０４を通過したデータユニット１０１からのＯＤＤ ＤＡＴＡは、保持レジスタ１０３へ送られる。ＯＤＤ ＤＡＴＡは高レベルであり、出力レジスタ１０２へ送られているため、ＤＱを高レベルで示す。ＰＡＳＳＦ信号は再び、上述したように、ＣＫの降下エッジまたはＣＫ＊の立ち上がりエッジに作動される。
【００７２】
第３のサイクル７０３で、ＴＲＩＰＵＬＳＥ信号が作動され、出力レジスタへ２つの０を与える。このＴＲＩＰＵＬＳＥ信号が作動されると、システムが高インピーダンス状態になる。このＴＲＩＰＵＬＳＥ信号はここで作動される必要はないが、ＣＫの立ち上がりエッジにユーザの選択に応答して作動される。ＴＲＩＰＵＬＳＥ信号が作動されると、出力レジスタ１０２は２つの０状態となる。ゼロ検出器または他の何らかの手段を用いて、保持レジスタ１０３を２つの０状態にする。ＰＡＳＳＥ、ＰＡＳＳＥｄ、ＰＡＳＳＯ及びＰＡＳＳＯｄは、ＴＲＩＰＵＬＳＥ信号が作動される時は作動されない。出力レジスタ１０２は、ＰＡＳＳＦが作動される時２つの０状態を維持するが、その理由は保持レジスタ１０３もまた２つの０状態にあるからである。ＴＲＩＰＵＬＳＥ信号は、データが読出し中でない時は必ず作動することが可能であり、このためＤＱがデータであると解釈されるのが防止される。
【００７３】
第４のサイクル７０４で、２倍速動作に入る。ＤＤＲ（２倍速）信号は、ユーザの選択に応答して低レベルから高レベルへ変化している。ＰＡＳＳＥが作動され、偶数データマルチプレクサ３０５を通過したデータユニット１０１からのデータが出力レジスタ１０２へ送られる。しかしながら、１倍速動作と異なり、ＰＡＳＳＯｄがＰＡＳＳＥｄの代わりに作動される。ＯＤＤ ＤＡＴＡが保持レジスタへ送られる。ＣＫの降下エッジまたはＣＫ＊の立ち上がりエッジに、ＰＡＳＳＦがいつもと同じように作動される。しかしながら、ＰＡＳＳＥｄでなくてＰＡＳＳＯｄが作動されているため、出力レジスタ上にはＯＤＤ ＤＡＴＡがおかれている。かくして、ＤＱは、この例では高レベルから低レベルへ降下する。
【００７４】
第５のサイクル７０５で、ＰＡＳＳＯが作動される。１倍速動作の場合と同様に、ＰＡＳＳＯｄでなくてＰＡＳＳＥｄが作動される。ＯＤＤ ＤＡＴＡは、データユニット１０１から出力レジスタ１０２へ送られ、ＥＶＥＮ ＤＡＴＡがデータユニット１０１から保持レジスタ１０３へ送られる。ＣＫの降下エッジまたはＣＫ＊の立ち上がりエッジに、ＰＡＳＳＦが作動され、保持レジスタから出力レジスタにＥＶＥＮ ＤＡＴＡを送る。
【００７５】
第６のサイクル７０６で、ＴＲＩＰＵＬＳＥが作動され、出力レジスタは２つの０状態となる。
【００７６】
結論
本発明は、多種多様な電子システムに実用可能であり。特定の実施例につき図示説明したが、当業者は、同一目的を達成するように設計された任意の構成を、図示した特定の実施例の代わりに用いることができることがわかるであろう。本願は、種々の変形例または設計変更を包含するものと意図されている。従って、本発明は、頭書の特許請求の範囲及びその均等物のみで限定されることが明らかである。
【図面の簡単な説明】
【図１Ａ】 図１Ａは、データパスの１つの実施例のブロック図である。
【図１Ｂ】 図１Ｂは、データパスの１つの実施例のブロック図である。
【図１Ｃ】 図１Ｃは、データパスの１つの実施例のブロック図である。
【図１Ｄ】 図１Ｄは、データパスの１つの実施例のブロック図である。
【図２】 図２は、データパスの１つの実施例のブロック図である。
【図３Ａ】 図３Ａは、データパスの１つの実施例のブロック図である。
【図３Ｂ】 図３Ｂは、データパス及び出力バッファの１つの実施例のブロック図である。
【図３Ｃ】 図３Ｃは、出力バッファの１つの実施例の真理値表である。
【図３Ｄ】 図３Ｄは、レジスタの１つの実施例のブロック図である。
【図４】 図４は、エコークロックの１つの実施例のブロック図である。
【図５Ａ】 図５Ａは、パルス発生器の１つの実施例のブロック図である。
【図５Ｂ】 図５Ｂは、パルス発生器の１つの実施例のブロック図である。
【図６】 図６は、データ転送方法の１実施例を示すフローチャートである。
【図７】 図７は、データパスの１つの実施例のタイミング図である。
【発明の分野】
本発明は、一般的にデータパスに関し、さらに詳細には、単一または倍のデータ転送速度が可能な出力データパスに関する。
【０００２】
【発明の背景】
コンピュータシステムのデータ転送速度は、システム総合性能の主要部分であることが多い。１つのコンポーネントから他のコンポーネントへのデータ転送速度を速くできればできるほど、システムは速くなる。このデータ転送速度は、システム性能を制限する厳しいボトルネックとなる可能性がある。
【０００３】
メモリデバイス及び回路は、データ転送速度を速くしたいシステムコンポーネントである。メモリデバイスは、データ転送用のデータパスを有する。メモリ回路は、コンピュータ及びデータの永久的または一時的蓄積を必要とする他のシステムにおける重要なコンポーネントである。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のようなメモリ回路は、マイクロプロセッサシステムのようなシステムで使用される。これらのシステムに用いるデータ速度及びデータ量は増加しており、これによりメモリ回路がますます必要になっている。設定時間内で書込みまたは読出し可能なデータ量は、非常に重要である。メモリは、種々のコンピュータ関連システムの重要なコンポーネントであることが多い。データにアクセス可能な速度を増加すると、それらのシステムの速度を増加することができる。
【０００４】
プロセッサを用いるシステムでは、プロセッサは或る特定の周波数で動作する。メモリデバイスをプロセッサと同じ周波数で動作させるのが理想である。しかしながら、コストが高くつくため、メモリデバイスをプロセッサと同じ速度で動作させない。メモリデバイスは通常、プロセッサの速度の何分の１かの速度で動作するため、システム速度が遅くなる原因となっている。
【０００５】
プロセッサシステムにおいて主要メモリとして用いるダイナミック・ランダム・アクセス・メモリの動作速度が増加しているが、それはマイクロプロセッサの動作速度に比べれば依然として低い。このように速度が比較的低く、ＤＲＡＭのアクセス時間及びサイクル時間がシステム全体性能のボトルネックとなるため、マイクロプロセッサの待ち時間が増加し、高速処理が妨げられる。
【０００６】
メモリ回路のデータ書込み及び読出し速度を速くする方法の１つとして、メモリ回路を、エコークロック周波数で動作し、高速データ転送を行うように構成することがある。これは、マイクロプロセッサでは、その動作周波数を上げることにより既に行われている。例えば、一般的に、２００メガヘルツのマイクロプロセッサは、５０メガヘルツのマイクロプロセッサよりも速度が格段に大きい。しかしながら、高い動作周波数で回路を動作させると、別の問題が生じる。例えば、高い周波数で動作する回路の発生熱量及び使用電力が大きく増加する。このため、熱及び電力の問題を解決するには高いコストがかかる。さらに、ラップトップのような携帯用デバイスの使用が増加しているが、これらの回路の消費電力を減少する必要がある。また、動作周波数が高くなれば高くなるほど、集積回路のダイがより高価になる。
【０００７】
メモリデバイスは多種多様なシステムに使用されるため、メモリデバイスのコストを有意に増加させずに速度を増加できれば、ワープロから現金自動引出し機に至る全ての装置が仕事をより迅速に行えるようになる。
【０００８】
データ転送にデータパスを用いる他のシステムコンポーネントがある。これらのデータパスによるデータ転送が高速で行えれば、システムの総合性能が向上するであろう。データパスは、データをデータアレイまたはハードドライブから転送するために使用できる。
【０００９】
上記理由及び、当業者であれば本明細書を読んで理解すると明らかになる以下に述べる他の理由により、２つの転送速度を有するデータパス及び２つのデータ速度で転送を行う方法が必要とされている。
【００１０】
【発明の概要】
本発明によると、転送速度が１倍速と２倍速の間で選択可能なデータ転送システムであって、データユニットと、データユニットに結合された保持レジスタと、データユニット及び保持レジスタに結合された出力レジスタと、立ち上がりエッジ及び降下エッジを有するクロックを受けるクロック入力と、出力レジスタ及び保持レジスタに結合されて１倍速動作または２倍速動作を選択する選択機構とを有し、２倍速動作において、出力レジスタは、クロックの立ち上がりエッジにデータユニットから送られる第１のデータ片を受け取り、保持レジスタは、クロックの立ち上がりエッジにデータユニットから送られる第２のデータ片を受け取り、出力レジスタは、クロックの降下エッジに保持レジスタから送られる第２のデータ片を受け取り、１倍速動作において、出力レジスタは、クロックの立ち上がりエッジにデータユニットから送られる第１のデータ片を受け取り、保持レジスタは、クロックの立ち上がりエッジにデータユニットから送られる第１のデータ片を受け取り、出力レジスタは、クロックの降下エッジに保持レジスタから送られる第１のデータ片を受け取り、さらに、出力レジスタに結合され、２倍速動作時にはクロックの立ち上がりエッジ及び降下エッジにそれぞれ第１及び第２のデータ片を受け取り、１倍速動作時にはクロックの立ち上がりエッジ及び降下エッジに第１のデータ片を受け取る出力バッファを有することを特徴とするデータ転送システムが提供される。
【００１１】
本発明によると、転送速度が選択可能なシステムであって、データユニットと、データユニットに結合された第１のパスと、データユニットに結合された第２のパスと、第１及び第２のパスに結合された保持レジスタと、第１のパス、第２のパス及び保持レジスタに結合された出力レジスタと、第１のエッジ及び第２のエッジを有するクロックを受けるクロック入力と、出力レジスタ及び保持レジスタに結合されて１倍速動作または２倍速動作を選択する選択機構とより成り、２倍速動作において、出力レジスタは、クロックの第１のエッジにデータユニットから第１のパスを介して送られる第１のデータ片を受け取り、保持レジスタは、クロックの第１のエッジにデータユニットから第２のパスを介して送られる第２のデータ片を受け取り、出力レジスタは、データユニットから第２のパスを介して保持レジスタへ送られた第２のデータ片をクロックの第２のエッジに保持レジスタから受け取り、１倍速動作において、出力レジスタは、クロックの第１のエッジにデータユニットから第１のパスを介して送られる第１のデータ片を受け取り、保持レジスタは、クロックの第１のエッジにデータユニットから第２のパスを介して送られる第１のデータ片を受け取り、出力レジスタは、データユニットから第２のパスを介して保持レジスタへ送られた第１のデータ片をクロックの第２のエッジに保持レジスタから受け取り、さらに、出力レジスタに結合され、２倍速動作時にはクロックの第１及び第２のエッジにそれぞれ第１及び第２のデータ片を受け取り、１倍速動作時にはクロックの第１及び第２のエッジに第１のデータ片を受け取る出力バッファを含むことを特徴とする転送速度が選択可能なシステムをも提供される。
本発明によると、さらに、データユニットから出力バッファへデータを転送する方法であって、２倍速動作において、第１のデータ片をクロックの第１のエッジにデータユニットから出力レジスタ及び出力バッファへ送り、第２のデータ片を第１のエッジにデータユニットから保持レジスタへ送り、第２のデータ片を第１のデータ片が送られた後のクロックの第２のエッジに保持レジスタから出力レジスタ及び出力バッファへ送ることによりデータを出力バッファへ転送し、１倍速動作において、第１のデータ片をクロックの第１のエッジにデータユニットから出力レジスタ及び出力バッファへ送り、第１のデータ片を第１のエッジにデータユニットから保持レジスタへ送り、第１のデータ片を第１のデータ片が送られた後のクロックの第２のエッジに保持レジスタから出力レジスタ及び出力バッファへ送ることによりデータを出力バッファへ転送することを特徴とするデータ転送方法をも提供される。
【００１２】
【実施例の詳細な説明】
本発明の以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範囲から逸脱することなくプロセスの、または機械的な設計変更を行うことができる。以下の説明中の用語「ウェーハ」及び「基板」は、ベースとなる任意の半導体構造を包含するものである。それらの用語は共に、シリコン・オン・サファイア（ＳＯＳ）技術、シリコン・オン・インシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドーピングを施した、または施さない半導体、ベースとなる半導体構造により支持された珪素のエピタキシャル層だけでなく、当業者によく知られた他の半導体構造を包含すると理解されるべきである。さらに、以下の説明において、「ウェーハ」または「基板」を言及する際、ベースとなる半導体構造には、前のプロセスにより領域／接合が形成されている場合がある。従って、以下の詳細の説明は限定的な意味でとらえるべきでなく、本発明の範囲は頭書の特許請求の範囲によってのみ決定される。
【００１３】
本発明は、複数のデータ速度が可能な出力データパスを包含する。データを２倍のデータ速度で転送することにより、単一データ速度によるデータ転送と同じ時間で、２倍の量のデータを転送することができる。データパスを用いる用途には、単一データ速度による動作が望ましいものと、２つのデータ速度による動作が望ましいものがある。ユーザは、タイミングを変更せず、途中で速度を２倍速から１倍速へ、また１倍速から２倍速へ変更することができる。実施例によっては、単一のデータピン（ＤＱ）が、１倍速動作においてクロックの立ち上がりエッジに１サイクル当たり１ビットのデータを駆動し、２倍速動作においてクロックの立ち上がりエッジに２ビットのデータを、即ちクロックの立ち上がりエッジに１ビット、またクロックの降下エッジで１ビットを駆動する。別法として、クロックの補数である補数クロックを発生することができる。その場合、クロックの立ち上がりエッジで１ビット、また補数クロックの立ち上がりエッジで１ビットの、１サイクルにつき２ビットのデータが駆動される。２倍速動作によると、同一速度で２倍のデータを転送することができる。２倍速動作時、１つのデータラインが出力レジスタへ送られると同時に、別のデータラインが保持レジスタへ送られる。１倍速動作時、同じデータラインが出力レジスタと保持レジスタへ送られるため、同じデータがクロックの両エッジで駆動されるようにする。
【００１４】
本発明は、帯域幅の問題のある任意のシステムまたはデバイスにも利用できる。例えば、ディスクドライブ、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）及びＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に利用可能である。
【００１５】
図１Ａは、本発明の実施例によるデータパスを示す。このデータパスは、データユニット１０１、出力レジスタ１０２及び保持レジスタ１０３を有する。
【００１６】
データユニット１０１は、データを記憶するシステムまたはデバイスでよい。このデータユニットは通常、メモリセル、メモリブロックまたはメモリアレイであるが、ディスクドライブでもよい。
【００１７】
出力レジスタ１０２は、データユニット１０１に結合されている。出力レジスタは、キーパーラッチを有する１対のデータ線として実現可能である。出力レジスタ１０２は他の方式でも実現可能である。第１のデータ片が、クロックの立ち上がりエッジにデータユニット１０１から出力レジスタ１０２へ送られる。
【００１８】
保持レジスタ１０３は、データユニット１０１と出力レジスタ１０２とに結合されている。保持レジスタ１０３は、キーパーラッチを有する１対のデータ線として実現可能である。保持レジスタ１０３は他の方式で実現することもできる。第２のデータ片は、クロックの立ち上がりエッジにデータユニットから保持レジスタ１０３へ送られる。１倍速動作では、第２のデータ片は第１のデータ片と同一であり、同一のメモリ場所にある。従って、１倍速動作では、データユニットからこの同一のデータ片がクロックの立ち上がりエッジに出力レジスタ１０２と保持レジスタ１０３の両方へ送られ、クロックの降下エッジにこのデータ片が保持レジスタから出力レジスタ１０２へ送られる。２倍速動作では、第２のデータ片は第１のデータ片とは異なり、異なるメモリ場所にある。従って、２倍速動作では、データユニットから第１及び第２のデータ片がクロックの立ち上がりエッジに出力レジスタ１０２と保持レジスタ１０３へそれぞれ送られ、第２のデータ片はクロックの降下エッジに保持レジスタから出力レジスタへ送られる。
【００１９】
別の実施例では、第１のデータ片は、第１の事象発生によりデータユニット１０１から出力レジスタ１０２へ送られ、第２のデータ片は、第１の事象発生によりデータユニット１０１から保持レジスタ１０３へ送られ、またこの第２のデータ片は、第２の事象発生により保持レジスタ１０３から出力レジスタ１０２へ送られる。第１及び第２の事象は、信号、種々のクロックまたはクロックの種々のエッジでもよい。
【００２０】
図１Ｂは、本発明の一実施例によるデータパスを示す。このデータパスは、データユニット１０１、出力レジスタ１０２及び複数の保持レジスタ１０６を有する。
【００２１】
データユニット１０１は、データを記憶するシステムまたはデバイスでよい。このデータユニットは通常、メモリセル、メモリデブロック、またはメモリアレイであるが、ディスクドライブでもよい。
【００２２】
出力レジスタ１０２は、データユニット１０１に結合されている。出力レジスタは、キーパーラッチを備えた１対のデータ線として実現可能である。第１のデータ片は、データユニット１０１から出力レジスタ１０２へ送られる。
【００２３】
複数の保持レジスタ１０６は、データユニット１０１と出力レジスタ１０２とに結合されている。各保持レジスタは、キーパーラッチを備えた１対のデータ線として実現可能である。複数個の第２のデータ片は、第１のデータ片がデータユニット１０１から出力レジスタ１０２へ送られるのと実質的に同時にデータユニット１０１から複数の保持レジスタ１０６へ送られる。その後、この複数個の第２のデータ片は、複数の保持レジスタ１０６から出力レジスタ１０２へ送られるため、この複数個の第２のデータ片は、同一クロックサイクル内または多数のクロックサイクルに亘って出力レジスタ１０２へ送られる。
【００２４】
複数個の第２のデータ片の、第２の保持レジスタ１０６から出力レジスタへの転送は、種々の方法で行うことができる。第２のデータ片はそれぞれ、種々の信号または入力により、クロックを分割して、または１つのクロックの種々相でデータ片を送ることにより転送可能である。例えば、１０個の保持レジスタが１０個のデータ片を送る場合、１０個の別の信号を用いてこれら１０個のデータ片を１サイクルで転送できる。
【００２５】
図１Ｃに示す別の実施例において、データパスは、出力バッファ１０４を有する。出力バッファ１０４は、出力レジスタ１０２に接続されている。
【００２６】
図１Ｄに示すさらに別の実施例では、データパスは、出力バッファ１０４と、遅延ユニット１０５とを有する。出力バッファ１０４は遅延ユニット１０５に接続され、この遅延ユニットは出力レジスタ１０２に接続されている。遅延ユニット１０５は、出力バッファ１０４へ送る前にデータ片をオフセットまたは遅延するのを可能にする。
【００２７】
図２は、本発明の実施例によるデータパスを示す。このデータパスは、データユニット１０１、奇数パス２０４、偶数パス２０５、出力レジスタ１０２、選択機構２０６及び保持レジスタ１０３を有する。
【００２８】
データユニット１０１は、データを記憶する任意のシステムまたはデバイスでよい。例えば、データユニットはディスクドライブまたはデータアレイでよい。
【００２９】
奇数パス２０４は、データユニット１０１に接続されている。この奇数パス２０４は、奇数アドレスを有する、または奇数番号の場所に記憶されたデータを選択できる。用語「ＯＤＤ ＤＡＴＡ」は、奇数パス２０４によりアクセスされるこのデータのことである。奇数パス２０４は、奇数値を有するデータだけをアクセスするの意ではない。
【００３０】
偶数パス２０５は、データユニットに接続されている。偶数パス２０５は、偶数アドレスを有する、または偶数番号の場所に記憶されたデータを選択できる。用語「ＥＶＥＮ ＤＡＴＡ」は、偶数アドレスを有する、または偶数番号の場所に記憶されたデータのことである。別法として、データユニット１０１のデータを選択する別の方法を用いるものもある。例えば、偶数パス２０５はデータユニット１０１にある最後の半分のデータを選択し、一方、奇数パス２０４はデータユニット１０１の最初の半分のデータを選択できるようにしてもよい。
【００３１】
出力レジスタ１０２は、奇数パス２０４と、偶数パス２０５とに結合されている。出力レジスタ１０２は、キーパーラッチを備えた１対のデータ線として実現可能である。第１のデータ片は、クロックの立ち上がりエッジに、データユニット１０１から奇数パス２０４または偶数パス２０５を介して出力レジスタ１０２へ送られる。第１のデータ片は、ＥＶＥＮ ＤＡＴＡまたはＯＤＤ ＤＡＴＡである。
【００３２】
保持レジスタ１０３は、奇数パス２０４、偶数パス２０５及び出力レジスタ１０２に結合されている。保持レジスタ１０３は、キーパーラッチを備えた１対のデータ線として実現可能である。第２のデータ片は、クロックの立ち上がりエッジにデータユニットから奇数パス２０４または偶数パス２０５を介して保持レジスタ１０３へ送られる。
【００３３】
１倍速動作では、第２のデータ片は第１のデータ片と同一であり、第２のデータ片は第１のデータ片と同じメモリアドレスまたは場所のものである。奇数パス２０４または偶数パス２０５により選択されたデータは、出力レジスタ１０２及び保持レジスタ１０３へ実質的に同時に送られる。このデータはクロックの立ち上がりエッジに送られるが、データを保持レジスタ１０３へ転送するにつき小さい遅延が存在するかもしれない。
【００３４】
２倍速動作では、第２のデータ片は、第１のデータ片とは異なるデータ片である。第１のデータ片がＥＶＥＮ ＤＡＴＡである場合、第２のデータ片はＯＤＤ ＤＡＴＡである。第１のデータ片がＯＤＤ ＤＡＴＡであれば、第２のデータ片はＥＶＥＮ ＤＡＴＡである。第２のデータ片はその後、クロックの降下エッジに保持レジスタ１０３から出力レジスタ１０２へ送られる。
【００３５】
実施例には、データパスが選択機構２０６を備えるものがある。選択機構２０６はデータパスに接続され、１倍速または２倍速の動作選択を可能にする。選択機構２０６は、何れのデータを送るか（ＯＤＤ ＤＡＴＡかあるいはＥＶＥＮ ＤＡＴＡか）を選択できる。
【００３６】
図３Ａは、本発明の実施例による出力データパス３００を示す。このデータパスは、データユニット１０１、偶数マルチプレクサ３０５、奇数マルチプレクサ３０４、第１のバッファ３０６、第２のバッファ３０７、第１の追加バッファ３０８、第２の追加バッファ３０９、第３のバッファ３１０、第４のバッファ３１１、出力レジスタ１０２、保持レジスタ１０３、ゼロ検出器３２４、ＰＡＳＳＯ信号３１３、ＰＡＳＳＥ３１２、ＰＡＳＳＯｄ信号３１５、ＰＡＳＳＥｄ信号３１４、ＰＡＳＳＦ信号３１６及びＴＲＩＰＵＬＳＥ信号３１７を有する。
【００３７】
バッファは、ある線に沿って送られるデータのような信号の状態を整える回路である。トライステートバッファは、その出力を０、１または第３の状態に駆動できるバッファである。トライステートバッファは、第３の状態にあるとデータを転送できない。
【００３８】
データユニット１０１は、データを記憶する任意のシステムまたはデバイスでよい。通常、このデータユニットは、メモリブロック、メモリアレイまたはメモリセルである。データユニット１０１は、１クロックサイクルにつき２度以上のデータアクセスを可能にする制御回路を含むことができる。データユニット１０１は、ディスクドライブでもよい。
【００３９】
奇数マルチプレクサ３０４は、データユニット１０１に接続されている。奇数マルチプレクサ３０４は、奇数アドレスを有する、または奇数番号の場所に記憶されたデータを選択できる。用語「ＯＤＤ ＤＡＴＡ」は、奇数マルチプレクサ３０４により選択されるこのデータのことである。奇数マルチプレクサ３０４は、奇数の値を有するデータだけを選択するものではない。
【００４０】
偶数マルチプレクサ３０５は、データユニット１０１に接続されている。偶数マルチプレクサ３０５は、偶数アドレスを有する、または偶数番号の場所に記憶されたデータを選択できる。用語「ＥＶＥＮ ＤＡＴＡ」は、偶数アドレスを有する、または偶数番号の場所に記憶されたデータのことである。データユニット１０１への複数の接続を行う他の方法を用いる実施例もある。
【００４１】
偶数マルチプレクサ３０５及び奇数マルチプレクサ３０４は、偶数または奇数パスの一部でもよい。各マルチプレクサは、互いに別個の、そしてトライステートバッファ、出力レジスタ１０２及び保持レジスタ１０３での多重化とは別個の、初期レベルの多重化を行う。多数のデータラインを各マルチプレクサへ送ることができる。可能なデータラインのリストとしては、複数のデータビット（内部データパスが必要以上に広い場合）、冗長データ及びバッファリング済みの書込みデータがある。何れのデータラインを選択するかは、周辺ロジックにより決まる。各データマルチプレクサは正しいデータを与える（偶数マルチプレクサ３０５はＥＶＥＮ ＤＡＴＡを、奇数マルチプレクサ３０４は、ＯＤＤ ＤＡＴＡを与える）。
【００４２】
第１のバッファ３０６は、偶数マルチプレクサ３０５に接続されている。この第１のバッファ３０６は、３つの状態が可能なバッファである。第１のバッファ３０６は、偶数マルチプレクサ３０５を通過したデータユニット１０１からのＥＶＥＮ ＤＡＴＡを、出力レジスタ１０２へ送る。ＰＡＳＳＥ信号パルス３１２は、第１のバッファ３０６に対して、クロックの立ち上がりエッジにＥＶＥＮ ＤＡＴＡを送るように指示する。ＰＡＳＳＥ信号３１２が作動される場合は、ＰＡＳＳＯ信号３１３と、ＴＲＩＰＵＬＳＥ３１７は作動されない。
【００４３】
第２のバッファ３０７は、奇数マルチプレクサ３０４に接続されている。この第２のバッファ３０７は、３つの状態が可能なバッファである。第２のバッファ３０７は、奇数マルチプレクサ３０４を通過したデータユニット１０１からのＯＤＤ ＤＡＴＡを、出力レジスタ１０２へ送る。ＰＡＳＳＯ信号パルス３１３は、第２のバッファ３０７に対して、クロックの立ち上がりエッジにＯＤＤ ＤＡＴＡを送るように指示する。ＰＡＳＳＯ信号３１３が作動される場合は、ＰＡＳＳＥ信号３１２及びＴＲＩＰＵＬＳＥ信号３１７は作動されない。
【００４４】
出力レジスタ１０２は、第１のバッファ３０６と、第２のバッファ３０７とに結合されている。出力レジスタ１０２は、キーパーラッチを備えた１対のデータ線として実現可能である。図３Ｄは、出力レジスタを実現する１つの方法を示す。
【００４５】
第３のバッファ３１０は、出力レジスタ１０２に接続されている。この第３のバッファ３１０は３つの状態が可能なバッファである。第３のバッファ３１０は、出力レジスタ１０２に２つ０を入力できる。第３のバッファ３１０は、出力レジスタ１０２に２つの０を送ることができるにすぎない。出力レジスタ１０２に２つの０を入力し、２つの０検出器３２４にこれらの２つの０を検出させると、保持レジスタ１０３にも２つの０が入力される。２つの０は、ＭＵＸとＭＵＸ＊とが０ということである。ＴＲＩＰＵＬＳＥ信号３１７は、第３のバッファ３１０に接続されて、２つの０を出力レジスタ１０２に何時入力すべきかを指示する。ＴＲＩＰＵＬＳＥ信号３１７は、ユーザの選択に応答してクロックの立ち上りエッジに作動される。ＴＲＩＰＵＬＳＥ信号３１７が作動される場合は、ＰＡＳＳＯ信号３１３及びＰＡＳＳＥ信号３１２は作動されない。
【００４６】
第１の追加バッファ３０８は、偶数マルチプレクサ３０５に接続されている。第１の追加バッファ３０８は、３つの状態が可能なバッファである。第１の追加バッファ３０８は、偶数マルチプレクサ３０５を通過したデータユニット１０１からのＥＶＥＮ ＤＡＴＡを、保持レジスタ１０３へ送る。ＰＡＳＳＥｄ信号パルス３１４は、第１の追加バッファ３０８に対して、クロックの立ち上がりエッジにＥＶＥＮ ＤＡＴＡを保持レジスタ１０３へ送るように指示する。ＰＡＳＳＥｄ信号３１４は、ＰＡＳＳＥ信号３１２またはＰＡＳＳＯ信号３１３がわずかに遅延された信号である。
【００４７】
第２の追加バッファ３０９は、奇数マルチプレクサ３０４に接続されている。第２の追加バッファ３９０は、３つの状態が可能なバッファである。第２の追加バッファ３０９は、奇数マルチプレクサ３０４を通過したデータユニット１０１からのＯＤＤ ＤＡＴＡを、保持レジスタ１０３へ送る。ＰＡＳＳＯｄ信号パルス３１５は、第２の追加バッファ３０９に対して、クロックの立ち上がりエッジにＯＤＤ ＤＡＴＡを保持レジスタ１０３へ送るように指示する。ＰＡＳＳＯｄ信号３１５は、ＰＡＳＳＯ信号３１３またはＰＡＳＳＥ信号３１２がわずかに遅延された信号である。
【００４８】
１倍速動作において、ＰＡＳＳＯｄ信号及びＰＡＳＳＥｄ信号は、それぞれＰＡＳＳＯ信号及びＰＡＳＳＥ信号が送られる時に送られて、データの同一片が保持レジスタ１０３及び出力レジスタ１０２へ送られるようにする。２倍速動作では、ＰＡＳＳＯｄ信号及びＰＡＳＳＥｄ信号は、それぞれＰＡＳＳＥ信号及びＰＡＳＳＯ信号が送られる時に送られ、ＯＤＤ ＤＡＴＡが出力レジスタ１０２へ送られる時にＥＶＥＮ ＤＡＴＡが保持レジスタ１０３へ、またＥＶＥＮ ＤＡＴＡが出力レジスタ１０２へ送られる時にＯＤＤ ＤＡＴＡが保持レジスタ１０３へ送られるようにする。
【００４９】
保持レジスタ１０３は、第１の追加バッファ３０８、第２の追加バッファ３０９及び第４のバッファ３１１に結合されている。保持レジスタは、キーパーラッチを備えた１対のデータ線として実現可能である。図３Ｄは、出力レジスタの１つの実現方法を示す。第２のデータ片は、クロックの立ち上がりエッジにデータユニット１０１から保持レジスタ１０３へ送られる。第２のデータ片は、ＥＶＥＮ ＤＡＴＡまたはＯＤＤ ＤＡＴＡである。１倍速動作では、第２のデータ片は第１のデータ片と同一である。このデータはクロックの立ち上がりエッジに送られるが、データ転送には小さな遅延が存在するかもしれない。
【００５０】
第４のバッファ３１１は、保持レジスタ１０３と、出力レジスタ１０２とに結合されている。第４のバッファ３１１は、クロックの降下エッジに保持レジスタ１０３から出力レジスタ１０２へデータを送る。第４のバッファ３１１へ結合されるＰＡＳＳＦ信号３１６は、第４のバッファ３１１へ対して、データを転送するよう指示する。ＰＡＳＳＦ信号３１６は、クロックの降下エッジ毎に第４のバッファ３１１へ送られる。
【００５１】
一般的に、バッファに送られる信号はパルスである。
【００５２】
１つの実施例において、図３Ｂ及び３Ｃに示すような出力バッファ３２５は、データを他のシステムデバイスに送るために、データパス３００の出力レジスタ１０２に接続される。この出力バッファは、真の入力と、反転入力とを有し、３つの出力、即ち「１」、「０」及び第３の状態を発生できる。出力バッファの真の入力が「１」であると、プルアップがオンになり、一方、出力バッファの真の入力が「０」であると、プルアップがオフになる。反転入力は、同様な態様でプルダウンを制御するため、バッファは「０」、「１」及び第３の状態を出力できる。出力バッファ３２５へ２つの０が入力されると、出力バッファはその出力を高インピーダンス状態にする。このため、複数のデータパスを一緒に接続して１つのデータパスにし、他のデータバスを高インピーダンス状態にすることが可能となる。
【００５３】
図４は、出力バッファ４０２に結合されたエコークロック４０１を示す。このエコークロックは、データが有効であるのを示し、データの捕捉を容易にするために使用される。真及び偽のエコークロックを発生できる。真のエコークロックは、入力をＶＣＣに接続することにより、また、偽のエコークロックは入力をアースに接続することにより得ることができる。エコークロック４０１は、第１のバッファ４０５、第２のバッファ４０６、第３のバッファ４０７及び第４のバッファ４０８を有する。第１のバッファ４０５は、入力、１対のデータライン及びＰＡＳＳＥ信号３１２に結合されている。そのデータライン対を、ＭＵＸＣ及びＭＵＸＣ＊で示す。ＭＵＸＣ＊は、一般的にＭＵＸＣの補数である。第１のバッファ４０５は、ＰＡＳＳＥ信号３１２により指示されると、入力をそのデータライン対に送る。第２のバッファ４０６は、その入力、データライン対及びＰＡＳＳＯ信号３１３に結合されている。第２のバッファ４０６は、ＰＡＳＳＯ信号３１３により指示されると、入力をそのデータライン対に送る。第３のバッファ４０７は、入力、データライン対及びＴＲＩＰＵＬＳＥ信号３１７に結合されている。第３のバッファ４０８は、ＴＲＩＰＵＬＳＥ３１７により指示されると、入力をそのデータライン対に送る。第４のバッファ４０８は、入力の補数、データライン対及びＰＡＳＳＦ信号３１６に結合されている。この第４のバッファは、ＰＡＳＳＦ信号により指示されると、その入力の補数をデータライン対に送る。
【００５４】
エコークロック４０１は、そのデータライン対を出力バッファ４０２に接続する遅延回路４０９を含むことができる。遅延回路４０９は、データ出力のタイミング調整を可能にする。
【００５５】
エコークロックは、データパス３００を正確に追跡する。エコークロックの同一信号（ＰＡＳＳＥ、ＰＡＳＳＯ，ＴＲＩＰＵＬＳＥ及びＰＡＳＳＦ）はデータパス３００で使用され、それらの信号がある時に限りデータが送られるようにする。
【００５６】
図５Ａ及び５Ｂは、本発明の実施例によるパルス発生器を示す。このパルス発生器は、第１のパルス発生器５０４、第２のパルス発生器５０５、第３のパルス発生器５０６、第４のパルス発生器５０７、速度選択ロジック５０２、速度選択ライン５０３、ＴＲＩＰＵＬＳＥ信号３１７、ＰＡＳＳＯ信号３１３、ＰＡＳＳＥ信号３１２、ＰＡＳＳＯｄ信号３１５、ＰＡＳＳＥｄ信号３１４及びＰＡＳＳＦ信号３１６を有する。
【００５７】
第１のパルス発生器５０４は、ユーザの命令によりＴＲＩＰＵＬＳＥ３１７を発生する。一般的に、ＴＲＩＰＵＬＳＥ信号３１７は、ＲＥＡＤ信号が印加中でない時に発生されるため、読出し中でない時はデータは出力されない。第１のパルス発生器の１つの入力は、ＲＣＬＫ（クロックの立ち上がりエッジで）である。ＲＣＬＫは、システムクロックにすぎないものでもよい。
【００５８】
第２のパルス発生器５０５は、ＰＡＳＳＯ信号３１３を発生する。第２のパルス発生器５０５の１つの入力は、ＲＣＬＫである。第３の発生器５０６は、ＰＡＳＳＥ信号３１２を発生する。パルス発生器５０６の１つの入力は、ＲＣＬＫである。所与のクロックサイクルでいずれのパルスが、即ちＰＡＳＳＯ３１３かまたはＰＡＳＳＥ３１２が発生するかの選択は、奇数場所か偶数場所かを決めるＡ０による。Ａ０は最も低いオーダーのアドレスでありうる。
【００５９】
速度選択ロジック５０２は、速度選択ライン５０３、ＰＡＳＳＥ信号３１２及びＰＡＳＳＯ信号３１３に接続されている。速度選択ロジック５０２は、速度選択ラインに応答して、ＰＡＳＳＥ信号３１２またはＰＡＳＳＯ信号３１３が遅延された信号であるＰＡＳＳＥｄ信号３１４またはＰＡＳＳＯｄ信号３１５を発生する。速度選択ライン５０３は、１倍速か２倍速かの選択に使用される。速度選択ライン５０３は、１倍速が低、２倍速で高のような、１倍速で１つの状態、２倍速で１つの状態を有する。速度選択ライン５０３は、ユーザによる選択が可能である。速度選択ラインが１倍速動作に対応する場合、発生中のＰＡＳＳＥ信号３１２またはＰＡＳＳＯ信号３１３に応答して、それぞれＰＡＳＳＥｄ信号３１４またはＰＡＳＳＯｄ信号３１５が発生される。速度選択ラインが２倍速動作に対応する場合、ＰＡＳＳＥ信号３１２に応答する代わりにＰＡＳＳＯ信号３１３に応答してＰＡＳＳＥｄ信号３１４が発生され、またＰＡＳＳＯ信号３１３に応答する代わりにＰＡＳＳＥ信号３１０に応答してＰＡＳＳＯｄ信号３１５が発生される。
【００６０】
第４のパルス発生器５０７は、ＰＡＳＳＦ信号３１６を発生する。第４のパルス発生器５０７の１つの入力は、ＦＣＬＫ（クロックの降下エッジ）である。このＦＣＬＫは、ＲＣＬＫの補数である。ＰＡＳＳＦ信号３１６は、クロックの降下エッジに発生される。
【００６１】
図６は、本発明の実施例によるデータ転送方法を示す。
【００６２】
第１のデータ片は、出力レジスタへ送られる（６０１）。この第１のデータ片は、１ビットまたは他の任意量のデータ、例えば、１ワードまたは１ブロックのデータである。このデータは、一般的に、クロックの立ち上がりエッジに送られる。
【００６３】
第２のデータ片は、保持レジスタへ送られる（６０２）。この第２のデータ片は、１ビットまたは他の任意量のデータである。第２のデータ片は、一般的に、第１のデータ片の転送とほぼ同時に送られる。通常、クロックサイクルの半分に比べれば格段に小さい遅延が存在するかもしれない。この遅延は、第１のデータ片の転送速度を減少させることなく第２のデータ片をデータユニットから読出せるようにするために必要であろう。
【００６４】
第２のデータ片は、保持レジスタから出力レジスタへ送られる（６０３）。これは、一般的に、クロックの降下エッジに起こる。１倍速モードにおいて、第２のデータ片は第１のデータ片と同一であり、このため出力レジスタはクロックの立ち上がりエッジと降下エッジに同じデータを含む。２倍速モードでは、第２のデータ片はデータユニットからの別のデータ片である。この方法により、任意数のデータ片を転送することができる。
【００６５】
本発明の別の実施例は、第１または第２のデータ片を出力バッファへ送るステップを含む。このデータは、出力レジスタから出力バッファへ送られる。このデータは、プロセッサまたは他のデバイスで使用可能である。
【００６６】
本発明の別の実施例は、ＥＶＥＮ ＤＡＴＡ及びＯＤＤ ＤＡＴＡを有するデータの転送方法である。用語「ＥＶＥＮ ＤＡＴＡ」は、偶数番号の場所、偶数シーケンス、第１の半分、範囲または部分に記憶された、偶数アドレスを有するデータのことである。用語「ＯＤＤ ＤＡＴＡ」は、奇数番号の場所、奇数シーケンス、第２の半分、範囲または部分に記憶された奇数アドレスを有するデータのことである。用語「ＥＶＥＮ ＤＡＴＡ」及び「ＯＤＤ ＤＡＴＡ」は、偶数または奇数値を有するアドレスのことではない。
【００６７】
ＥＶＥＮ ＤＡＴＡは、データユニットから出力レジスタまたは保持レジスタへ送られる。ＯＤＤ ＤＡＴＡは、データユニットから出力レジスタまたは保持レジスタへ送られる。このデータは、一般的に、クロックの立ち上がりエッジに送られる。しかしながら、保持レジスタへ送られるデータは、出力レジスタへ送られるデータから遅延されている。
【００６８】
保持レジスタからのデータは、出力レジスタへ送られる。保持レジスタから出力レジスタへ送られるデータは、保持レジスタの中にあるデータである。このデータは、一般的に、クロックの降下エッジに送られる。
【００６９】
図７は、本発明の実施例のタイミング図である。このタイミング図の第１の半分（７０１−７０３）は１倍速動作であり、第２の半分（７０４−７０６）は２倍速動作である。用語「ＥＶＥＮ ＤＡＴＡ」は、偶数番号の場所または偶数シーケンスに記憶された、偶数アドレスを有するデータのことである。用語「ＯＤＤ ＤＡＴＡ」は、奇数番号の場所または奇数のシーケンスに記憶された、奇数アドレスを有するデータのことである。ＥＶＥＮ ＤＡＴＡ及びＯＤＤ ＤＡＴＡはバッファに接続され、マルチプレクサより選択可能である。ＤＱ（データピン）は、出力バッファ３２５からのデータである。ＭＵＸ及びＭＵＸ＊は、出力レジスタ１０２のデータラインである。
【００７０】
ＣＫ（クロック）の第１の立ち上がりエッジ７０１にＰＡＳＳＥ（パルス）が発生され、第１のバッファ３０６へ送られる。これらのパルスは、データの駆動時に、邪魔されずに駆動できるように使用されるが、それは、他の全てのバッファが第３の状態にあり、出力レジスタ１０２だけがデータを保持しているからである。出力レジスタは、バッファによる無力化が容易なキーパーラッチを有する。ＰＡＳＳＥはパルスであるため、第１のバッファ３０６はデータを送るとオフに戻り、かくしてＰＡＳＳＦが後で指示して、降下エッジでデータを駆動させると、そのデータは常に競争なしに駆動状態にある。ＰＡＳＳＥの立ち上がりエッジにより、偶数マルチプレクサ３０５を通過したデータユニット１０１からのデータ片は出力レジスタ１０２へ送られる。このため、ＤＱは降下するが、その理由は、この例では、ＥＶＥＮ ＤＡＴＡが低レベルであるからである。ＰＡＳＳＥｄもまた、ＣＫの立ち上がりエッジに作動される。ＰＡＳＳＥは、第１のバッファ３０６に対して、データの偶数片を出力レジスタ１０２へ送るように指示する。ＰＡＳＳＥｄは、データの偶数片を保持レジスタ１０３へ送る。ＰＡＳＳＥ及びＰＡＳＳＥｄは、１倍速動作の間、同じデータ片を偶数データマルチプレクサから転送する。ＣＫの降下エッジまたはその補数ＣＫ＊の立ち上がりエッジに、ＰＡＳＳＦ信号が作動される。このＰＡＳＳＦ信号は、第４のバッファ３１１へ送られ、そのデータ片が保持レジスタ１０３から出力レジスタ１０２へ送られるようにする。動作モードが１倍速であるため、ＰＡＳＳＦは出力レジスタ１０２内のデータを変化させない。ＰＡＳＳＦは、ＣＫの全ての降下エッジまたはＣＫ＊の全ての立ち上がりエッジに動作して、保持レジスタの内容を出力レジスタへ送らせる。
【００７１】
第２のサイクル７０２で、ＰＡＳＳＯが作動される。この例では、ＥＶＥＮ ＤＡＴＡは低、ＯＤＤ ＤＡＴＡは高レベルである。ＰＡＳＳＯの立ち上がりエッジに、奇数マルチプレクサ３０４を通過したデータユニット１０１からのデータ片が出力レジスタ１０２へ送られる。ＰＡＳＳＯｄ信号は、ＰＡＳＳＯ信号作動のすぐ後に作動可能であるが、ＰＡＳＳＯとほぼ同時に作動される。ＰＡＳＳＯｄにより、奇数マルチプレクサ３０４を通過したデータユニット１０１からのＯＤＤ ＤＡＴＡは、保持レジスタ１０３へ送られる。ＯＤＤ ＤＡＴＡは高レベルであり、出力レジスタ１０２へ送られているため、ＤＱを高レベルで示す。ＰＡＳＳＦ信号は再び、上述したように、ＣＫの降下エッジまたはＣＫ＊の立ち上がりエッジに作動される。
【００７２】
第３のサイクル７０３で、ＴＲＩＰＵＬＳＥ信号が作動され、出力レジスタへ２つの０を与える。このＴＲＩＰＵＬＳＥ信号が作動されると、システムが高インピーダンス状態になる。このＴＲＩＰＵＬＳＥ信号はここで作動される必要はないが、ＣＫの立ち上がりエッジにユーザの選択に応答して作動される。ＴＲＩＰＵＬＳＥ信号が作動されると、出力レジスタ１０２は２つの０状態となる。ゼロ検出器または他の何らかの手段を用いて、保持レジスタ１０３を２つの０状態にする。ＰＡＳＳＥ、ＰＡＳＳＥｄ、ＰＡＳＳＯ及びＰＡＳＳＯｄは、ＴＲＩＰＵＬＳＥ信号が作動される時は作動されない。出力レジスタ１０２は、ＰＡＳＳＦが作動される時２つの０状態を維持するが、その理由は保持レジスタ１０３もまた２つの０状態にあるからである。ＴＲＩＰＵＬＳＥ信号は、データが読出し中でない時は必ず作動することが可能であり、このためＤＱがデータであると解釈されるのが防止される。
【００７３】
第４のサイクル７０４で、２倍速動作に入る。ＤＤＲ（２倍速）信号は、ユーザの選択に応答して低レベルから高レベルへ変化している。ＰＡＳＳＥが作動され、偶数データマルチプレクサ３０５を通過したデータユニット１０１からのデータが出力レジスタ１０２へ送られる。しかしながら、１倍速動作と異なり、ＰＡＳＳＯｄがＰＡＳＳＥｄの代わりに作動される。ＯＤＤ ＤＡＴＡが保持レジスタへ送られる。ＣＫの降下エッジまたはＣＫ＊の立ち上がりエッジに、ＰＡＳＳＦがいつもと同じように作動される。しかしながら、ＰＡＳＳＥｄでなくてＰＡＳＳＯｄが作動されているため、出力レジスタ上にはＯＤＤ ＤＡＴＡがおかれている。かくして、ＤＱは、この例では高レベルから低レベルへ降下する。
【００７４】
第５のサイクル７０５で、ＰＡＳＳＯが作動される。１倍速動作の場合と同様に、ＰＡＳＳＯｄでなくてＰＡＳＳＥｄが作動される。ＯＤＤ ＤＡＴＡは、データユニット１０１から出力レジスタ１０２へ送られ、ＥＶＥＮ ＤＡＴＡがデータユニット１０１から保持レジスタ１０３へ送られる。ＣＫの降下エッジまたはＣＫ＊の立ち上がりエッジに、ＰＡＳＳＦが作動され、保持レジスタから出力レジスタにＥＶＥＮ ＤＡＴＡを送る。
【００７５】
第６のサイクル７０６で、ＴＲＩＰＵＬＳＥが作動され、出力レジスタは２つの０状態となる。
【００７６】
結論
本発明は、多種多様な電子システムに実用可能であり。特定の実施例につき図示説明したが、当業者は、同一目的を達成するように設計された任意の構成を、図示した特定の実施例の代わりに用いることができることがわかるであろう。本願は、種々の変形例または設計変更を包含するものと意図されている。従って、本発明は、頭書の特許請求の範囲及びその均等物のみで限定されることが明らかである。
【図面の簡単な説明】
【図１Ａ】 図１Ａは、データパスの１つの実施例のブロック図である。
【図１Ｂ】 図１Ｂは、データパスの１つの実施例のブロック図である。
【図１Ｃ】 図１Ｃは、データパスの１つの実施例のブロック図である。
【図１Ｄ】 図１Ｄは、データパスの１つの実施例のブロック図である。
【図２】 図２は、データパスの１つの実施例のブロック図である。
【図３Ａ】 図３Ａは、データパスの１つの実施例のブロック図である。
【図３Ｂ】 図３Ｂは、データパス及び出力バッファの１つの実施例のブロック図である。
【図３Ｃ】 図３Ｃは、出力バッファの１つの実施例の真理値表である。
【図３Ｄ】 図３Ｄは、レジスタの１つの実施例のブロック図である。
【図４】 図４は、エコークロックの１つの実施例のブロック図である。
【図５Ａ】 図５Ａは、パルス発生器の１つの実施例のブロック図である。
【図５Ｂ】 図５Ｂは、パルス発生器の１つの実施例のブロック図である。
【図６】 図６は、データ転送方法の１実施例を示すフローチャートである。
【図７】 図７は、データパスの１つの実施例のタイミング図である。
Claims (8)
- 転送速度が１倍速と２倍速の間で選択可能なデータ転送システムであって、
データユニットと、
データユニットに結合された保持レジスタと、
データユニット及び保持レジスタに結合された出力レジスタと、
立ち上がりエッジ及び降下エッジを有するクロックを受けるクロック入力と、
出力レジスタ及び保持レジスタに結合されて１倍速動作または２倍速動作を選択する選択機構とを有し、
２倍速動作において、出力レジスタは、クロックの立ち上がりエッジにデータユニットから送られる第１のデータ片を受け取り、保持レジスタは、クロックの立ち上がりエッジにデータユニットから送られる第２のデータ片を受け取り、出力レジスタは、クロックの降下エッジに保持レジスタから送られる第２のデータ片を受け取り、
１倍速動作において、出力レジスタは、クロックの立ち上がりエッジにデータユニットから送られる第１のデータ片を受け取り、保持レジスタは、クロックの立ち上がりエッジにデータユニットから送られる第１のデータ片を受け取り、出力レジスタは、クロックの降下エッジに保持レジスタから送られる第１のデータ片を受け取り、
さらに、出力レジスタに結合され、２倍速動作時にはクロックの立ち上がりエッジ及び降下エッジにそれぞれ第１及び第２のデータ片を受け取り、１倍速動作時にはクロックの立ち上がりエッジ及び降下エッジに第１のデータ片を受け取る出力バッファを有することを特徴とするデータ転送システム。 - 出力レジスタと出力バッファとの間に結合された遅延ユニットをさらに具備する請求項１のシステム。
- 転送速度が選択可能なシステムであって、
データユニットと、
データユニットに結合された第１のパスと、
データユニットに結合された第２のパスと、
第１及び第２のパスに結合された保持レジスタと、
第１のパス、第２のパス及び保持レジスタに結合された出力レジスタと、
第１のエッジ及び第２のエッジを有するクロックを受けるクロック入力と、
出力レジスタ及び保持レジスタに結合されて１倍速動作または２倍速動作を選択する選択機構とより成り、
２倍速動作において、出力レジスタは、クロックの第１のエッジにデータユニットから第１のパスを介して送られる第１のデータ片を受け取り、保持レジスタは、クロックの第１のエッジにデータユニットから第２のパスを介して送られる第２のデータ片を受け取り、出力レジスタは、データユニットから第２のパスを介して保持レジスタへ送られた第２のデータ片をクロックの第２のエッジに保持レジスタから受け取り、
１倍速動作において、出力レジスタは、クロックの第１のエッジにデータユニットから第１のパスを介して送られる第１のデータ片を受け取り、保持レジスタは、クロックの第１のエッジにデータユニットから第２のパスを介して送られる第１のデータ片を受け取り、出力レジスタは、データユニットから第２のパスを介して保持レジスタへ送られた第１のデータ片をクロックの第２のエッジに保持レジスタから受け取り、
さらに、出力レジスタに結合され、２倍速動作時にはクロックの第１及び第２のエッジにそれぞれ第１及び第２のデータ片を受け取り、１倍速動作時にはクロックの第１及び第２のエッジに第１のデータ片を受け取る出力バッファを含むことを特徴とする転送速度が選択可能なシステム。 - 第１のパスは、データユニットのデータの第１の部分からデータを選択し、このデータは、データユニットから保持レジスタ及び出力レジスタより成る群のうちの１つへ送られる請求項３のシステム。
- 第２のパスは、データユニットのデータの第２の部分からデータを選択し、このデータは、出力レジスタ及び保持レジスタより成る群のうちの１つへ送られる請求項３のシステム。
- 出力レジスタはキーパーラッチを備えた１対のデータ線であり、保持レジスタはキーパーラッチを備えた１対のデータ線である請求項３のシステム。
- データユニットから出力バッファへデータを転送する方法であって、
２倍速動作において、
第１のデータ片をクロックの第１のエッジにデータユニットから出力レジスタ及び出力バッファへ送り、
第２のデータ片を第１のエッジにデータユニットから保持レジスタへ送り、
第２のデータ片を第１のデータ片が送られた後のクロックの第２のエッジに保持レジスタから出力レジスタ及び出力バッファへ送ることによりデータを出力バッファへ転送し、
１倍速動作において、
第１のデータ片をクロックの第１のエッジにデータユニットから出力レジスタ及び出力バッファへ送り、
第１のデータ片を第１のエッジにデータユニットから保持レジスタへ送り、
第１のデータ片を第１のデータ片が送られた後のクロックの第２のエッジに保持レジスタから出力レジスタ及び出力バッファへ送ることによりデータを出力バッファへ転送することを特徴とするデータ転送方法。 - クロックの第１のエッジはクロックの立ち上がりエッジであり、クロックの第２のエッジはクロックの降下エッジである請求項７の方法。
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