JP2000200484A - 内部命令信号発生装置及びその方法 - Google Patents
内部命令信号発生装置及びその方法Info
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Abstract
(57)【要約】
【課題】 本発明は同期式メモリ素子で外部制御信号を
入力され、内部回路動作のための内部命令信号を発生さ
せる内部命令信号発生装置及びその方法に関する。 【解決手段】 特に外部クロック信号をバッファリング
して内部クロック信号を発生させるまでに要求される時
間のあいだ、外部から内部命令信号発生のため入力され
た制御信号等を予めデコーディングさせて内部命令信号
を作った後、これを内部クロック信号に同期して発生さ
せることによりデコーディングに要求される全ての時間
を低減させ、結果的にデータアクセス時間を大幅に短縮
させる。
入力され、内部回路動作のための内部命令信号を発生さ
せる内部命令信号発生装置及びその方法に関する。 【解決手段】 特に外部クロック信号をバッファリング
して内部クロック信号を発生させるまでに要求される時
間のあいだ、外部から内部命令信号発生のため入力され
た制御信号等を予めデコーディングさせて内部命令信号
を作った後、これを内部クロック信号に同期して発生さ
せることによりデコーディングに要求される全ての時間
を低減させ、結果的にデータアクセス時間を大幅に短縮
させる。
Description
【０００１】
【発明の属する技術分野】本発明は同期式メモリ素子で
外部制御信号を入力され、内部回路動作のための内部命
令信号を発生させる内部命令信号発生装置及びその方法
に関し、より詳しくは内部クロック信号とのセットアッ
プ及び保持時間マージン（setup and holdtime margi
n）の確保のために要求されるディレイ時間のあいだ、
内部命令信号のデコーディングを実施することによりデ
ータアクセス時間を大幅に短縮させ、高速同期式メモリ
素子を具現できるようになった内部命令信号発生装置及
びその方法に関する。
外部制御信号を入力され、内部回路動作のための内部命
令信号を発生させる内部命令信号発生装置及びその方法
に関し、より詳しくは内部クロック信号とのセットアッ
プ及び保持時間マージン（setup and holdtime margi
n）の確保のために要求されるディレイ時間のあいだ、
内部命令信号のデコーディングを実施することによりデ
ータアクセス時間を大幅に短縮させ、高速同期式メモリ
素子を具現できるようになった内部命令信号発生装置及
びその方法に関する。
【０００２】
【従来の技術】一般に、コンピューターシステムは大き
く中央処理装置のCPUと周辺入・出力装置そして記憶装
置でなるが、現在用いられているコンピューター主記憶
装置の主要供給源は幾多の要求条件−例えばビット当り
価格が低廉であり、速やかなCPUの高速動作に適切に対
応し、さらに高い集積度を備え全システムの容積負担を
低減しなければならない等の要求条件−に副うため同期
式ディラム（シンクディラム：Synchronous Dynamic Ra
ndom Access Memory）に転向している実情である。
く中央処理装置のCPUと周辺入・出力装置そして記憶装
置でなるが、現在用いられているコンピューター主記憶
装置の主要供給源は幾多の要求条件−例えばビット当り
価格が低廉であり、速やかなCPUの高速動作に適切に対
応し、さらに高い集積度を備え全システムの容積負担を
低減しなければならない等の要求条件−に副うため同期
式ディラム（シンクディラム：Synchronous Dynamic Ra
ndom Access Memory）に転向している実情である。
【０００３】同期式ディラム（Synchronous DRAM）は、
コンピューターのCPU及び周辺チップセットで利用する
主クロック信号のエッジに同期して入・出力動作を実施
することになるメモリで、通常的なDRAMメモリ装置と同
じようにメモリセル（MemoryCell）の構成が２Nロー（R
ow）×２Mカラム（Column）のマトリックス（Matrix）
構造でなる。
コンピューターのCPU及び周辺チップセットで利用する
主クロック信号のエッジに同期して入・出力動作を実施
することになるメモリで、通常的なDRAMメモリ装置と同
じようにメモリセル（MemoryCell）の構成が２Nロー（R
ow）×２Mカラム（Column）のマトリックス（Matrix）
構造でなる。
【０００４】従って、同期式DRAM素子で貯蔵されたデー
タをリード（read）するためには、先ずロー命令信号に
よりローアドレス（Row Address）をN個入力させてこれ
をデコーディング（Decoding）することになるが、これ
により２N個中一つの望むロー（Row）（ワードライン：
Word Line）が選択されイネーブルされることになる。
タをリード（read）するためには、先ずロー命令信号に
よりローアドレス（Row Address）をN個入力させてこれ
をデコーディング（Decoding）することになるが、これ
により２N個中一つの望むロー（Row）（ワードライン：
Word Line）が選択されイネーブルされることになる。
【０００５】以後、カラム命令信号によりM個の外部入
力されたカラムアドレス（Column Address）をデコーデ
ィングし、２M個中一つのビットライン（Bit Line）を
選択してリード（read）かライト（write）かの可否に
従い選択されたビットライン（Line）のデータをリード
動作、及びライト動作を経て入・出力することになる。
力されたカラムアドレス（Column Address）をデコーデ
ィングし、２M個中一つのビットライン（Bit Line）を
選択してリード（read）かライト（write）かの可否に
従い選択されたビットライン（Line）のデータをリード
動作、及びライト動作を経て入・出力することになる。
【０００６】このとき、前記カラム命令信号の発生のた
め外部制御信号（/RAS、/CAS、/WE…）が入力される外
部クロック信号（ext_clk）からデータが発生されるま
での時間をデータアクセス時間（tAA）とするが、高周
波数動作になるほど前記データアクセス時間（tAA）の
値を低減することが非常に重要となる。
め外部制御信号（/RAS、/CAS、/WE…）が入力される外
部クロック信号（ext_clk）からデータが発生されるま
での時間をデータアクセス時間（tAA）とするが、高周
波数動作になるほど前記データアクセス時間（tAA）の
値を低減することが非常に重要となる。
【０００７】図１は、従来用いられた内部命令信号発生
装置の一例を示すブロック図であり、発生する内部命令
信号がカラム命令信号の場合に対して示している。
装置の一例を示すブロック図であり、発生する内部命令
信号がカラム命令信号の場合に対して示している。
【０００８】以下、動作説明も内部カラム命令信号の発
生に焦点を合わせて進めることにする。
生に焦点を合わせて進めることにする。
【０００９】先ず、同図に示すように従来用いられた内
部カラム命令信号発生装置は、メモリ素子内部の動作制
御用命令信号の発生のため外部で印加されるTTLレベル
の幾つかの外部制御信号（/RAS、/CAS、/WE…）を、内
部回路動作に適したCMOSレベルの信号にそれぞれバッフ
ァリングする多数個の入力バッファ部（１０）と；外部
クロック信号（ext_clk）をバッファリングして内部ク
ロック信号（int_clk）を発生させるクロックバッファ
部（２０）と；前記多数個の入力バッファ部（１０）か
ら出力されたそれぞれの制御信号等を、前記内部クロッ
ク信号（int_clk）とのセットアップ及び保持時間マー
ジンの確保のため一定時間遅延させて伝える多数個の遅
延部（３０）と；前記多数個の遅延部（３０）を経て所
定時間遅延したそれぞれの制御信号等を、前記クロック
バッファ部（２０）で発生させた内部クロック信号（in
t_clk）に同期させ、内部で用いるパルス信号（in_puls
e_１〜in_pulse_n）で発生させることになる多数個のラ
ッチ部（４０）と；前記ラッチ部（４０）から出力され
たそれぞれの内部パルス信号（in_pulse_１〜in_pulse_
n）等を入力され、これらの組み合せにより内部カラム
命令信号（casatv、icasatv）を発生させる命令デコー
ダ部（５０）で構成される。
部カラム命令信号発生装置は、メモリ素子内部の動作制
御用命令信号の発生のため外部で印加されるTTLレベル
の幾つかの外部制御信号（/RAS、/CAS、/WE…）を、内
部回路動作に適したCMOSレベルの信号にそれぞれバッフ
ァリングする多数個の入力バッファ部（１０）と；外部
クロック信号（ext_clk）をバッファリングして内部ク
ロック信号（int_clk）を発生させるクロックバッファ
部（２０）と；前記多数個の入力バッファ部（１０）か
ら出力されたそれぞれの制御信号等を、前記内部クロッ
ク信号（int_clk）とのセットアップ及び保持時間マー
ジンの確保のため一定時間遅延させて伝える多数個の遅
延部（３０）と；前記多数個の遅延部（３０）を経て所
定時間遅延したそれぞれの制御信号等を、前記クロック
バッファ部（２０）で発生させた内部クロック信号（in
t_clk）に同期させ、内部で用いるパルス信号（in_puls
e_１〜in_pulse_n）で発生させることになる多数個のラ
ッチ部（４０）と；前記ラッチ部（４０）から出力され
たそれぞれの内部パルス信号（in_pulse_１〜in_pulse_
n）等を入力され、これらの組み合せにより内部カラム
命令信号（casatv、icasatv）を発生させる命令デコー
ダ部（５０）で構成される。
【００１０】前記構成を有する内部カラム命令信号発生
装置の動作タイミング図を図２に示し、これを参考に詳
しい動作を検討してみることにする。
装置の動作タイミング図を図２に示し、これを参考に詳
しい動作を検討してみることにする。
【００１１】先ず、（ｃ）に示すように外部で印加され
るTTLレベルの命令制御信号（/RAS、/CAS、/WE等）を入
力バッファ部（１０）を通過させ、（ｄ）に示すように
CMOSレベルのバッファリング信号に転換した後、これら
信号をクロックバッファ部（２０）で発生した内部クロ
ック信号（int_clk）に同期させ、（ｅ）に示すように
内部で用いる内部パルス信号（in_pulse）を発生させる
ことになる。
るTTLレベルの命令制御信号（/RAS、/CAS、/WE等）を入
力バッファ部（１０）を通過させ、（ｄ）に示すように
CMOSレベルのバッファリング信号に転換した後、これら
信号をクロックバッファ部（２０）で発生した内部クロ
ック信号（int_clk）に同期させ、（ｅ）に示すように
内部で用いる内部パルス信号（in_pulse）を発生させる
ことになる。
【００１２】ところで、このとき（ｄ）のバッファリン
グ信号が（ｂ）に示す内部クロック信号（int_clk）と
の同期実現に先立ち、前記内部クロック信号（int_cl
k）とセットアップ及び保持時間マージン（setup and h
old time margin）の確保のために所定の遅延時間（Dt
１）を有することになる。
グ信号が（ｂ）に示す内部クロック信号（int_clk）と
の同期実現に先立ち、前記内部クロック信号（int_cl
k）とセットアップ及び保持時間マージン（setup and h
old time margin）の確保のために所定の遅延時間（Dt
１）を有することになる。
【００１３】これにより、（ｅ）に示す内部パルス信号
（in_pulse）が前記遅延時間（Dt１）が経過したあと発
生することになり、次に、これら内部パルス信号を命令
デコーダ部（５０）で組み合せ、内部カラム命令信号と
なるカス活性化制御命令信号（casatv）を発生させるこ
とになる。
（in_pulse）が前記遅延時間（Dt１）が経過したあと発
生することになり、次に、これら内部パルス信号を命令
デコーダ部（５０）で組み合せ、内部カラム命令信号と
なるカス活性化制御命令信号（casatv）を発生させるこ
とになる。
【００１４】さらに、前記内部カラム命令信号（casat
v）がバースト制御器（未図示）によりラッチされて生
じた信号（yburst_flag）がイネーブルされた状態で、
前記内部クロック信号（int_clk）を入力されてさらに
一つの内部カラム命令信号（icasatv）を発生させるこ
とになり、このように発生した前記二つの内部カラム命
令信号（casatv、icasatv）を入力されてカラム動作を
始めることになる。
v）がバースト制御器（未図示）によりラッチされて生
じた信号（yburst_flag）がイネーブルされた状態で、
前記内部クロック信号（int_clk）を入力されてさらに
一つの内部カラム命令信号（icasatv）を発生させるこ
とになり、このように発生した前記二つの内部カラム命
令信号（casatv、icasatv）を入力されてカラム動作を
始めることになる。
【００１５】ところが、前述のように内部クロック信号
（int_clk）を同期させて発生した内部パルス信号等（i
n_pulse_１〜in_pulse_n）の組み合せで内部命令信号を
発生させる従来の技術では、二つの時間的な損失を蒙る
問題点がある。
（int_clk）を同期させて発生した内部パルス信号等（i
n_pulse_１〜in_pulse_n）の組み合せで内部命令信号を
発生させる従来の技術では、二つの時間的な損失を蒙る
問題点がある。
【００１６】一番目に、入力バッファを経てバッファリ
ングされた制御信号が内部クロック信号（int_clk）に
同期される前に、前記内部クロック信号（int_clk）と
のセットアップ及び保持時間マージンの確保のための所
定遅延時間が要求される問題がある。
ングされた制御信号が内部クロック信号（int_clk）に
同期される前に、前記内部クロック信号（int_clk）と
のセットアップ及び保持時間マージンの確保のための所
定遅延時間が要求される問題がある。
【００１７】二番目に、リード（read）動作中、前記内
部カラム命令信号（casatv、icasatv）を入力されて内
部カラム動作を行うときリードインタラプト命令が入っ
てくる場合があるが、この場合前記内部カラム命令信号
（icasatv）をディスエーブルさせて内部動作を防がな
ければならないため、ディスエーブル経路を前記内部カ
ラム命令信号（icasatv）発生部分に追加させることに
なる。
部カラム命令信号（casatv、icasatv）を入力されて内
部カラム動作を行うときリードインタラプト命令が入っ
てくる場合があるが、この場合前記内部カラム命令信号
（icasatv）をディスエーブルさせて内部動作を防がな
ければならないため、ディスエーブル経路を前記内部カ
ラム命令信号（icasatv）発生部分に追加させることに
なる。
【００１８】これは、前記内部カラム命令信号（icasat
v）が前述のカス活性化制御命令信号（casatv）に比べ
さらに遅延して発生する問題を引き起こすため、このよ
うな問題を防ぐためインタラプト信号を別に作り、カラ
ムアドレスフリーデコーディング制御信号（ypc）のイ
ネーブルを防ぐ方法を用いているが、この場合にも前記
インタラプト信号との時間的マージンを考慮しなければ
ならない。
v）が前述のカス活性化制御命令信号（casatv）に比べ
さらに遅延して発生する問題を引き起こすため、このよ
うな問題を防ぐためインタラプト信号を別に作り、カラ
ムアドレスフリーデコーディング制御信号（ypc）のイ
ネーブルを防ぐ方法を用いているが、この場合にも前記
インタラプト信号との時間的マージンを考慮しなければ
ならない。
【００１９】結果的に、従来技術に係る内部命令信号発
生装置及びその方法によれば、別途に追加される遅延時
間によりデータアクセス時間を増加させることになり、
同期式メモリ素子の高速動作に制限を加えることになる
問題点があった。
生装置及びその方法によれば、別途に追加される遅延時
間によりデータアクセス時間を増加させることになり、
同期式メモリ素子の高速動作に制限を加えることになる
問題点があった。
【００２０】
【発明が解決しようとする課題】したがって、本発明は
前記問題点を解決するためなされたものであり、本発明
の目的はデータアクセス時間を低減して内部命令信号の
発生時間を大幅に低減させることにより、高速動作を可
能にした内部命令信号発生装置及びその方法を提供する
ことにある。
前記問題点を解決するためなされたものであり、本発明
の目的はデータアクセス時間を低減して内部命令信号の
発生時間を大幅に低減させることにより、高速動作を可
能にした内部命令信号発生装置及びその方法を提供する
ことにある。
【００２１】
【課題を解決するための手段】前記の目的の達成のた
め、本発明による内部命令信号発生装置は、外部から入
力される命令制御信号を内部回路動作に適した信号レベ
ルにバッファリングする第１バッファ部と；外部クロッ
ク信号を内部回路動作に適した内部クロック信号にバッ
ファリングする第２バッファ部と；前記第１バッファ部
から出力された信号を、前記内部クロック信号とのセッ
トアップ及び保持時間マージンの確保のために一定時間
遅延させて伝える遅延部と；前記第１バッファ部から出
力されたバッファリング信号等を入力され、前記遅延部
で行われる一定遅延時間のあいだに組み合せて予めデコ
ーディングすることにより、内部命令信号を出力する命
令デコーダ部と；前記命令デコーダ部により出力された
内部命令信号をラッチさせたあと、前記第２バッファ部
から出力された内部クロック信号に同期させて出力させ
るラッチ部を備えてなることを特徴とする。
め、本発明による内部命令信号発生装置は、外部から入
力される命令制御信号を内部回路動作に適した信号レベ
ルにバッファリングする第１バッファ部と；外部クロッ
ク信号を内部回路動作に適した内部クロック信号にバッ
ファリングする第２バッファ部と；前記第１バッファ部
から出力された信号を、前記内部クロック信号とのセッ
トアップ及び保持時間マージンの確保のために一定時間
遅延させて伝える遅延部と；前記第１バッファ部から出
力されたバッファリング信号等を入力され、前記遅延部
で行われる一定遅延時間のあいだに組み合せて予めデコ
ーディングすることにより、内部命令信号を出力する命
令デコーダ部と；前記命令デコーダ部により出力された
内部命令信号をラッチさせたあと、前記第２バッファ部
から出力された内部クロック信号に同期させて出力させ
るラッチ部を備えてなることを特徴とする。
【００２２】前記命令デコーダ部は、インタラプト命令
発生のためさらに制御信号をデコーディングすることを
特徴とする。
発生のためさらに制御信号をデコーディングすることを
特徴とする。
【００２３】さらに、前述の目的の達成のため本発明に
係る内部命令信号発生方法は、外部から入力される命令
制御信号を内部回路動作に適する信号レベルでバッファ
リングする第１段階と；前記第１段階を経てバッファリ
ングされた命令制御信号を入力され、内部命令信号を出
力するためこれら信号をデコーディングするが、内部ク
ロック信号とのセットアップ及び、保持時間マージンの
確保のために要求される所定の遅延時間のあいだにデコ
ーディングする第２段階と；前記第２段階を経て作られ
た内部命令信号をラッチさせたあと、前記内部クロック
信号に同期させて出力させる第３段階を備えて行われる
ことを特徴とする。
係る内部命令信号発生方法は、外部から入力される命令
制御信号を内部回路動作に適する信号レベルでバッファ
リングする第１段階と；前記第１段階を経てバッファリ
ングされた命令制御信号を入力され、内部命令信号を出
力するためこれら信号をデコーディングするが、内部ク
ロック信号とのセットアップ及び、保持時間マージンの
確保のために要求される所定の遅延時間のあいだにデコ
ーディングする第２段階と；前記第２段階を経て作られ
た内部命令信号をラッチさせたあと、前記内部クロック
信号に同期させて出力させる第３段階を備えて行われる
ことを特徴とする。
【００２４】前記第２段階は、インタラプト命令発生の
ためさらに制御信号をデコーディングする段階を含むこ
とを特徴とする。
ためさらに制御信号をデコーディングする段階を含むこ
とを特徴とする。
【００２５】
【発明の実施の形態】前述の目的及びその他の目的と本
発明の特徴及び利点は、添付の図面と係わる次の詳しい
説明を介してより明らかになるはずである。以下、添付
の図面を参照して本発明の実施例を詳しく説明すれば次
の通りである。
発明の特徴及び利点は、添付の図面と係わる次の詳しい
説明を介してより明らかになるはずである。以下、添付
の図面を参照して本発明の実施例を詳しく説明すれば次
の通りである。
【００２６】図３は、本発明に係る内部命令信号発生装
置の一例を示すブロック図であり、同図においても発生
する内部命令信号をカラム命令信号で示し、これに合わ
せて本発明の要旨を説明して行くことにする。
置の一例を示すブロック図であり、同図においても発生
する内部命令信号をカラム命令信号で示し、これに合わ
せて本発明の要旨を説明して行くことにする。
【００２７】同図に示す内部カラム命令信号発生装置
は、内部動作制御命令信号の発生のため印加されるTTL
レベルの幾つかの外部制御信号（/RAS、/CAS、/WE…）
を、内部回路動作に適したCMOSレベルの信号にそれぞれ
バッファリングする多数個の入力バッファ部（１０）
と；外部クロック信号（ext_clk）をバッファリングし
て内部クロック信号（int_clk）を発生させるクロック
バッファ部（２０）と；前記多数個の入力バッファ部
（１０）から出力されたそれぞれの制御信号等を、前記
内部クロック信号（int_clk）とのセットアップ及び保
持時間マージンの確保のため一定時間遅延させて伝える
多数個の遅延部（３０）と；前記多数個の入力バッファ
部（１０）から出力された制御信号を入力され、前記遅
延部（３０）により形成される所定の遅延時間の間に予
めデコーディング動作を行う命令デコーダ部（５２）
と；前記命令デコーダ部（５２）によりデコーディング
された内部命令信号をラッチさせたあと、前記内部クロ
ック信号（int_clk）に同期させて発生するラッチ部
（４２）で構成される。
は、内部動作制御命令信号の発生のため印加されるTTL
レベルの幾つかの外部制御信号（/RAS、/CAS、/WE…）
を、内部回路動作に適したCMOSレベルの信号にそれぞれ
バッファリングする多数個の入力バッファ部（１０）
と；外部クロック信号（ext_clk）をバッファリングし
て内部クロック信号（int_clk）を発生させるクロック
バッファ部（２０）と；前記多数個の入力バッファ部
（１０）から出力されたそれぞれの制御信号等を、前記
内部クロック信号（int_clk）とのセットアップ及び保
持時間マージンの確保のため一定時間遅延させて伝える
多数個の遅延部（３０）と；前記多数個の入力バッファ
部（１０）から出力された制御信号を入力され、前記遅
延部（３０）により形成される所定の遅延時間の間に予
めデコーディング動作を行う命令デコーダ部（５２）
と；前記命令デコーダ部（５２）によりデコーディング
された内部命令信号をラッチさせたあと、前記内部クロ
ック信号（int_clk）に同期させて発生するラッチ部
（４２）で構成される。
【００２８】前記構成により、本発明に係る内部命令信
号発生装置は、外部クロック信号（ext_clk）がクロッ
クバッファ部（２０）を経て内部クロック信号（int_cl
k）を作るまでに要求される時間の間に、外部で内部命
令発生のため入力された制御信号等を予めデコーディン
グしておき、このように予めデコーディングしておいた
内部命令信号を前記内部クロック信号（int_clk）の発
生時点に同期して直ちに発生させることが可能となる。
号発生装置は、外部クロック信号（ext_clk）がクロッ
クバッファ部（２０）を経て内部クロック信号（int_cl
k）を作るまでに要求される時間の間に、外部で内部命
令発生のため入力された制御信号等を予めデコーディン
グしておき、このように予めデコーディングしておいた
内部命令信号を前記内部クロック信号（int_clk）の発
生時点に同期して直ちに発生させることが可能となる。
【００２９】よって、制御信号のデコーディングに要求
されていた全ての時間を低減させ得るようになる。
されていた全ての時間を低減させ得るようになる。
【００３０】図４は、前記構成を有する内部命令信号発
生装置の動作タイミング図を示すものであり、同図面を
参照して本発明の動作を詳しく検討してみることにす
る。
生装置の動作タイミング図を示すものであり、同図面を
参照して本発明の動作を詳しく検討してみることにす
る。
【００３１】先ず、本発明の主要原理は外部命令制御信
号をバッファリングした後、この信号等を内部クロック
信号に同期させる前に、前記内部クロック信号とのセッ
トアップ及び保持時間マージンの確保のため要求される
遅延時間のあいだ、前記内部命令信号のデコーディング
を行うことにあることを強調する。
号をバッファリングした後、この信号等を内部クロック
信号に同期させる前に、前記内部クロック信号とのセッ
トアップ及び保持時間マージンの確保のため要求される
遅延時間のあいだ、前記内部命令信号のデコーディング
を行うことにあることを強調する。
【００３２】一旦、クロックバッファ部（２０）は
（ａ）に示すように外部クロック信号（ext_clk）を入
力され、一定時間の間にバッファリングを行い（ｂ）に
示すような波形の内部クロック信号（int_clk）を発生
させることになる。
（ａ）に示すように外部クロック信号（ext_clk）を入
力され、一定時間の間にバッファリングを行い（ｂ）に
示すような波形の内部クロック信号（int_clk）を発生
させることになる。
【００３３】一方、（ｃ）に示すように素子内部の動作
制御用内部命令信号の発生のため、外部で印加される制
御信号は、入力バッファ部（１０）を経て（ｄ）に示す
ようにバッファリングされるとともに、前記バッファリ
ングされた信号は直ちに命令デコーダ部（５２）に入力
され、前記クロックバッファ部（２０）で内部クロック
信号（int_clk）が生じる前に予めデコーディング動作
を行い、（ｅ）に示すようなデコーディング信号を発生
させることになる。
制御用内部命令信号の発生のため、外部で印加される制
御信号は、入力バッファ部（１０）を経て（ｄ）に示す
ようにバッファリングされるとともに、前記バッファリ
ングされた信号は直ちに命令デコーダ部（５２）に入力
され、前記クロックバッファ部（２０）で内部クロック
信号（int_clk）が生じる前に予めデコーディング動作
を行い、（ｅ）に示すようなデコーディング信号を発生
させることになる。
【００３４】前述のように、内部クロック信号（int_cl
k）の発生前に外部制御信号を予めデコーディングして
おいた後、前記クロックバッファ部（２０）から内部ク
ロック信号（int_clk）が発生すれば、これに同期させ
直ちにカス活性化制御命令信号の内部カラム命令信号
（casatv）を発生させることになる。これに伴い制御信
号のデコーディングのための別途の時間が不必要にな
る。
k）の発生前に外部制御信号を予めデコーディングして
おいた後、前記クロックバッファ部（２０）から内部ク
ロック信号（int_clk）が発生すれば、これに同期させ
直ちにカス活性化制御命令信号の内部カラム命令信号
（casatv）を発生させることになる。これに伴い制御信
号のデコーディングのための別途の時間が不必要にな
る。
【００３５】さらに、素子内部動作を行う命令に対する
インタラプトがかかるとき、前記インタラプト命令生成
のための制御信号のデコーディング動作も前記命令デコ
ーダ部（５２）で行うことができるようになる。
インタラプトがかかるとき、前記インタラプト命令生成
のための制御信号のデコーディング動作も前記命令デコ
ーダ部（５２）で行うことができるようになる。
【００３６】よって、前記カス活性化制御命令信号（ca
satv）をバースト制御器（未図示）を経てラッチさせて
発生した信号（yburst_flag）がイネーブルされた状態
で、前記内部クロック信号（int_clk）を受けて発生す
るもう一つの内部カラム命令信号（icasatv）を、従来
とは別に制御信号等をデコーディングした後、インタラ
プトを考慮して内部クロック信号に同期して出力させる
ことができるようになるため、リードインタラプト条件
でのデコーディング時に別途にインタラプト命令を発生
させなくともよいだけでなく、さらに、後段につながる
カラムフリーデコーディング部（未図示）での時間的マ
ージンの考慮も不必要となる。
satv）をバースト制御器（未図示）を経てラッチさせて
発生した信号（yburst_flag）がイネーブルされた状態
で、前記内部クロック信号（int_clk）を受けて発生す
るもう一つの内部カラム命令信号（icasatv）を、従来
とは別に制御信号等をデコーディングした後、インタラ
プトを考慮して内部クロック信号に同期して出力させる
ことができるようになるため、リードインタラプト条件
でのデコーディング時に別途にインタラプト命令を発生
させなくともよいだけでなく、さらに、後段につながる
カラムフリーデコーディング部（未図示）での時間的マ
ージンの考慮も不必要となる。
【００３７】
【発明の効果】以上の説明でのように、本発明に係る内
部命令信号発生装置及びその方法によれば、既存の内部
命令信号発生装置及び方法に比べ内部命令発生のため印
加された制御信号のデコーディングに要求されていた全
ての時間を低減できるようになり、結果的にデータアク
セス時間を大幅に低減させ回路動作の高速化を実現でき
るようになる非常に優れた効果を有する。
部命令信号発生装置及びその方法によれば、既存の内部
命令信号発生装置及び方法に比べ内部命令発生のため印
加された制御信号のデコーディングに要求されていた全
ての時間を低減できるようになり、結果的にデータアク
セス時間を大幅に低減させ回路動作の高速化を実現でき
るようになる非常に優れた効果を有する。
【００３８】さらに、リード動作中インタラプトが発生
して内部カラム命令信号のディスエーブルが要求される
ときにも、インタラプト命令との別途の時間的マージン
を考慮した遅延時間を追加させる必要がなくなる長所が
ある。
して内部カラム命令信号のディスエーブルが要求される
ときにも、インタラプト命令との別途の時間的マージン
を考慮した遅延時間を追加させる必要がなくなる長所が
ある。
【００３９】併せて、本発明の好ましい実施例等は例示
の目的のため開示されたものであり、当業者であれば本
発明の思想と範囲内で多様な修正、変更、付加等が可能
なはずであり、このような修正、変更等は特許請求の範
囲に属するものと見なすべきである。
の目的のため開示されたものであり、当業者であれば本
発明の思想と範囲内で多様な修正、変更、付加等が可能
なはずであり、このような修正、変更等は特許請求の範
囲に属するものと見なすべきである。
【図１】従来の内部命令信号発生装置の一例を示すブロ
ック構成図である。
ック構成図である。
【図２】図１の動作タイミング図である。
【図３】本発明に係る内部命令信号発生装置の一例を示
すブロック図である。
すブロック図である。
【図４】図３の動作タイミング図である。
１０ 入力バッファ部 ２０ クロックバッファ部 ３０ 遅延部（delay unit） ４０、４２ ラッチ部 ５０、５２ 命令デコーダ部
Claims (4)
- 【請求項１】 外部で入力される命令制御信号を、内部
回路動作に適する信号レベルでバッファリングする第１
バッファ手段と；外部クロック信号を、内部回路動作に
適する内部クロック信号でバッファリングする第２バッ
ファ手段と；前記第１バッファ手段から出力された信号
を、前記内部クロック信号とのセットアップ及び保持時
間マージン確保のため一定時間遅延させて伝える遅延手
段と；前記第１バッファ手段から出力されたバッファリ
ング信号等を入力されて内部命令信号を出力するよう、
前記遅延手段で行われる一定遅延時間の間に組合せ、予
めデコーディングする命令デコーダ手段と；前記命令デ
コーダ手段により出力された内部命令信号をラッチさせ
た後、前記第２バッファ手段から出力された内部クロッ
ク信号に、同期させて出力させるラッチ手段を備えてな
ることを特徴とする内部命令信号発生装置。 - 【請求項２】 前記命令デコーディング手段は、インタ
ラプト命令発生のためさらに制御信号をデコーディング
することを特徴とする請求項１記載の内部命令信号発生
装置。 - 【請求項３】 外部で入力される命令制御信号を、内部
回路動作に適する信号レベルでバッファリングする第１
段階と；前記第１段階を経てバッファリングされた命令
制御信号を入力され、内部命令信号を出力するためこれ
ら信号をデコーディングするが、内部クロック信号との
セットアップ、及び保持時間マージン確保のため要求さ
れる所定の遅延時間の間にデコーディングを行う第２段
階と；前記第２段階を経て作られた内部命令信号をラッ
チさせた後、前記内部クロック信号に同期させて発生さ
せる第３段階を備えて行われることを特徴とする内部命
令信号発生方法。 - 【請求項４】 前記第２段階は、インタラプト命令発生
のためさらに制御信号をデコーディングする段階を含む
ことを特徴とする請求項３記載の内部命令信号発生方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR58633/1998 | 1998-12-24 | ||
| KR10-1998-0058633A KR100499623B1 (ko) | 1998-12-24 | 1998-12-24 | 내부 명령신호 발생장치 및 그 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000200484A true JP2000200484A (ja) | 2000-07-18 |
Family
ID=19565713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11366905A Pending JP2000200484A (ja) | 1998-12-24 | 1999-12-24 | 内部命令信号発生装置及びその方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6449674B1 (ja) |
| JP (1) | JP2000200484A (ja) |
| KR (1) | KR100499623B1 (ja) |
| DE (1) | DE19962510B4 (ja) |
| GB (1) | GB2345565B (ja) |
| TW (1) | TW451195B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019192314A (ja) * | 2018-04-19 | 2019-10-31 | ラピスセミコンダクタ株式会社 | 半導体メモリ装置 |
Families Citing this family (12)
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|---|---|---|---|---|
| KR100400309B1 (ko) | 2001-05-04 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 내부 동작명령 발생장치 및 방법 |
| US7058799B2 (en) * | 2001-06-19 | 2006-06-06 | Micron Technology, Inc. | Apparatus and method for clock domain crossing with integrated decode |
| DE10149192B4 (de) * | 2001-10-05 | 2005-07-14 | Infineon Technologies Ag | Vorrichtung zum Erzeugen von Speicher-internen Befehlssignalen aus einem Speicheroperationsbefehl |
| KR100608372B1 (ko) * | 2004-12-03 | 2006-08-08 | 주식회사 하이닉스반도체 | 동기식 메모리 장치의 데이타 출력 시점 조절 방법 |
| KR20080047027A (ko) * | 2006-11-24 | 2008-05-28 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동 방법 |
| US7656745B2 (en) | 2007-03-15 | 2010-02-02 | Micron Technology, Inc. | Circuit, system and method for controlling read latency |
| KR101096261B1 (ko) * | 2009-11-30 | 2011-12-22 | 주식회사 하이닉스반도체 | 내부커맨드생성회로 |
| KR101360552B1 (ko) * | 2011-12-19 | 2014-02-11 | 주식회사 포스코 | 연주 설비 |
| US9865317B2 (en) * | 2016-04-26 | 2018-01-09 | Micron Technology, Inc. | Methods and apparatuses including command delay adjustment circuit |
| US9997220B2 (en) | 2016-08-22 | 2018-06-12 | Micron Technology, Inc. | Apparatuses and methods for adjusting delay of command signal path |
| US10224938B2 (en) | 2017-07-26 | 2019-03-05 | Micron Technology, Inc. | Apparatuses and methods for indirectly detecting phase variations |
| KR102604738B1 (ko) * | 2017-12-22 | 2023-11-22 | 삼성전자주식회사 | 와핑 처리를 수행하는 그래픽 프로세서, 이를 포함하는 렌더링 시스템 및 그래픽 프로세서 동작방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3177094B2 (ja) * | 1994-05-31 | 2001-06-18 | 富士通株式会社 | 半導体記憶装置 |
| US5493241A (en) * | 1994-11-16 | 1996-02-20 | Cypress Semiconductor, Inc. | Memory having a decoder with improved address hold time |
| KR0147706B1 (ko) * | 1995-06-30 | 1998-09-15 | 김주용 | 고속 동기형 마스크 롬 |
| JPH0963262A (ja) * | 1995-08-17 | 1997-03-07 | Fujitsu Ltd | シンクロナスｄｒａｍ |
| JP2904076B2 (ja) * | 1995-11-10 | 1999-06-14 | 日本電気株式会社 | 半導体記憶装置 |
| TW374919B (en) * | 1997-08-28 | 1999-11-21 | Hitachi Ltd | Synchronous memory unit |
| JP2000260181A (ja) * | 1999-03-08 | 2000-09-22 | Toshiba Corp | 同期型半導体記憶装置 |
| US6366524B1 (en) * | 2000-07-28 | 2002-04-02 | Micron Technology Inc. | Address decoding in multiple-bank memory architectures |
| US6304510B1 (en) * | 2000-08-31 | 2001-10-16 | Micron Technology, Inc. | Memory device address decoding |
-
1998
- 1998-12-24 KR KR10-1998-0058633A patent/KR100499623B1/ko not_active IP Right Cessation
-
1999
- 1999-12-22 TW TW088122618A patent/TW451195B/zh not_active IP Right Cessation
- 1999-12-23 US US09/471,486 patent/US6449674B1/en not_active Expired - Lifetime
- 1999-12-23 DE DE19962510A patent/DE19962510B4/de not_active Expired - Fee Related
- 1999-12-23 GB GB9930401A patent/GB2345565B/en not_active Expired - Fee Related
- 1999-12-24 JP JP11366905A patent/JP2000200484A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019192314A (ja) * | 2018-04-19 | 2019-10-31 | ラピスセミコンダクタ株式会社 | 半導体メモリ装置 |
| JP7332239B2 (ja) | 2018-04-19 | 2023-08-23 | ラピスセミコンダクタ株式会社 | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9930401D0 (en) | 2000-02-16 |
| GB2345565B (en) | 2003-02-19 |
| DE19962510A1 (de) | 2000-06-29 |
| KR20000042466A (ko) | 2000-07-15 |
| TW451195B (en) | 2001-08-21 |
| DE19962510B4 (de) | 2011-07-28 |
| KR100499623B1 (ko) | 2005-09-26 |
| US6449674B1 (en) | 2002-09-10 |
| GB2345565A (en) | 2000-07-12 |
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|
| A521 | Written amendment |
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