JP2000200484A - 内部命令信号発生装置及びその方法 - Google Patents
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Abstract
入力され、内部回路動作のための内部命令信号を発生さ
せる内部命令信号発生装置及びその方法に関する。 【解決手段】 特に外部クロック信号をバッファリング
して内部クロック信号を発生させるまでに要求される時
間のあいだ、外部から内部命令信号発生のため入力され
た制御信号等を予めデコーディングさせて内部命令信号
を作った後、これを内部クロック信号に同期して発生さ
せることによりデコーディングに要求される全ての時間
を低減させ、結果的にデータアクセス時間を大幅に短縮
させる。
Description
外部制御信号を入力され、内部回路動作のための内部命
令信号を発生させる内部命令信号発生装置及びその方法
に関し、より詳しくは内部クロック信号とのセットアッ
プ及び保持時間マージン(setup and holdtime margi
n)の確保のために要求されるディレイ時間のあいだ、
内部命令信号のデコーディングを実施することによりデ
ータアクセス時間を大幅に短縮させ、高速同期式メモリ
素子を具現できるようになった内部命令信号発生装置及
びその方法に関する。
く中央処理装置のCPUと周辺入・出力装置そして記憶装
置でなるが、現在用いられているコンピューター主記憶
装置の主要供給源は幾多の要求条件−例えばビット当り
価格が低廉であり、速やかなCPUの高速動作に適切に対
応し、さらに高い集積度を備え全システムの容積負担を
低減しなければならない等の要求条件−に副うため同期
式ディラム(シンクディラム:Synchronous Dynamic Ra
ndom Access Memory)に転向している実情である。
コンピューターのCPU及び周辺チップセットで利用する
主クロック信号のエッジに同期して入・出力動作を実施
することになるメモリで、通常的なDRAMメモリ装置と同
じようにメモリセル(MemoryCell)の構成が2Nロー(R
ow)×2Mカラム(Column)のマトリックス(Matrix)
構造でなる。
タをリード(read)するためには、先ずロー命令信号に
よりローアドレス(Row Address)をN個入力させてこれ
をデコーディング(Decoding)することになるが、これ
により2N個中一つの望むロー(Row)(ワードライン:
Word Line)が選択されイネーブルされることになる。
力されたカラムアドレス(Column Address)をデコーデ
ィングし、2M個中一つのビットライン(Bit Line)を
選択してリード(read)かライト(write)かの可否に
従い選択されたビットライン(Line)のデータをリード
動作、及びライト動作を経て入・出力することになる。
め外部制御信号(/RAS、/CAS、/WE…)が入力される外
部クロック信号(ext_clk)からデータが発生されるま
での時間をデータアクセス時間(tAA)とするが、高周
波数動作になるほど前記データアクセス時間(tAA)の
値を低減することが非常に重要となる。
装置の一例を示すブロック図であり、発生する内部命令
信号がカラム命令信号の場合に対して示している。
生に焦点を合わせて進めることにする。
部カラム命令信号発生装置は、メモリ素子内部の動作制
御用命令信号の発生のため外部で印加されるTTLレベル
の幾つかの外部制御信号(/RAS、/CAS、/WE…)を、内
部回路動作に適したCMOSレベルの信号にそれぞれバッフ
ァリングする多数個の入力バッファ部(10)と;外部
クロック信号(ext_clk)をバッファリングして内部ク
ロック信号(int_clk)を発生させるクロックバッファ
部(20)と;前記多数個の入力バッファ部(10)か
ら出力されたそれぞれの制御信号等を、前記内部クロッ
ク信号(int_clk)とのセットアップ及び保持時間マー
ジンの確保のため一定時間遅延させて伝える多数個の遅
延部(30)と;前記多数個の遅延部(30)を経て所
定時間遅延したそれぞれの制御信号等を、前記クロック
バッファ部(20)で発生させた内部クロック信号(in
t_clk)に同期させ、内部で用いるパルス信号(in_puls
e_1〜in_pulse_n)で発生させることになる多数個のラ
ッチ部(40)と;前記ラッチ部(40)から出力され
たそれぞれの内部パルス信号(in_pulse_1〜in_pulse_
n)等を入力され、これらの組み合せにより内部カラム
命令信号(casatv、icasatv)を発生させる命令デコー
ダ部(50)で構成される。
装置の動作タイミング図を図2に示し、これを参考に詳
しい動作を検討してみることにする。
るTTLレベルの命令制御信号(/RAS、/CAS、/WE等)を入
力バッファ部(10)を通過させ、(d)に示すように
CMOSレベルのバッファリング信号に転換した後、これら
信号をクロックバッファ部(20)で発生した内部クロ
ック信号(int_clk)に同期させ、(e)に示すように
内部で用いる内部パルス信号(in_pulse)を発生させる
ことになる。
グ信号が(b)に示す内部クロック信号(int_clk)と
の同期実現に先立ち、前記内部クロック信号(int_cl
k)とセットアップ及び保持時間マージン(setup and h
old time margin)の確保のために所定の遅延時間(Dt
1)を有することになる。
(in_pulse)が前記遅延時間(Dt1)が経過したあと発
生することになり、次に、これら内部パルス信号を命令
デコーダ部(50)で組み合せ、内部カラム命令信号と
なるカス活性化制御命令信号(casatv)を発生させるこ
とになる。
v)がバースト制御器(未図示)によりラッチされて生
じた信号(yburst_flag)がイネーブルされた状態で、
前記内部クロック信号(int_clk)を入力されてさらに
一つの内部カラム命令信号(icasatv)を発生させるこ
とになり、このように発生した前記二つの内部カラム命
令信号(casatv、icasatv)を入力されてカラム動作を
始めることになる。
(int_clk)を同期させて発生した内部パルス信号等(i
n_pulse_1〜in_pulse_n)の組み合せで内部命令信号を
発生させる従来の技術では、二つの時間的な損失を蒙る
問題点がある。
ングされた制御信号が内部クロック信号(int_clk)に
同期される前に、前記内部クロック信号(int_clk)と
のセットアップ及び保持時間マージンの確保のための所
定遅延時間が要求される問題がある。
部カラム命令信号(casatv、icasatv)を入力されて内
部カラム動作を行うときリードインタラプト命令が入っ
てくる場合があるが、この場合前記内部カラム命令信号
(icasatv)をディスエーブルさせて内部動作を防がな
ければならないため、ディスエーブル経路を前記内部カ
ラム命令信号(icasatv)発生部分に追加させることに
なる。
v)が前述のカス活性化制御命令信号(casatv)に比べ
さらに遅延して発生する問題を引き起こすため、このよ
うな問題を防ぐためインタラプト信号を別に作り、カラ
ムアドレスフリーデコーディング制御信号(ypc)のイ
ネーブルを防ぐ方法を用いているが、この場合にも前記
インタラプト信号との時間的マージンを考慮しなければ
ならない。
生装置及びその方法によれば、別途に追加される遅延時
間によりデータアクセス時間を増加させることになり、
同期式メモリ素子の高速動作に制限を加えることになる
問題点があった。
前記問題点を解決するためなされたものであり、本発明
の目的はデータアクセス時間を低減して内部命令信号の
発生時間を大幅に低減させることにより、高速動作を可
能にした内部命令信号発生装置及びその方法を提供する
ことにある。
め、本発明による内部命令信号発生装置は、外部から入
力される命令制御信号を内部回路動作に適した信号レベ
ルにバッファリングする第1バッファ部と;外部クロッ
ク信号を内部回路動作に適した内部クロック信号にバッ
ファリングする第2バッファ部と;前記第1バッファ部
から出力された信号を、前記内部クロック信号とのセッ
トアップ及び保持時間マージンの確保のために一定時間
遅延させて伝える遅延部と;前記第1バッファ部から出
力されたバッファリング信号等を入力され、前記遅延部
で行われる一定遅延時間のあいだに組み合せて予めデコ
ーディングすることにより、内部命令信号を出力する命
令デコーダ部と;前記命令デコーダ部により出力された
内部命令信号をラッチさせたあと、前記第2バッファ部
から出力された内部クロック信号に同期させて出力させ
るラッチ部を備えてなることを特徴とする。
発生のためさらに制御信号をデコーディングすることを
特徴とする。
係る内部命令信号発生方法は、外部から入力される命令
制御信号を内部回路動作に適する信号レベルでバッファ
リングする第1段階と;前記第1段階を経てバッファリ
ングされた命令制御信号を入力され、内部命令信号を出
力するためこれら信号をデコーディングするが、内部ク
ロック信号とのセットアップ及び、保持時間マージンの
確保のために要求される所定の遅延時間のあいだにデコ
ーディングする第2段階と;前記第2段階を経て作られ
た内部命令信号をラッチさせたあと、前記内部クロック
信号に同期させて出力させる第3段階を備えて行われる
ことを特徴とする。
ためさらに制御信号をデコーディングする段階を含むこ
とを特徴とする。
発明の特徴及び利点は、添付の図面と係わる次の詳しい
説明を介してより明らかになるはずである。以下、添付
の図面を参照して本発明の実施例を詳しく説明すれば次
の通りである。
置の一例を示すブロック図であり、同図においても発生
する内部命令信号をカラム命令信号で示し、これに合わ
せて本発明の要旨を説明して行くことにする。
は、内部動作制御命令信号の発生のため印加されるTTL
レベルの幾つかの外部制御信号(/RAS、/CAS、/WE…)
を、内部回路動作に適したCMOSレベルの信号にそれぞれ
バッファリングする多数個の入力バッファ部(10)
と;外部クロック信号(ext_clk)をバッファリングし
て内部クロック信号(int_clk)を発生させるクロック
バッファ部(20)と;前記多数個の入力バッファ部
(10)から出力されたそれぞれの制御信号等を、前記
内部クロック信号(int_clk)とのセットアップ及び保
持時間マージンの確保のため一定時間遅延させて伝える
多数個の遅延部(30)と;前記多数個の入力バッファ
部(10)から出力された制御信号を入力され、前記遅
延部(30)により形成される所定の遅延時間の間に予
めデコーディング動作を行う命令デコーダ部(52)
と;前記命令デコーダ部(52)によりデコーディング
された内部命令信号をラッチさせたあと、前記内部クロ
ック信号(int_clk)に同期させて発生するラッチ部
(42)で構成される。
号発生装置は、外部クロック信号(ext_clk)がクロッ
クバッファ部(20)を経て内部クロック信号(int_cl
k)を作るまでに要求される時間の間に、外部で内部命
令発生のため入力された制御信号等を予めデコーディン
グしておき、このように予めデコーディングしておいた
内部命令信号を前記内部クロック信号(int_clk)の発
生時点に同期して直ちに発生させることが可能となる。
されていた全ての時間を低減させ得るようになる。
生装置の動作タイミング図を示すものであり、同図面を
参照して本発明の動作を詳しく検討してみることにす
る。
号をバッファリングした後、この信号等を内部クロック
信号に同期させる前に、前記内部クロック信号とのセッ
トアップ及び保持時間マージンの確保のため要求される
遅延時間のあいだ、前記内部命令信号のデコーディング
を行うことにあることを強調する。
(a)に示すように外部クロック信号(ext_clk)を入
力され、一定時間の間にバッファリングを行い(b)に
示すような波形の内部クロック信号(int_clk)を発生
させることになる。
制御用内部命令信号の発生のため、外部で印加される制
御信号は、入力バッファ部(10)を経て(d)に示す
ようにバッファリングされるとともに、前記バッファリ
ングされた信号は直ちに命令デコーダ部(52)に入力
され、前記クロックバッファ部(20)で内部クロック
信号(int_clk)が生じる前に予めデコーディング動作
を行い、(e)に示すようなデコーディング信号を発生
させることになる。
k)の発生前に外部制御信号を予めデコーディングして
おいた後、前記クロックバッファ部(20)から内部ク
ロック信号(int_clk)が発生すれば、これに同期させ
直ちにカス活性化制御命令信号の内部カラム命令信号
(casatv)を発生させることになる。これに伴い制御信
号のデコーディングのための別途の時間が不必要にな
る。
インタラプトがかかるとき、前記インタラプト命令生成
のための制御信号のデコーディング動作も前記命令デコ
ーダ部(52)で行うことができるようになる。
satv)をバースト制御器(未図示)を経てラッチさせて
発生した信号(yburst_flag)がイネーブルされた状態
で、前記内部クロック信号(int_clk)を受けて発生す
るもう一つの内部カラム命令信号(icasatv)を、従来
とは別に制御信号等をデコーディングした後、インタラ
プトを考慮して内部クロック信号に同期して出力させる
ことができるようになるため、リードインタラプト条件
でのデコーディング時に別途にインタラプト命令を発生
させなくともよいだけでなく、さらに、後段につながる
カラムフリーデコーディング部(未図示)での時間的マ
ージンの考慮も不必要となる。
部命令信号発生装置及びその方法によれば、既存の内部
命令信号発生装置及び方法に比べ内部命令発生のため印
加された制御信号のデコーディングに要求されていた全
ての時間を低減できるようになり、結果的にデータアク
セス時間を大幅に低減させ回路動作の高速化を実現でき
るようになる非常に優れた効果を有する。
して内部カラム命令信号のディスエーブルが要求される
ときにも、インタラプト命令との別途の時間的マージン
を考慮した遅延時間を追加させる必要がなくなる長所が
ある。
の目的のため開示されたものであり、当業者であれば本
発明の思想と範囲内で多様な修正、変更、付加等が可能
なはずであり、このような修正、変更等は特許請求の範
囲に属するものと見なすべきである。
ック構成図である。
すブロック図である。
Claims (4)
- 【請求項1】 外部で入力される命令制御信号を、内部
回路動作に適する信号レベルでバッファリングする第1
バッファ手段と;外部クロック信号を、内部回路動作に
適する内部クロック信号でバッファリングする第2バッ
ファ手段と;前記第1バッファ手段から出力された信号
を、前記内部クロック信号とのセットアップ及び保持時
間マージン確保のため一定時間遅延させて伝える遅延手
段と;前記第1バッファ手段から出力されたバッファリ
ング信号等を入力されて内部命令信号を出力するよう、
前記遅延手段で行われる一定遅延時間の間に組合せ、予
めデコーディングする命令デコーダ手段と;前記命令デ
コーダ手段により出力された内部命令信号をラッチさせ
た後、前記第2バッファ手段から出力された内部クロッ
ク信号に、同期させて出力させるラッチ手段を備えてな
ることを特徴とする内部命令信号発生装置。 - 【請求項2】 前記命令デコーディング手段は、インタ
ラプト命令発生のためさらに制御信号をデコーディング
することを特徴とする請求項1記載の内部命令信号発生
装置。 - 【請求項3】 外部で入力される命令制御信号を、内部
回路動作に適する信号レベルでバッファリングする第1
段階と;前記第1段階を経てバッファリングされた命令
制御信号を入力され、内部命令信号を出力するためこれ
ら信号をデコーディングするが、内部クロック信号との
セットアップ、及び保持時間マージン確保のため要求さ
れる所定の遅延時間の間にデコーディングを行う第2段
階と;前記第2段階を経て作られた内部命令信号をラッ
チさせた後、前記内部クロック信号に同期させて発生さ
せる第3段階を備えて行われることを特徴とする内部命
令信号発生方法。 - 【請求項4】 前記第2段階は、インタラプト命令発生
のためさらに制御信号をデコーディングする段階を含む
ことを特徴とする請求項3記載の内部命令信号発生方
法。
Applications Claiming Priority (2)
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