JPS6129961A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS6129961A JPS6129961A JP15228984A JP15228984A JPS6129961A JP S6129961 A JPS6129961 A JP S6129961A JP 15228984 A JP15228984 A JP 15228984A JP 15228984 A JP15228984 A JP 15228984A JP S6129961 A JPS6129961 A JP S6129961A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- data
- timing
- input
- output device
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、計算機と各入出力装・直間のデータ転送方
式に関するものである。
式に関するものである。
従来の計算機としては、第１図に示すものがあった。図
において、（ｌ）は所定のシステムを制御する計算機、
（２）はプログラムにより演算・制御をする中央演算処
理部、（３）はプログラムが収納されているメモリ部、
（４ａ）〜（４ｄ）は計算機（１）によシ制御され
る入出力装置、（５）は中央演算処理部（２）と各入出
力装置（４ａ）〜（４ｄ）間のデータを定められた形式
に変換する入出力インターフエイス部、（６）は中央演
算処理部（２）及び入出力インターフェイス部（５）等
で使用するタイミングを発生するタイミング・コントロ
ール部である。
において、（ｌ）は所定のシステムを制御する計算機、
（２）はプログラムにより演算・制御をする中央演算処
理部、（３）はプログラムが収納されているメモリ部、
（４ａ）〜（４ｄ）は計算機（１）によシ制御され
る入出力装置、（５）は中央演算処理部（２）と各入出
力装置（４ａ）〜（４ｄ）間のデータを定められた形式
に変換する入出力インターフエイス部、（６）は中央演
算処理部（２）及び入出力インターフェイス部（５）等
で使用するタイミングを発生するタイミング・コントロ
ール部である。
次に動作について、計算機（１）と各入出力装置（４ａ
）〜（４ｄ）間のデータ転送タイミングを示す第２図を
参照して説明する。
）〜（４ｄ）間のデータ転送タイミングを示す第２図を
参照して説明する。
通常、計算機（１）は各入出力装置（４ａ）〜（４ｄ）
に対して（イ）のシリアル転送または（ロ）のパラレル
転送の２過多でデータを転送する。このようなデータ転
送を行うため、中央演算処理部（２）は、メモリ部（３
）に収納されているプログラムに従ってデータを入出力
インターフェイス部（５）に転送する。入出カイ７ｐ−
フェイス（５）では、タイミング・コントロール部（６
）で発生する（イ）の転送タイミングに同期し。
に対して（イ）のシリアル転送または（ロ）のパラレル
転送の２過多でデータを転送する。このようなデータ転
送を行うため、中央演算処理部（２）は、メモリ部（３
）に収納されているプログラムに従ってデータを入出力
インターフェイス部（５）に転送する。入出カイ７ｐ−
フェイス（５）では、タイミング・コントロール部（６
）で発生する（イ）の転送タイミングに同期し。
（ロ）のシリアル転送タイミングまたは（ハ）のパラレ
ル転送タイミングでデータを各入出力装置（４ａ）〜（
４ｄ）に転送する。また各入出力装置（４ａ）〜（４ｄ
）から計算機（＋１へのデータ転送も、上記計算機（１
）から各入出力装置（４ａ）〜（４ｄ）へのデータ転送
と同様に（ロ）のシリアル転送タイミングまたは（ハ）
のパラレル転送タイミングで転送される。
ル転送タイミングでデータを各入出力装置（４ａ）〜（
４ｄ）に転送する。また各入出力装置（４ａ）〜（４ｄ
）から計算機（＋１へのデータ転送も、上記計算機（１
）から各入出力装置（４ａ）〜（４ｄ）へのデータ転送
と同様に（ロ）のシリアル転送タイミングまたは（ハ）
のパラレル転送タイミングで転送される。
従来の計算機では、シリアル転送タイミングの場合シリ
アル転送のみ、パラレル転送タイミングの場合パラレル
転送のみで各入出力装置とデータ転送していた。そのた
め計算機と各入出力装置間のデータ転送時間が一定であ
シ、各人出方装置の特性に合せてデータ転送時間を変え
ることが出来なかった。
アル転送のみ、パラレル転送タイミングの場合パラレル
転送のみで各入出力装置とデータ転送していた。そのた
め計算機と各入出力装置間のデータ転送時間が一定であ
シ、各人出方装置の特性に合せてデータ転送時間を変え
ることが出来なかった。
この発明は、かかる欠点を改善する目的でなされたもの
で、データ転送タイミングを各入出力装置の特性に合せ
て変えることが出来る計算機を提供するものである。
で、データ転送タイミングを各入出力装置の特性に合せ
て変えることが出来る計算機を提供するものである。
以下２図面に従ってこの発明の一実施例について詳述す
る。第３図は、この発明の計算機、第４図は、この発明
におけるデータ転送タイミングであシ１図において、（
１）は所定のシステムを制御する計算機、（２）はプロ
グラムにょシ演算・制御をする中央演算処理部、（３）
はプログラムが収納されているメモリ部、 （４ａ）
〜（４ｄ）は計算機（１）にょシ制御される入出力装置
、（５）は中央演算処理部（２）と各入出力装置（４ａ
）〜（４ｄ）間のデータを定められた形式に変換する入
出力インター７エイス部、（６）は中央演算処理部（２
）及び入出力インターフェイス部（５）等で使用するタ
イミングを発生するタイミング・コントロール部、（７
）は各入出力装置（４ａ）〜（４ｄ）の転送特性に合せ
て、プログラムよシ各人出方装置（４ａ）〜（４ｄ）に
転送するタイミングを決定するバス・コントローラ部で
ある。
る。第３図は、この発明の計算機、第４図は、この発明
におけるデータ転送タイミングであシ１図において、（
１）は所定のシステムを制御する計算機、（２）はプロ
グラムにょシ演算・制御をする中央演算処理部、（３）
はプログラムが収納されているメモリ部、 （４ａ）
〜（４ｄ）は計算機（１）にょシ制御される入出力装置
、（５）は中央演算処理部（２）と各入出力装置（４ａ
）〜（４ｄ）間のデータを定められた形式に変換する入
出力インター７エイス部、（６）は中央演算処理部（２
）及び入出力インターフェイス部（５）等で使用するタ
イミングを発生するタイミング・コントロール部、（７
）は各入出力装置（４ａ）〜（４ｄ）の転送特性に合せ
て、プログラムよシ各人出方装置（４ａ）〜（４ｄ）に
転送するタイミングを決定するバス・コントローラ部で
ある。
次に動作について、各入出力装置（４ａ）〜（４ｄ）に
合せたデータ転送タイミングを第４図に示し詳述する。
合せたデータ転送タイミングを第４図に示し詳述する。
中央演算処理部（２）は、メモリ部（３）に収納されて
いるプログラムに従ってデータを入出力インターフェイ
ス部（５）に転送すると同時に、バスコントローラ部（
７）に対して転送タイミング、転送先の入出力装置（４
ａ）〜（４ａ ）、送／受信ワード数を決定する。
いるプログラムに従ってデータを入出力インターフェイ
ス部（５）に転送すると同時に、バスコントローラ部（
７）に対して転送タイミング、転送先の入出力装置（４
ａ）〜（４ａ ）、送／受信ワード数を決定する。
入出力インターフェイス部（５）は、タイミングコント
ロール部（６）で発生する（イ）の転送タイミングに同
期し、転送すべき各入出力装置（４ａ）〜（４ｄ）に決
められた転送タイミング（ハ）〜（へ）でデータを転送
する。
ロール部（６）で発生する（イ）の転送タイミングに同
期し、転送すべき各入出力装置（４ａ）〜（４ｄ）に決
められた転送タイミング（ハ）〜（へ）でデータを転送
する。
一方バスコントローラ部（５）は、中央演算処理部（２
）より指定された各入出力装置（４ａ）〜（４ｄ）に対
して（ロ）のタイミングでデータが送／受信されること
を知らせる。
）より指定された各入出力装置（４ａ）〜（４ｄ）に対
して（ロ）のタイミングでデータが送／受信されること
を知らせる。
また各入出力装置（４ａ）〜（４ｄ）から計算機（１）
へのデータ転送も、上記計算機（１）から各入出力装置
へのデータ転送と同様に転送タイミング（ハ）〜（へ）
で転送される。
へのデータ転送も、上記計算機（１）から各入出力装置
へのデータ転送と同様に転送タイミング（ハ）〜（へ）
で転送される。
以上のように、この発明に係る計算機では、データ転送
タイミングを制御することによって各入出力装置の特性
にあわせてデータ転送することが出来る特性を有する。
タイミングを制御することによって各入出力装置の特性
にあわせてデータ転送することが出来る特性を有する。
第１図は、従来の計算機の概略構成図、第２図は、従来
のデータ転送タイミングを示す図、第３図は、この発明
の計算機の概略構成図、第４図は。 この発明におけるデータ転送タイミングを示す図である
。 図において、（りは計算機、（２）は中央演算処理部。 （３）はメモリ部、 （４ａ）〜（４ｄ）は入出力装
置、（５）は入出力インターフエイス、（６）はタイミ
ング・コントロール部、（７）はバス・コントローラ部
である。 なお１図中同一あるいは、相当部分には同一符号を付し
て示しである。
のデータ転送タイミングを示す図、第３図は、この発明
の計算機の概略構成図、第４図は。 この発明におけるデータ転送タイミングを示す図である
。 図において、（りは計算機、（２）は中央演算処理部。 （３）はメモリ部、 （４ａ）〜（４ｄ）は入出力装
置、（５）は入出力インターフエイス、（６）はタイミ
ング・コントロール部、（７）はバス・コントローラ部
である。 なお１図中同一あるいは、相当部分には同一符号を付し
て示しである。
Claims (1)
- 所定のシステムの制御・演算能力を有する中央演算処理
部と、上記システムを制御するためのデータ・プログラ
ムが格納されているメモリ部と、各入出力装置へのデー
タ形式を作成する入出力インターフェイス部と、上記中
央演算処理部からの命令によって各入出力装置へのデー
タ入出力タイミングを発生するタイミング・コントロー
ル部とを備えた計算機において、上記プログラムによっ
て入出力タイミングを制御することのできるバス・コン
トローラ部を付加することによって、上記プログラムで
各入出力装置間のデータ転送形式を変えることが出来る
ようにしたことを特徴としたデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15228984A JPS6129961A (ja) | 1984-07-23 | 1984-07-23 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15228984A JPS6129961A (ja) | 1984-07-23 | 1984-07-23 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129961A true JPS6129961A (ja) | 1986-02-12 |
Family
ID=15537267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15228984A Pending JPS6129961A (ja) | 1984-07-23 | 1984-07-23 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129961A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205751A (ja) * | 1987-02-23 | 1988-08-25 | Toshiba Corp | バス制御装置 |
| EP0382342A2 (en) * | 1989-01-13 | 1990-08-16 | International Business Machines Corporation | Computer system DMA transfer |
| US5325513A (en) * | 1987-02-23 | 1994-06-28 | Kabushiki Kaisha Toshiba | Apparatus for selectively accessing different memory types by storing memory correlation information in preprocessing mode and using the information in processing mode |
-
1984
- 1984-07-23 JP JP15228984A patent/JPS6129961A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205751A (ja) * | 1987-02-23 | 1988-08-25 | Toshiba Corp | バス制御装置 |
| US5325513A (en) * | 1987-02-23 | 1994-06-28 | Kabushiki Kaisha Toshiba | Apparatus for selectively accessing different memory types by storing memory correlation information in preprocessing mode and using the information in processing mode |
| EP0382342A2 (en) * | 1989-01-13 | 1990-08-16 | International Business Machines Corporation | Computer system DMA transfer |
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