JPH03278262A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH03278262A JPH03278262A JP7936990A JP7936990A JPH03278262A JP H03278262 A JPH03278262 A JP H03278262A JP 7936990 A JP7936990 A JP 7936990A JP 7936990 A JP7936990 A JP 7936990A JP H03278262 A JPH03278262 A JP H03278262A
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- 238000004891 communication Methods 0.000 claims abstract description 37
- 230000010365 information processing Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は情報処理装置に関し、特に情報処理装置におけ
るデータ転送制御方式に関する。
るデータ転送制御方式に関する。
従来技術
従来、情報処理装置のデータ転送制御方式は、第３図に
示すように、制御ハス１１０を使用して主記憶装置３−
１〜３−３へのデータ転送と中央処理装置８−１． ８
−２間でのプロセッサ間通信とを制御している。
示すように、制御ハス１１０を使用して主記憶装置３−
１〜３−３へのデータ転送と中央処理装置８−１． ８
−２間でのプロセッサ間通信とを制御している。
制御バス１１０には記憶制御装置４と、入出力制御装置
５−１〜５−３と、中央処理装置８−１． ８−２と、
プライオリティ制御装置９とが接続されており、メモリ
バス１０１には主記憶装置３−１〜３−３と記憶制御装
置４とが接続されている。
５−１〜５−３と、中央処理装置８−１． ８−２と、
プライオリティ制御装置９とが接続されており、メモリ
バス１０１には主記憶装置３−１〜３−３と記憶制御装
置４とが接続されている。
入出力制御装置５−１〜５−３および中央処理装置８−
１．８−２からデータ転送要求が出力されるとき、この
データ転送要求によるバス使用権要求がプライオリティ
制御装置９に出力される。
１．８−２からデータ転送要求が出力されるとき、この
データ転送要求によるバス使用権要求がプライオリティ
制御装置９に出力される。
プライオリティ制御装置９では入出力制御装置５−１〜
５−３および中央処理装置８−１．８−２からのバス使
用権要求のうち優先順位の高いバス使用権要求にバス使
用権を与えるので、バス使用権を獲得した入出力制御装
置５−１〜５−３および中央処理装置８−１．８−２か
らのデータ転送要求が制御ハス１１０を介して記憶制御
装置４に出力される。
５−３および中央処理装置８−１．８−２からのバス使
用権要求のうち優先順位の高いバス使用権要求にバス使
用権を与えるので、バス使用権を獲得した入出力制御装
置５−１〜５−３および中央処理装置８−１．８−２か
らのデータ転送要求が制御ハス１１０を介して記憶制御
装置４に出力される。
記憶制御装置４ては制御バス１１０を介して入力された
人出力制御装置５−１〜５−３および中央処理装置８−
１． ８−２からのデータ転送要求の内容に応じて主記
憶装置３−１． ３−３へのアクセスを行い、メモリバ
ス１０１を介して主記憶装置３−１． ３−３とのデー
タ転送を実行する。
人出力制御装置５−１〜５−３および中央処理装置８−
１． ８−２からのデータ転送要求の内容に応じて主記
憶装置３−１． ３−３へのアクセスを行い、メモリバ
ス１０１を介して主記憶装置３−１． ３−３とのデー
タ転送を実行する。
一方、中央処理装置８−１．８−２間でプロセッサ間通
信が行われるとき、このプロセッサ間通信要求によるバ
ス使用権要求がプライオリティ制御装置９に出力される
。
信が行われるとき、このプロセッサ間通信要求によるバ
ス使用権要求がプライオリティ制御装置９に出力される
。
プライオリティ制御装置９ては入出力制御装置５−１〜
５−３および中央処理装置８−１． ８−２からのバス
使用権要求のうち優先順位の高いバス使用権要求にバス
使用権を与えるので、このプロセッサ間通信要求がバス
使用権を獲得すると、制御バス１１０を介して中央処理
装置８−１．、８−２間でプロセッサ間通信が行われる
。
５−３および中央処理装置８−１． ８−２からのバス
使用権要求のうち優先順位の高いバス使用権要求にバス
使用権を与えるので、このプロセッサ間通信要求がバス
使用権を獲得すると、制御バス１１０を介して中央処理
装置８−１．、８−２間でプロセッサ間通信が行われる
。
このような従来の情報処理装置のデータ転送制御方式で
は、入出力制御装置５−１〜５−３および中央処理装置
８−１．８−２から主記憶装置３−１． ３−３へのデ
ータ転送要求と中央処理装置８−１． ８−２間でのプ
ロセッサ間通信とが同一の制御バス１１０を介して行わ
れているので、それらの処理時間がバス獲得にかかる時
間のために大きくなってしまうという欠点がある。
は、入出力制御装置５−１〜５−３および中央処理装置
８−１．８−２から主記憶装置３−１． ３−３へのデ
ータ転送要求と中央処理装置８−１． ８−２間でのプ
ロセッサ間通信とが同一の制御バス１１０を介して行わ
れているので、それらの処理時間がバス獲得にかかる時
間のために大きくなってしまうという欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、主記憶装置へのデータ転送要求および中
央処理装置間でのプロセッサ間通信の処理時間を短縮す
ることかできる情報処理装置の提供を目的とする。
されたもので、主記憶装置へのデータ転送要求および中
央処理装置間でのプロセッサ間通信の処理時間を短縮す
ることかできる情報処理装置の提供を目的とする。
発明の構成
本発明による情報処理装置は、複数の中央処理装置間で
行われるプロセッサ間通信用の第１のバスと、主記憶装
置と前記複数の中央処理装置との間で行われるデータ転
送要求用の第２のバスと、前記第１のバス上で行われる
前記プロセッサ間通信の優先順位を決定する第１の優先
制御手段と、前記第２のバス上で行われる前記データ転
送要求の優先順位を決定する第２の優先制御手段とを有
することを特徴とする。
行われるプロセッサ間通信用の第１のバスと、主記憶装
置と前記複数の中央処理装置との間で行われるデータ転
送要求用の第２のバスと、前記第１のバス上で行われる
前記プロセッサ間通信の優先順位を決定する第１の優先
制御手段と、前記第２のバス上で行われる前記データ転
送要求の優先順位を決定する第２の優先制御手段とを有
することを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、ＤＭＡ （ｄｉｒｅｃｔ ｍｅｍｏｒ
ｙ ａｃｃｅｓｓ）バス１００には中央処理装置１−１
． １−２と、記憶制御装置４と、入出力制御装置５−
１〜５３と、プライオリティ制御装置６とが接続され、
メモリバス１０１には主記憶装置３−［〜３−３と記憶
制御装置４とが接続され、プロセッサバス１０２には中
央処理装置１−１． １−２とプライオリティ制御装置
７とが接続されている。
る。図において、ＤＭＡ （ｄｉｒｅｃｔ ｍｅｍｏｒ
ｙ ａｃｃｅｓｓ）バス１００には中央処理装置１−１
． １−２と、記憶制御装置４と、入出力制御装置５−
１〜５３と、プライオリティ制御装置６とが接続され、
メモリバス１０１には主記憶装置３−［〜３−３と記憶
制御装置４とが接続され、プロセッサバス１０２には中
央処理装置１−１． １−２とプライオリティ制御装置
７とが接続されている。
また、中央処理装置１−１． １−２にはＤＭＡバス１
００およびプロセッサバス１０２への接続を制御する制
御部２−１． ２−２が夫々設けられている。
００およびプロセッサバス１０２への接続を制御する制
御部２−１． ２−２が夫々設けられている。
第２図は第１図の中央処理装置１−１の制御部２１の構
成を示すブロック図である。図において、プライオリテ
ィ制御回路２０−１にはプロセッサ間通信回路２１−１
と、データ転送制御回路２２−１と、メモリアクセス要
求端子２３−１と、プロセッサ間通信要求端子２４−１
とが接続されている。
成を示すブロック図である。図において、プライオリテ
ィ制御回路２０−１にはプロセッサ間通信回路２１−１
と、データ転送制御回路２２−１と、メモリアクセス要
求端子２３−１と、プロセッサ間通信要求端子２４−１
とが接続されている。
また、プロセッサ間通信回路２１−１にはプライオリテ
ィ制御回路２０−１およびデータ転送制御回路２２−１
とが接続され、データ転送制御回路２２−１にはプライ
オリティ制御回路２０−１と、プロセッサ間通信回路２
１−１と、ＤＭＡバス１００と、プロセッサバス１０１
と、制御信号１２１と、内部ブタバス１２２とが接続さ
れている。
ィ制御回路２０−１およびデータ転送制御回路２２−１
とが接続され、データ転送制御回路２２−１にはプライ
オリティ制御回路２０−１と、プロセッサ間通信回路２
１−１と、ＤＭＡバス１００と、プロセッサバス１０１
と、制御信号１２１と、内部ブタバス１２２とが接続さ
れている。
尚、中央処理装置１−２の制御部２−２は図示していな
いが、中央処理装置１−１の制御部２−１と同様の構成
となっており、その動作も同様である。
いが、中央処理装置１−１の制御部２−１と同様の構成
となっており、その動作も同様である。
これら第１図および第２図を用いて本発明の一実施例の
動作について説明する。
動作について説明する。
中央処理装置１．−１．１−２および入出力制御装置５
−１〜５−３からデータ転送要求が出力されるとき、こ
のデータ転送要求によるバス使用権要求がプライオリテ
ィ制御装置６に出力される。
−１〜５−３からデータ転送要求が出力されるとき、こ
のデータ転送要求によるバス使用権要求がプライオリテ
ィ制御装置６に出力される。
プライオリティ制御装置６ては中央処理装置１−１．
１−２および入出力制御装置５−１〜５−３からのバス
使用権要求のうち優先順位の高いバス使用権要求にバス
使用権を与えるので、バス使用権を獲得した中央処理装
置１−１，１．−２および入出力制御装置５−１〜５−
３からのデータ転送要求がＤＭＡバス１００を介して記
憶制御装置４に出力される。
１−２および入出力制御装置５−１〜５−３からのバス
使用権要求のうち優先順位の高いバス使用権要求にバス
使用権を与えるので、バス使用権を獲得した中央処理装
置１−１，１．−２および入出力制御装置５−１〜５−
３からのデータ転送要求がＤＭＡバス１００を介して記
憶制御装置４に出力される。
記憶制御装置４ではＤＭＡバス１００を介して入力され
た中央処理装置１−１． １−２および入出力制御装置
５−１〜５−３からのデータ転送要求の内容に応じて主
記憶装置３−１． ３−３へのアクセスを行い、メモリ
バス１０１を介して主記憶装置３−１． ３−３とのデ
ータ転送を実行する。
た中央処理装置１−１． １−２および入出力制御装置
５−１〜５−３からのデータ転送要求の内容に応じて主
記憶装置３−１． ３−３へのアクセスを行い、メモリ
バス１０１を介して主記憶装置３−１． ３−３とのデ
ータ転送を実行する。
このとき、中央処理装置１−１． １．−２間でプロセ
ッサ間通信が行われるとすると、このプロセッサ間通信
要求によるバス使用権要求がプライオリティ制御装置７
に出力される。
ッサ間通信が行われるとすると、このプロセッサ間通信
要求によるバス使用権要求がプライオリティ制御装置７
に出力される。
プライオリティ制御装置７では中央処理装置ＩＬ、１−
２からのバス使用権要求のうち優先順位の高いバス使用
権要求にバス使用権を与えるので、このプロセッサ間通
信要求がバス使用権を獲得すると、プロセッサバス１０
２を介して中央処理装置１−１． １−２間でプロセッ
サ間通信が行われる。
２からのバス使用権要求のうち優先順位の高いバス使用
権要求にバス使用権を与えるので、このプロセッサ間通
信要求がバス使用権を獲得すると、プロセッサバス１０
２を介して中央処理装置１−１． １−２間でプロセッ
サ間通信が行われる。
よって、ＤＭＡバス１００を使用してデータ転送要求が
処理されていても、中央処理装置１−１．１〜２間での
プロセッサ間通信をプロセッサバス１０２を介して同時
に行うことができる。
処理されていても、中央処理装置１−１．１〜２間での
プロセッサ間通信をプロセッサバス１０２を介して同時
に行うことができる。
ここで、中央処理装置１−１の制御部２−１においては
、メモリアクセス要求端子２３−１およびプロセッサ間
通信要求端子２４−１にデータ転送要求およびプロセッ
サ間通信要求が入力されると、それらデータ転送要求お
よびプロセッサ間通信要求はプライオリティ制御回路２
０−１に出力される。
、メモリアクセス要求端子２３−１およびプロセッサ間
通信要求端子２４−１にデータ転送要求およびプロセッ
サ間通信要求が入力されると、それらデータ転送要求お
よびプロセッサ間通信要求はプライオリティ制御回路２
０−１に出力される。
プライオリティ制御回路２０−１ではそれらデータ転送
要求およびプロセッサ間通信の処理の優先順位が決定さ
れ、その優先順位がデータ転送制御回路２２−１に通知
される。
要求およびプロセッサ間通信の処理の優先順位が決定さ
れ、その優先順位がデータ転送制御回路２２−１に通知
される。
データ転送制御回路２２−１ではプライオリティ制御回
路２０−１からの優先順位にしたがって制御信号１２１
をプロセッサバス１０２に、また内部ブタバス１２２の
上のデータをＤＭＡバス１００に夫々転送する。
路２０−１からの優先順位にしたがって制御信号１２１
をプロセッサバス１０２に、また内部ブタバス１２２の
上のデータをＤＭＡバス１００に夫々転送する。
また、プロセッサバス１０２を介して入力された他の中
央処理装置１−２からの通信要求は、データ転送制御回
路２２−１およびプロセッサ間通信回路２１−１を介し
てプライオリティ制御回路２０−１に入力される。
央処理装置１−２からの通信要求は、データ転送制御回
路２２−１およびプロセッサ間通信回路２１−１を介し
てプライオリティ制御回路２０−１に入力される。
プライオリティ制御回路２０−１ではそのプロセッサ間
通信の処理の優先順位が決定され、その優先順位がデー
タ転送制御回路２２−１に通知される。
通信の処理の優先順位が決定され、その優先順位がデー
タ転送制御回路２２−１に通知される。
データ転送制御回路２２−１ではプライオリティ制御回
路２０−１からの優先順位にしたがってプロセッサ間通
信の処理が行われ、他の中央処理装置１−２からの通信
要求に応じて制御信号１２１および内部データバス１２
２の上のデータをプロセッサバス１０２に転送する。
路２０−１からの優先順位にしたがってプロセッサ間通
信の処理が行われ、他の中央処理装置１−２からの通信
要求に応じて制御信号１２１および内部データバス１２
２の上のデータをプロセッサバス１０２に転送する。
このように、中央処理装置１−１．、１−２と記憶制御
装置４と入出力制御装置５−１〜５−３との間をデータ
転送要求専用のＤＭＡバス■００て接続し、そのＤ Ｍ
Ａ ）＜ス１００のバス使用権の優先順位をプライオ
リティ制御装置６で決定するようにするとともに、中央
処理装置１−１ １−２間をプロセラサバス１０２で接
続し、そのプロセッサバス１０２のバス使用権の優先順
位をプライオリティ制御装置７て決定するようにするこ
とによって、従来の情報処理装置におけるデータ転送制
御よりも主記憶装置へのデータ転送および中央処理装置
間のプロセッサ間通信を早く処理することができ、主記
憶装置３−１〜３−３へのデータ転送要求および中央処
理装置１−１． １−２間でのプロセッサ間通信の処理
時間を短縮することができる。
装置４と入出力制御装置５−１〜５−３との間をデータ
転送要求専用のＤＭＡバス■００て接続し、そのＤ Ｍ
Ａ ）＜ス１００のバス使用権の優先順位をプライオ
リティ制御装置６で決定するようにするとともに、中央
処理装置１−１ １−２間をプロセラサバス１０２で接
続し、そのプロセッサバス１０２のバス使用権の優先順
位をプライオリティ制御装置７て決定するようにするこ
とによって、従来の情報処理装置におけるデータ転送制
御よりも主記憶装置へのデータ転送および中央処理装置
間のプロセッサ間通信を早く処理することができ、主記
憶装置３−１〜３−３へのデータ転送要求および中央処
理装置１−１． １−２間でのプロセッサ間通信の処理
時間を短縮することができる。
発明の詳細
な説明したように本発明によれば、複数の中央処理装置
間で行われるプロセッサ間通信用のバスと、主記憶装置
と複数の中央処理装置との間で行われるデータ転送要求
用のバスとを設け、それらバス上で行われるプロセッサ
間通信およびデータ転送要求の優先順位を夫々独立して
決定するようにすることによって、主記憶装置へのデー
タ転送要求および中央処理装置間でのプロセッサ間通信
の処理時間を短縮することができるという効果がある。
間で行われるプロセッサ間通信用のバスと、主記憶装置
と複数の中央処理装置との間で行われるデータ転送要求
用のバスとを設け、それらバス上で行われるプロセッサ
間通信およびデータ転送要求の優先順位を夫々独立して
決定するようにすることによって、主記憶装置へのデー
タ転送要求および中央処理装置間でのプロセッサ間通信
の処理時間を短縮することができるという効果がある。
０
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図の制御部の構成を示すブロック図、第３図
は従来例の構成を示すブロック図である。 主要部分の符号の説明 １−１． １−２・・・・・・中央処理装置２−１．
２−２・・・・・・制御部 ３−１〜３−３・・・・・・主記憶装置４・・・・・・
記憶制御装置 ５−１〜５−３・・・・入出力制御装置６．７・・・・
・・プライオリティ制御装置２０−１・・・・・・プラ
イオリティ制御回路２１−１・・・・・・プロセッサ間
通信回路２２−１・・・・・・データ転送制御回路１０
０・・・・ＤＭＡバス １０２・・・・・・プロセッサバス
２図は第１図の制御部の構成を示すブロック図、第３図
は従来例の構成を示すブロック図である。 主要部分の符号の説明 １−１． １−２・・・・・・中央処理装置２−１．
２−２・・・・・・制御部 ３−１〜３−３・・・・・・主記憶装置４・・・・・・
記憶制御装置 ５−１〜５−３・・・・入出力制御装置６．７・・・・
・・プライオリティ制御装置２０−１・・・・・・プラ
イオリティ制御回路２１−１・・・・・・プロセッサ間
通信回路２２−１・・・・・・データ転送制御回路１０
０・・・・ＤＭＡバス １０２・・・・・・プロセッサバス
Claims (1)
- （１）複数の中央処理装置間で行われるプロセッサ間通
信用の第１のバスと、主記憶装置と前記複数の中央処理
装置との間で行われるデータ転送要求用の第２のバスと
、前記第１のバス上で行われる前記プロセッサ間通信の
優先順位を決定する第１の優先制御手段と、前記第２の
バス上で行われる前記データ転送要求の優先順位を決定
する第２の優先制御手段とを有することを特徴とする情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7936990A JPH03278262A (ja) | 1990-03-28 | 1990-03-28 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7936990A JPH03278262A (ja) | 1990-03-28 | 1990-03-28 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03278262A true JPH03278262A (ja) | 1991-12-09 |
Family
ID=13687965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7936990A Pending JPH03278262A (ja) | 1990-03-28 | 1990-03-28 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03278262A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076128A (ja) * | 1992-11-13 | 1995-01-10 | Mannesmann Ag | データ交換のための伝送システム |
-
1990
- 1990-03-28 JP JP7936990A patent/JPH03278262A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076128A (ja) * | 1992-11-13 | 1995-01-10 | Mannesmann Ag | データ交換のための伝送システム |
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