JPH05151145A - システムバス制御装置 - Google Patents
システムバス制御装置Info
- Publication number
- JPH05151145A JPH05151145A JP31698991A JP31698991A JPH05151145A JP H05151145 A JPH05151145 A JP H05151145A JP 31698991 A JP31698991 A JP 31698991A JP 31698991 A JP31698991 A JP 31698991A JP H05151145 A JPH05151145 A JP H05151145A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- system bus
- bus use
- request
- data transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 システムバス制御において、データ転送要求
を出力してからデータ転送までの時間を少なくし、優先
順位の低い装置に対してもバスを公平に割り当てる。 【構成】 システムバス制御装置２は、中央処理装置か
らの入出力命令により、周辺装置の１回のＤＭＡ転送に
必要なアドレスおよびデータ転送幅を示すデータ転送幅
情報ａ4 と優先順位情報ａ3 を保持するレジスタ部７
と、このレジスタ部７からの優先順位情報ａ7 とバス使
用要求信号ａ5 に従ってバス使用許可要求信号ａ9 を出
力するリクエスト受付部８と、レジスタ部７からのデー
タ転送幅情報ａ8 とバス使用許可要求信号ａ9 とバス使
用中であることを示すバス使用信号ａ 6 とを入力し、１
回のＤＭＡ転送に必要なバス使用許可信号ａ10を、一定
周期毎にシステムバス上に接続されている中央処理装置
および周辺装置用制御装置に対して出力するバス使用許
可信号出力部９とにより構成される。
を出力してからデータ転送までの時間を少なくし、優先
順位の低い装置に対してもバスを公平に割り当てる。 【構成】 システムバス制御装置２は、中央処理装置か
らの入出力命令により、周辺装置の１回のＤＭＡ転送に
必要なアドレスおよびデータ転送幅を示すデータ転送幅
情報ａ4 と優先順位情報ａ3 を保持するレジスタ部７
と、このレジスタ部７からの優先順位情報ａ7 とバス使
用要求信号ａ5 に従ってバス使用許可要求信号ａ9 を出
力するリクエスト受付部８と、レジスタ部７からのデー
タ転送幅情報ａ8 とバス使用許可要求信号ａ9 とバス使
用中であることを示すバス使用信号ａ 6 とを入力し、１
回のＤＭＡ転送に必要なバス使用許可信号ａ10を、一定
周期毎にシステムバス上に接続されている中央処理装置
および周辺装置用制御装置に対して出力するバス使用許
可信号出力部９とにより構成される。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置にシステ
ムバスを介してメインメモリおよび複数の周辺装置用制
御装置が接続されたデータ処理システムの前記システム
バスを制御するシステムバス制御装置に係わり、特にメ
インメモリと周辺装置用制御装置との間でＤＭＡ（Dire
ct Memory Access、ダイレクト・メモリ・アクセス）転
送を行うシステムに用いられるシステムバス制御装置に
関する。
ムバスを介してメインメモリおよび複数の周辺装置用制
御装置が接続されたデータ処理システムの前記システム
バスを制御するシステムバス制御装置に係わり、特にメ
インメモリと周辺装置用制御装置との間でＤＭＡ（Dire
ct Memory Access、ダイレクト・メモリ・アクセス）転
送を行うシステムに用いられるシステムバス制御装置に
関する。
【０００２】
【従来の技術】従来、この種のデータ処理システムにお
いて、ＤＭＡ転送を行う場合は、システムバス上にある
各周辺装置用制御装置が、データ転送要求、続いてバス
使用要求信号を出力する。これらのバス使用許可信号
は、システムバス制御装置に集められ、このバス制御装
置が中央処理装置から送られてくるバス使用の優先順位
等の判断情報をもとに、各周辺装置用制御装置に対して
バス使用許可信号を出力する。このバス使用許可信号を
受け取った周辺装置用制御装置がバスを獲得し、メイン
メモリへのデータ転送を行う。
いて、ＤＭＡ転送を行う場合は、システムバス上にある
各周辺装置用制御装置が、データ転送要求、続いてバス
使用要求信号を出力する。これらのバス使用許可信号
は、システムバス制御装置に集められ、このバス制御装
置が中央処理装置から送られてくるバス使用の優先順位
等の判断情報をもとに、各周辺装置用制御装置に対して
バス使用許可信号を出力する。このバス使用許可信号を
受け取った周辺装置用制御装置がバスを獲得し、メイン
メモリへのデータ転送を行う。
【０００３】
【発明が解決しようとする課題】上述のように従来のシ
ステムバス制御では、周辺装置用制御装置がデータ転送
要求を出力した後、システムバス制御装置がシステムバ
ス使用要求を受け付けてから、システムバス使用許可信
号を出力し、次いで周辺装置がデータ転送を行うといっ
た直列的な処理をその都度行っている。このため、デー
タ転送までに時間を要するという問題があった。また同
時に２つ以上の周辺装置用制御装置からシステムバス使
用要求があった場合、バス使用優先順位の高い周辺装置
用制御装置に対してはシステムバス使用を許可できる
が、優先順位の低い周辺装置用制御装置に対しては使用
許可されないことがあるという問題があった。
ステムバス制御では、周辺装置用制御装置がデータ転送
要求を出力した後、システムバス制御装置がシステムバ
ス使用要求を受け付けてから、システムバス使用許可信
号を出力し、次いで周辺装置がデータ転送を行うといっ
た直列的な処理をその都度行っている。このため、デー
タ転送までに時間を要するという問題があった。また同
時に２つ以上の周辺装置用制御装置からシステムバス使
用要求があった場合、バス使用優先順位の高い周辺装置
用制御装置に対してはシステムバス使用を許可できる
が、優先順位の低い周辺装置用制御装置に対しては使用
許可されないことがあるという問題があった。
【０００４】さらに、システムバスが階層構造を形成し
た場合、現状のシステムバス制御では、周辺装置のデー
タ転送要求に対する固有の許容最大待ち時間を越える場
合があり、システムの正常動作の補償ができないばかり
でなく、システム内でデータ転送を同時に行おうとした
場合に、他方のデータ転送が間に合わないことがあり、
動作に制限が生じるという問題があった。
た場合、現状のシステムバス制御では、周辺装置のデー
タ転送要求に対する固有の許容最大待ち時間を越える場
合があり、システムの正常動作の補償ができないばかり
でなく、システム内でデータ転送を同時に行おうとした
場合に、他方のデータ転送が間に合わないことがあり、
動作に制限が生じるという問題があった。
【０００５】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、周辺装置用制御装置がデータ転送要
求を出力してからデータ転送できるまでの時間を短縮
し、優先順位の低い周辺装置用制御装置に対してもシス
テムバスを公平に割り当てることができるシステムバス
制御装置を提供することにある。
ので、その目的は、周辺装置用制御装置がデータ転送要
求を出力してからデータ転送できるまでの時間を短縮
し、優先順位の低い周辺装置用制御装置に対してもシス
テムバスを公平に割り当てることができるシステムバス
制御装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、中央処理装置
にシステムバスを介してメインメモリおよび複数の周辺
装置用制御装置が接続されたデータ処理システムの前記
システムバスを制御するシステムバス制御装置におい
て、前記中央処理装置からの入出力命令により、周辺装
置の１回のＤＭＡ転送に必要なアドレスおよびデータ転
送幅を示すデータ転送幅情報と、複数の周辺装置用制御
装置間のバス使用の優先順位を表す優先順位情報を保持
するレジスタ部と、このレジスタ部から出力される優先
順位情報と前記周辺装置用制御装置それぞれから出力さ
れるバス使用要求信号とを入力としてバス使用許可要求
信号を出力するリクエスト受付部と、前記レジスタ部か
ら出力されるデータ転送幅情報と、前記リクエスト受付
部から出力されるバス使用許可要求信号と、システムバ
ス制御信号群に含まれていて現在のバス使用中であるこ
とを示すバス使用信号とを入力し、１回のＤＭＡ転送に
必要なバス使用許可信号を、一定周期毎に前記中央処理
装置または周辺装置用制御装置に対して出力するバス使
用許可信号出力部とを備えたことを特徴とするものであ
る。
にシステムバスを介してメインメモリおよび複数の周辺
装置用制御装置が接続されたデータ処理システムの前記
システムバスを制御するシステムバス制御装置におい
て、前記中央処理装置からの入出力命令により、周辺装
置の１回のＤＭＡ転送に必要なアドレスおよびデータ転
送幅を示すデータ転送幅情報と、複数の周辺装置用制御
装置間のバス使用の優先順位を表す優先順位情報を保持
するレジスタ部と、このレジスタ部から出力される優先
順位情報と前記周辺装置用制御装置それぞれから出力さ
れるバス使用要求信号とを入力としてバス使用許可要求
信号を出力するリクエスト受付部と、前記レジスタ部か
ら出力されるデータ転送幅情報と、前記リクエスト受付
部から出力されるバス使用許可要求信号と、システムバ
ス制御信号群に含まれていて現在のバス使用中であるこ
とを示すバス使用信号とを入力し、１回のＤＭＡ転送に
必要なバス使用許可信号を、一定周期毎に前記中央処理
装置または周辺装置用制御装置に対して出力するバス使
用許可信号出力部とを備えたことを特徴とするものであ
る。
【０００７】特に、前記バス使用許可信号出力部は、前
記システムバスの使用状況に応じてバス使用許可信号を
変化させることを特徴とし、さらに前記バス使用許可信
号出力部は、全ての周辺装置用制御装置がそれぞれシス
テムバスを使用できるようにデータ転送サイクルを制御
してバス使用許可信号を出力することを特徴とするもの
である。
記システムバスの使用状況に応じてバス使用許可信号を
変化させることを特徴とし、さらに前記バス使用許可信
号出力部は、全ての周辺装置用制御装置がそれぞれシス
テムバスを使用できるようにデータ転送サイクルを制御
してバス使用許可信号を出力することを特徴とするもの
である。
【０００８】このような構成により、本発明のシステム
バス制御装置では、システムバスを効率的に使用でき、
データ転送要求からデータ転送までの時間を短縮できる
とともに、バス使用優先順位の低い周辺装置用制御装置
に対しても一定サイクル内でバスの使用許可を与えるこ
とができる。したがって、システムの正常動作が保障さ
れ、さらにシステム内データ転送を同時に行う場合に動
作に制限がなくなる。
バス制御装置では、システムバスを効率的に使用でき、
データ転送要求からデータ転送までの時間を短縮できる
とともに、バス使用優先順位の低い周辺装置用制御装置
に対しても一定サイクル内でバスの使用許可を与えるこ
とができる。したがって、システムの正常動作が保障さ
れ、さらにシステム内データ転送を同時に行う場合に動
作に制限がなくなる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図２は本発明の一実施例に係わるデータ処
理装置の全体構成を表すものである。
理装置の全体構成を表すものである。
【００１１】このデータ処理装置は、中央処理装置（以
下、ＣＰＵという）１を備えている。このＣＰＵ１には
システムバス１０を介してシステムバス制御装置２、メ
インメモリ３および複数、たとえば３個の周辺装置用制
御装置（以下、ＩＯＣという）４〜６が接続されてい
る。周辺装置用制御装置４〜６にはそれぞれ周辺装置１
１〜１３が接続されている。システムバス制御装置３は
システムバス１０の状態を監視、制御するものであり、
このシステムバス制御装置３の制御のもとにメインメモ
リ３と周辺装置用制御装置４〜６との間でデータ転送が
行われるようになっている。
下、ＣＰＵという）１を備えている。このＣＰＵ１には
システムバス１０を介してシステムバス制御装置２、メ
インメモリ３および複数、たとえば３個の周辺装置用制
御装置（以下、ＩＯＣという）４〜６が接続されてい
る。周辺装置用制御装置４〜６にはそれぞれ周辺装置１
１〜１３が接続されている。システムバス制御装置３は
システムバス１０の状態を監視、制御するものであり、
このシステムバス制御装置３の制御のもとにメインメモ
リ３と周辺装置用制御装置４〜６との間でデータ転送が
行われるようになっている。
【００１２】図１はこのシステムバス制御装置２の内部
構成を表すものである。このシステムバス制御装置２
は、レジスタ部７、リクエスト受付部８およびバス使用
許可信号出力部９により構成されている。レジスタ部７
はＣＰＵ１からの入出力命令（以下、Ｉ／Ｏ命令とい
う）によりＣＰＵ１からの優先順位情報およびデータ転
送幅情報を保持し、リクエスト受付部８へ優先順位情
報、またバス使用許可信号出力部９へデータ転送幅情報
を出力するようになっている。
構成を表すものである。このシステムバス制御装置２
は、レジスタ部７、リクエスト受付部８およびバス使用
許可信号出力部９により構成されている。レジスタ部７
はＣＰＵ１からの入出力命令（以下、Ｉ／Ｏ命令とい
う）によりＣＰＵ１からの優先順位情報およびデータ転
送幅情報を保持し、リクエスト受付部８へ優先順位情
報、またバス使用許可信号出力部９へデータ転送幅情報
を出力するようになっている。
【００１３】リクエスト受付部８は、レジスタ部７から
の優先順位情報および各ＩＯＣ４〜６からのバス使用要
求信号を入力とし、バス使用許可信号出力部９へバス使
用許可要求信号を出力するようになっている。バス使用
許可信号出力部９は、レジスタ部７から出力されたデー
タ転送幅情報およびリクエスト受付部８から出力された
バス使用許可要求信号を入力とするとともに、システム
バス制御信号群に含まれていて現在のバス使用中である
ことを示すバス使用信号を入力とし、１回のＤＭＡ転送
に必要なバス使用許可信号を、一定周期毎にＣＰＵ１ま
たは各ＩＯＣ４〜６それぞれへ出力するようになってい
る。
の優先順位情報および各ＩＯＣ４〜６からのバス使用要
求信号を入力とし、バス使用許可信号出力部９へバス使
用許可要求信号を出力するようになっている。バス使用
許可信号出力部９は、レジスタ部７から出力されたデー
タ転送幅情報およびリクエスト受付部８から出力された
バス使用許可要求信号を入力とするとともに、システム
バス制御信号群に含まれていて現在のバス使用中である
ことを示すバス使用信号を入力とし、１回のＤＭＡ転送
に必要なバス使用許可信号を、一定周期毎にＣＰＵ１ま
たは各ＩＯＣ４〜６それぞれへ出力するようになってい
る。
【００１４】図３および図４に表すタイミングチャート
は、システムバス１０のＣＰＵ１およびＩＯＣ４〜６の
使用状態の遷移状態を示すものである。ここで、タイミ
ングチャートに示す信号がハイレベル“Ｈ”状態のと
き、ＩＯＣ４〜６またはＣＰＵ１が１回または２回のデ
ータ転送に要する時間を示している。なお、この時間は
バス使用許可信号出力部９にて設定される。また、この
図は、ＩＯＣ６から出力されるバス使用要求信号が変化
する場合を例として説明するものである。
は、システムバス１０のＣＰＵ１およびＩＯＣ４〜６の
使用状態の遷移状態を示すものである。ここで、タイミ
ングチャートに示す信号がハイレベル“Ｈ”状態のと
き、ＩＯＣ４〜６またはＣＰＵ１が１回または２回のデ
ータ転送に要する時間を示している。なお、この時間は
バス使用許可信号出力部９にて設定される。また、この
図は、ＩＯＣ６から出力されるバス使用要求信号が変化
する場合を例として説明するものである。
【００１５】この図では、フェーズ６が基本的なシステ
ムバスの状態遷移を示し、バス使用優先順位の高い順
に、ＣＰＵ１、ＩＯＣ４、ＩＯＣ５、ＩＯＣ６となって
おり、その順番にシムバス１０が割り当てられ、データ
転送を行える状態にある。システム立ち上げ直後は、Ｃ
ＰＵ１のみの動作と考えて、ＣＰＵ１へのバス割当をハ
イレベル状態とし、他のＩＯＣ４〜６からのバス使用要
求信号が出力されるまで、ハイレベル状態のままである
とする。
ムバスの状態遷移を示し、バス使用優先順位の高い順
に、ＣＰＵ１、ＩＯＣ４、ＩＯＣ５、ＩＯＣ６となって
おり、その順番にシムバス１０が割り当てられ、データ
転送を行える状態にある。システム立ち上げ直後は、Ｃ
ＰＵ１のみの動作と考えて、ＣＰＵ１へのバス割当をハ
イレベル状態とし、他のＩＯＣ４〜６からのバス使用要
求信号が出力されるまで、ハイレベル状態のままである
とする。
【００１６】次にＩＯＣ６からバス使用要求がなく、他
のＣＰＵ１、ＩＯＣ４、ＩＯＣ５からバス使用要求があ
った場合のバスの状態を示すフェーズがフェーズ１、２
である。フェーズ１においては、ＣＰＵ１、ＩＯＣ４、
ＩＯＣ５で１つのフェーズを形成し、以後状態が変化す
るまでこのフェーズを繰り返す。
のＣＰＵ１、ＩＯＣ４、ＩＯＣ５からバス使用要求があ
った場合のバスの状態を示すフェーズがフェーズ１、２
である。フェーズ１においては、ＣＰＵ１、ＩＯＣ４、
ＩＯＣ５で１つのフェーズを形成し、以後状態が変化す
るまでこのフェーズを繰り返す。
【００１７】フェーズ２はＩＯＣ６にバスが割り当てら
れていると仮定し、そのＩＯＣ６を含めたフェーズを形
成している場合において、実際はＩＯＣ６のバス使用要
求がないので、ＩＯＣ６のバス割り当てを、他のバスを
使用しているＣＰＵ１、ＩＯＣ４、ＩＯＣ５に割り当て
ている状態（ここでは、ＩＯＣ４に割り当てている）を
示す。このように、どれか１つでもバス使用要求を出し
ていない場合、フェーズ１、フェーズ２のどちらかのフ
ェーズが、ＣＰＵ１からの命令セットにより選択される
こととなる。
れていると仮定し、そのＩＯＣ６を含めたフェーズを形
成している場合において、実際はＩＯＣ６のバス使用要
求がないので、ＩＯＣ６のバス割り当てを、他のバスを
使用しているＣＰＵ１、ＩＯＣ４、ＩＯＣ５に割り当て
ている状態（ここでは、ＩＯＣ４に割り当てている）を
示す。このように、どれか１つでもバス使用要求を出し
ていない場合、フェーズ１、フェーズ２のどちらかのフ
ェーズが、ＣＰＵ１からの命令セットにより選択される
こととなる。
【００１８】フェーズ２において、ある１つのＩＯＣ
（ここではＩＯＣ６）がバス使用要求をフェーズ終了前
に出力してきた場合には、次のフェーズ３において、そ
のバス使用要求に応じてＩＯＣ６にバスが割り当てられ
る。
（ここではＩＯＣ６）がバス使用要求をフェーズ終了前
に出力してきた場合には、次のフェーズ３において、そ
のバス使用要求に応じてＩＯＣ６にバスが割り当てられ
る。
【００１９】フェーズ４、フェーズ５は、ＩＯＣ６の分
がフェーズ２と同様に、ＩＯＣ５、ＣＰＵ１に割り当て
られた状態を示す。フェーズ７は、ＣＰＵ１がどうして
も２回連続でバスを使用しなければならなかった場合の
バス状態遷移を示し、ＣＰＵ１以降のバス割り当てを順
次シフトさせて割り当てている。
がフェーズ２と同様に、ＩＯＣ５、ＣＰＵ１に割り当て
られた状態を示す。フェーズ７は、ＣＰＵ１がどうして
も２回連続でバスを使用しなければならなかった場合の
バス状態遷移を示し、ＣＰＵ１以降のバス割り当てを順
次シフトさせて割り当てている。
【００２０】本実施例のシステムバス制御装置２におい
ては、各ＩＯＣ４〜６からのバス使用要求信号の入力状
態、ＣＰＵ１から出力される優先順情報、およびシステ
ムバス１０の使用状況に応じて上述のようなフェーズ１
〜７のうちのいずれか、あるいは各フェーズの周期を短
くした状態が選択される。
ては、各ＩＯＣ４〜６からのバス使用要求信号の入力状
態、ＣＰＵ１から出力される優先順情報、およびシステ
ムバス１０の使用状況に応じて上述のようなフェーズ１
〜７のうちのいずれか、あるいは各フェーズの周期を短
くした状態が選択される。
【００２１】次に、本実施例のシステムバス制御装置２
の動作について説明する。
の動作について説明する。
【００２２】システム立ち上げ時、システムバス１０は
ＣＰＵ１に占有されるため、システムバス制御装置２の
バス使用許可信号出力部９は、ＣＰＵ１に対してバス使
用許可信号ａ10を、他のＩＯＣ４、ＩＯＣ５、ＩＯＣ６
からのバス使用要求信号ａ5 がリクエスト受付部８に入
力されるまで出力し続ける。このときＣＰＵ１は、各Ｉ
ＯＣ４〜６からのバス使用要求信号ａ5に対する優先順
位情報ａ3 をシステムバス制御装置２のレジスタ部７に
セットする。
ＣＰＵ１に占有されるため、システムバス制御装置２の
バス使用許可信号出力部９は、ＣＰＵ１に対してバス使
用許可信号ａ10を、他のＩＯＣ４、ＩＯＣ５、ＩＯＣ６
からのバス使用要求信号ａ5 がリクエスト受付部８に入
力されるまで出力し続ける。このときＣＰＵ１は、各Ｉ
ＯＣ４〜６からのバス使用要求信号ａ5に対する優先順
位情報ａ3 をシステムバス制御装置２のレジスタ部７に
セットする。
【００２３】次に、ＣＰＵ１が周辺装置７〜９にデータ
転送をさせるための入出力命令を各ＩＯＣに対して発行
した場合に、その後データ転送の準備のできたＩＯＣか
らバス使用要求信号ａ5 がリクエスト受付部８に入力さ
れる。リクエスト受付部８はバス使用要求信号ａ5 が入
力されると、レジスタ部７から送られてくる優先順位情
報信号ａ7 を監視し、バス使用許可信号出力部９に対し
て、バス使用許可要求信号ａ9 を出力する。
転送をさせるための入出力命令を各ＩＯＣに対して発行
した場合に、その後データ転送の準備のできたＩＯＣか
らバス使用要求信号ａ5 がリクエスト受付部８に入力さ
れる。リクエスト受付部８はバス使用要求信号ａ5 が入
力されると、レジスタ部７から送られてくる優先順位情
報信号ａ7 を監視し、バス使用許可信号出力部９に対し
て、バス使用許可要求信号ａ9 を出力する。
【００２４】バス使用許可信号出力部９では、バス使用
許可要求信号ａ9 、レジスタ部７からのデータ転送幅情
報信号ａ8 および各ＩＯＣ４〜６からのバス使用信号ａ
6 を入力とし、ＣＰＵ１およびＩＯＣ４〜６に対して、
１回の転送に必要な時間分のバス使用許可信号ａ10を発
行する。
許可要求信号ａ9 、レジスタ部７からのデータ転送幅情
報信号ａ8 および各ＩＯＣ４〜６からのバス使用信号ａ
6 を入力とし、ＣＰＵ１およびＩＯＣ４〜６に対して、
１回の転送に必要な時間分のバス使用許可信号ａ10を発
行する。
【００２５】同時に２つ以上のＩＯＣからバス使用要求
がシステムバス１０上に出力された場合、システムバス
制御装置２では、これらのバス使用要求信号ａ5 がそれ
ぞれリクエスト受付部８に入力されるとともに、ＣＰＵ
１からの優先順位情報ａ3 がレジスタ部７に入力され
る。そして、リクエスト受付部８は優先順位に応じたバ
ス使用許可要求信号ａ9 をバス使用許可信号出力部９へ
出力する。バス使用許可信号出力部９は、レジスタ部７
からのデータ転送幅情報信号ａ8 、リクエスト受付部８
からのバス使用許可要求信号ａ9 を入力するとともに、
さらに各ＩＯＣ４〜６のシステムバス１０上の使用状況
を示すバス使用信号ａ6 を監視する。そして、バス使用
許可信号出力部９は、システムバス１０を使用していな
いＩＯＣがあった場合、図３および図４で説明したよう
にそのＩＯＣ分のバス使用許可信号をどのＩＯＣのバス
使用許可信号に割り当てるか、または割り当てることな
く前述のフェーズの一周期分を短くするかを、優先順位
等の情報により判断し、バス使用許可信号ａ10を出力す
る。
がシステムバス１０上に出力された場合、システムバス
制御装置２では、これらのバス使用要求信号ａ5 がそれ
ぞれリクエスト受付部８に入力されるとともに、ＣＰＵ
１からの優先順位情報ａ3 がレジスタ部７に入力され
る。そして、リクエスト受付部８は優先順位に応じたバ
ス使用許可要求信号ａ9 をバス使用許可信号出力部９へ
出力する。バス使用許可信号出力部９は、レジスタ部７
からのデータ転送幅情報信号ａ8 、リクエスト受付部８
からのバス使用許可要求信号ａ9 を入力するとともに、
さらに各ＩＯＣ４〜６のシステムバス１０上の使用状況
を示すバス使用信号ａ6 を監視する。そして、バス使用
許可信号出力部９は、システムバス１０を使用していな
いＩＯＣがあった場合、図３および図４で説明したよう
にそのＩＯＣ分のバス使用許可信号をどのＩＯＣのバス
使用許可信号に割り当てるか、または割り当てることな
く前述のフェーズの一周期分を短くするかを、優先順位
等の情報により判断し、バス使用許可信号ａ10を出力す
る。
【００２６】このように本実施例のシステムバス制御装
置２では、システムバス１０の使用状況等に応じてフェ
ーズの割当を変えることができるので、システムバス１
０の空き時間がなくなり、システムバス１０を効率的に
使用することができる。したがって、各ＩＯＣ４〜６か
らデータ転送要求が出力されてから各ＩＯＣ４〜６がデ
ータ転送を行うまでの時間を短縮することができる。ま
た、一定サイクル（各フェーズ）内では全てのＩＯＣ４
〜６に対してシステムバス１０の使用許可を与えること
ができるため、バス使用優先順位の低いＩＯＣ６も確実
にシステムバス１０を使用できる。したがって、システ
ムの正常動作が保障され、さらにシステム内でデータ転
送を同時に行う場合も、従来のような制限がなくなる。
置２では、システムバス１０の使用状況等に応じてフェ
ーズの割当を変えることができるので、システムバス１
０の空き時間がなくなり、システムバス１０を効率的に
使用することができる。したがって、各ＩＯＣ４〜６か
らデータ転送要求が出力されてから各ＩＯＣ４〜６がデ
ータ転送を行うまでの時間を短縮することができる。ま
た、一定サイクル（各フェーズ）内では全てのＩＯＣ４
〜６に対してシステムバス１０の使用許可を与えること
ができるため、バス使用優先順位の低いＩＯＣ６も確実
にシステムバス１０を使用できる。したがって、システ
ムの正常動作が保障され、さらにシステム内でデータ転
送を同時に行う場合も、従来のような制限がなくなる。
【００２７】なお、上記実施例においては、３個のＩＯ
Ｃ４〜６を用いて説明したが、２個あるいは４個以上で
も本発明を適用できることは勿論である。
Ｃ４〜６を用いて説明したが、２個あるいは４個以上で
も本発明を適用できることは勿論である。
【００２８】
【発明の効果】以上説明したように本発明のシステムバ
ス制御装置によれば、１回のデータ転送分のバス使用許
可信号を、優先順位等の状況に応じて各周辺装置用制御
装置に与え、さらにシステムバスに接続されている全て
の周辺装置がバスを使用できるようにデータ転送サイク
ルを制御するようにしたので、システムバスを効率的に
使用でき、データ転送要求からデータ転送までの時間を
短縮できるとともに、バス使用優先順位の低い周辺装置
用制御装置に対しても一定サイクル内にバスをサービス
できるため、システムの正常動作が保障され、さらにシ
ステム内データ転送を同時に行う場合に制限がなくなる
という効果を奏する。
ス制御装置によれば、１回のデータ転送分のバス使用許
可信号を、優先順位等の状況に応じて各周辺装置用制御
装置に与え、さらにシステムバスに接続されている全て
の周辺装置がバスを使用できるようにデータ転送サイク
ルを制御するようにしたので、システムバスを効率的に
使用でき、データ転送要求からデータ転送までの時間を
短縮できるとともに、バス使用優先順位の低い周辺装置
用制御装置に対しても一定サイクル内にバスをサービス
できるため、システムの正常動作が保障され、さらにシ
ステム内データ転送を同時に行う場合に制限がなくなる
という効果を奏する。
【図１】本発明の一実施例に係わるデータ処理装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１におけるシステムバス制御装置の構成を示
すブロック図である。
すブロック図である。
【図３】本発明におけるシステムバスの状態遷移を表わ
すタイミングチャートである。
すタイミングチャートである。
【図４】本発明におけるシステムバスの状態遷移を表わ
すタイミングチャートである。
すタイミングチャートである。
１ 中央処理装置（ＣＰＵ） ２ バス制御装置 ３ メインメモリ ４〜６ 周辺装置用制御装置（ＩＯＣ） ７ レジスタ部 ８ リクエスト受付部 ９ バス使用許可信号出力部 １０ システムバス １１〜１３ 周辺装置 ａ3 、ａ7 優先度順位情報信号 ａ4 、ａ8 データ転送幅情報信号 ａ5 バス使用要求信号 ａ6 バス使用信号 ａ9 バス使用許可要求信号 ａ10 バス使用許可信号
Claims (3)
- 【請求項１】 中央処理装置にシステムバスを介してメ
インメモリおよび複数の周辺装置用制御装置が接続され
たデータ処理システムの前記システムバスを制御するシ
ステムバス制御装置において、 前記中央処理装置からの入出力命令により、周辺装置の
１回のＤＭＡ転送に必要なアドレスおよびデータ転送幅
を示すデータ転送幅情報と、複数の周辺装置用制御装置
間のバス使用の優先順位を示す優先順位情報を保持する
レジスタ部と、このレジスタ部から出力される優先順位
情報と前記周辺装置用制御装置それぞれから出力される
バス使用要求信号とを入力としてバス使用許可要求信号
を出力するリクエスト受付部と、 前記レジスタ部から出力されるデータ転送幅情報と、前
記リクエスト受付部から出力されるバス使用許可要求信
号と、システムバス制御信号群に含まれていて現在のバ
ス使用中であることを示すバス使用信号とを入力し、１
回のＤＭＡ転送に必要なバス使用許可信号を、一定周期
毎に前記中央処理装置または周辺装置用制御装置に対し
て出力するバス使用許可信号出力部とを備えたことを特
徴とするシステムバス制御装置。 - 【請求項２】 前記バス使用許可信号出力部は、前記シ
ステムバスの使用状況に応じて前記バス使用許可信号を
変化させることを特徴とする請求項１記載のシステムバ
ス制御装置。 - 【請求項３】 前記バス使用許可信号出力部は、全ての
周辺装置用制御装置がそれぞれシステムバスを使用でき
るようにデータ転送サイクルを制御してバス使用許可信
号を出力することを特徴とする請求項１または２記載の
システムバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31698991A JPH05151145A (ja) | 1991-11-29 | 1991-11-29 | システムバス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31698991A JPH05151145A (ja) | 1991-11-29 | 1991-11-29 | システムバス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05151145A true JPH05151145A (ja) | 1993-06-18 |
Family
ID=18083181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31698991A Pending JPH05151145A (ja) | 1991-11-29 | 1991-11-29 | システムバス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05151145A (ja) |
-
1991
- 1991-11-29 JP JP31698991A patent/JPH05151145A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4028675A (en) | Method and apparatus for refreshing semiconductor memories in multi-port and multi-module memory system | |
| US6496890B1 (en) | Bus hang prevention and recovery for data communication systems employing a shared bus interface with multiple bus masters | |
| US5574868A (en) | Bus grant prediction technique for a split transaction bus in a multiprocessor computer system | |
| JPH05151145A (ja) | システムバス制御装置 | |
| JPS6155704B2 (ja) | ||
| JP2687987B2 (ja) | ダイレクトメモリアクセス制御方式 | |
| JPH06161951A (ja) | バス制御方式 | |
| JPS58182737A (ja) | 情報処理装置 | |
| JP3050131B2 (ja) | アービトレーション方式 | |
| JPS60151894A (ja) | ダイナミツクｒａｍのリフレツシユ回路 | |
| JPS626359A (ja) | コンピュータシステム | |
| JPS6160162A (ja) | バス調停方式 | |
| JPH0156420B2 (ja) | ||
| JPS60136853A (ja) | デ−タ転送方式 | |
| JPH0773136A (ja) | コンピュータシステムの動作方法 | |
| JPH04245363A (ja) | バス調停方式 | |
| JPH04106651A (ja) | システムバスの制御装置 | |
| JPH04354044A (ja) | 外部バス制御方式 | |
| JP2003186666A (ja) | マイクロコンピュータおよびｄｍａ制御回路 | |
| JPS6373453A (ja) | 共通バス制御方式 | |
| JPH01142962A (ja) | データ転送制御方式 | |
| JPH06161947A (ja) | コンピュータシステム | |
| JPH01206446A (ja) | 共通バス制御方式 | |
| JPH05204832A (ja) | Ｄｍａバス調停方式 | |
| JPS5856057A (ja) | 割込信号発生装置 |