JPS5856057A - 割込信号発生装置 - Google Patents
割込信号発生装置Info
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- JPS5856057A JPS5856057A JP15435081A JP15435081A JPS5856057A JP S5856057 A JPS5856057 A JP S5856057A JP 15435081 A JP15435081 A JP 15435081A JP 15435081 A JP15435081 A JP 15435081A JP S5856057 A JPS5856057 A JP S5856057A
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- Japan
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- bus
- system bus
- cpu10
- interruption
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理装置に関し、特に中央処理装置（以下
ＣＰＵと略す）に対する割込信号発生装置に関するもの
である。
ＣＰＵと略す）に対する割込信号発生装置に関するもの
である。
従来、処理能力向上のため２つ以上のＣＰＵ。
チャネルまたはＤＭＡコントローラなどから共有メモリ
をアクセスすることのできる共有メモリ方式の情報処理
装置が用いられてきた。しかし従来の共有メモリ方式は
、１つの装置（Ａ装置）が共有メモリを使用している時
、または使用要求をだした時に、他の装置（Ｂ装置）が
共有メモリ要求をだし共有メモリの使用要求が競合した
時、Ａ装置が共有メモリの使用を中止または要求を保留
などして処理を中断し共有メモリの使用侑を明は渡たす
か、または、Ｂ装置はＡ装置が共有メモリ使用権を放棄
するまで待機する必要があったｏしたがってこのような
共有メモリの競合が発生した時、どちらか一方が処理を
中断する必要があるため、処理能力を向上させるために
複数個のプロセッサやチャネルなどを用いた利点が十分
に生かすことができないなどの欠点を有していた。
をアクセスすることのできる共有メモリ方式の情報処理
装置が用いられてきた。しかし従来の共有メモリ方式は
、１つの装置（Ａ装置）が共有メモリを使用している時
、または使用要求をだした時に、他の装置（Ｂ装置）が
共有メモリ要求をだし共有メモリの使用要求が競合した
時、Ａ装置が共有メモリの使用を中止または要求を保留
などして処理を中断し共有メモリの使用侑を明は渡たす
か、または、Ｂ装置はＡ装置が共有メモリ使用権を放棄
するまで待機する必要があったｏしたがってこのような
共有メモリの競合が発生した時、どちらか一方が処理を
中断する必要があるため、処理能力を向上させるために
複数個のプロセッサやチャネルなどを用いた利点が十分
に生かすことができないなどの欠点を有していた。
本発明は以上の事情に鑑みてなされたもので共有メモリ
の競合が発生した時、処理を中断してもただウェイトし
ているだけでなく別の処理を行なえるようにＣＰＵに対
して割込み信号を発生する割込み信号発生装置を提供す
ることを目的とする。
の競合が発生した時、処理を中断してもただウェイトし
ているだけでなく別の処理を行なえるようにＣＰＵに対
して割込み信号を発生する割込み信号発生装置を提供す
ることを目的とする。
本発明によればローカルメモリを持つ九中央処理装置と
、前記中央処理装置からアクセスが可能なシステムメモ
リと、前記システムメモリにアクセス可能な少なくとも
１つのマスク装置と、前記中央処理装置と前記マスク装
置からのシステムメモリ要求を制御する割込発生回路と
を具博し、前記中央処理装置と前記マスク装置のシステ
ムメモリ要求が競合した時に前記中央処理装置に対して
割込み信号を発生する割込信号発生回路が得られる０ 本発明を図面を基づいて説明する。第１図は本発明の一
実施例の構成図である。第１図において１０は本システ
ムのデータ処理や、システム全体の制御を行なう中央処
理装置（Ｃ）’Ｕ）、１１はシステムメモリ１６とシス
テムｌ／（Ｊｌ７間をＣＰＵｌ０を介さず直接、データ
を転送するダイレクトメモリアクセスコントローラ（Ｄ
ＭＡＣ）、１２はＣＰＵｌ０とＤＭＡＣ１１からシステ
ムメモリ１６、システムｌ１０１７Ｖｃ対ｆる要求を制
御シ、カッＣＰＵＩ ＯＫ対して割込み信号を発生させ
る割込発生回路、１３はＣＰＱＩＯにローカルバス２ｏ
を介して直接接続されるローカルメモリ、１４はＣＰＵ
ｌ０にローカルバス２０を介して直接接続されるローカ
ルＩ／［Ｊｌ ５ ハｓシステムバス２１と、ローカル
バス２０の接続を制御するバスバッファ、１６はシステ
ムバス２１上に接続され、ＣＰＵｌ０．ＤＭＡＣ１１の
両方からアクセス可能なシステムメモリ、１７はシステ
ムバス２１上に接続され、ＣＰＵｌ０．ＤＭＡＣｌｌ０
両方からアクセス可能なシステムＩ１０．２０ｕシステ
ムバス２１とは独立したローカルバス、２１はＣＰＵｌ
０，１）ＮＡＣｌｌがシステムメモリ１６、システムＩ
／Ｃ）１７をアクセスするときに使用するシステムバス
、２ｚはｃ）’ｕｌｏがシステムバス２１を要求すると
きのＣＰＵシステムバス要求信号線、２３はシステムバ
スの使用権をＣ）’ＵＩＯに与えるＣＰＵシステムバス
許可信号線、２４はＣＰＵｌ０とＤＭＡＣ１１のシステ
ムバス２１の使用要求が競合した時割込みを発生させる
割込発生線、２５はＤＭＡＣＩＩ がシステムバスを要
求するときに用いるＤｆｌＪＡＣシステムバス要求信号
線、２６はシステムバスの使用権をＤＭＡＣ１１に与え
るＤＭＡＣシステムバス許可信号線を示す。
、前記中央処理装置からアクセスが可能なシステムメモ
リと、前記システムメモリにアクセス可能な少なくとも
１つのマスク装置と、前記中央処理装置と前記マスク装
置からのシステムメモリ要求を制御する割込発生回路と
を具博し、前記中央処理装置と前記マスク装置のシステ
ムメモリ要求が競合した時に前記中央処理装置に対して
割込み信号を発生する割込信号発生回路が得られる０ 本発明を図面を基づいて説明する。第１図は本発明の一
実施例の構成図である。第１図において１０は本システ
ムのデータ処理や、システム全体の制御を行なう中央処
理装置（Ｃ）’Ｕ）、１１はシステムメモリ１６とシス
テムｌ／（Ｊｌ７間をＣＰＵｌ０を介さず直接、データ
を転送するダイレクトメモリアクセスコントローラ（Ｄ
ＭＡＣ）、１２はＣＰＵｌ０とＤＭＡＣ１１からシステ
ムメモリ１６、システムｌ１０１７Ｖｃ対ｆる要求を制
御シ、カッＣＰＵＩ ＯＫ対して割込み信号を発生させ
る割込発生回路、１３はＣＰＱＩＯにローカルバス２ｏ
を介して直接接続されるローカルメモリ、１４はＣＰＵ
ｌ０にローカルバス２０を介して直接接続されるローカ
ルＩ／［Ｊｌ ５ ハｓシステムバス２１と、ローカル
バス２０の接続を制御するバスバッファ、１６はシステ
ムバス２１上に接続され、ＣＰＵｌ０．ＤＭＡＣ１１の
両方からアクセス可能なシステムメモリ、１７はシステ
ムバス２１上に接続され、ＣＰＵｌ０．ＤＭＡＣｌｌ０
両方からアクセス可能なシステムＩ１０．２０ｕシステ
ムバス２１とは独立したローカルバス、２１はＣＰＵｌ
０，１）ＮＡＣｌｌがシステムメモリ１６、システムＩ
／Ｃ）１７をアクセスするときに使用するシステムバス
、２ｚはｃ）’ｕｌｏがシステムバス２１を要求すると
きのＣＰＵシステムバス要求信号線、２３はシステムバ
スの使用権をＣ）’ＵＩＯに与えるＣＰＵシステムバス
許可信号線、２４はＣＰＵｌ０とＤＭＡＣ１１のシステ
ムバス２１の使用要求が競合した時割込みを発生させる
割込発生線、２５はＤＭＡＣＩＩ がシステムバスを要
求するときに用いるＤｆｌＪＡＣシステムバス要求信号
線、２６はシステムバスの使用権をＤＭＡＣ１１に与え
るＤＭＡＣシステムバス許可信号線を示す。
このようなブロック構成の回路の動作を第２図のタイミ
ングチャートを用いて説明する。第２図は信号線２０〜
２６の動作を示したもので、信号線２０．２１の動作を
示したものはＣ）’Ｕｌ ＯとＤＮＡＣ１１のどちらが
バスを使用しているかを示し、信号線２２〜２６は信号
が有効な時は８１ｓ１無効な時はＩ□Ｉで下す。ま九時
刻１００〜１０５は本実施例の動作を説明するための主
要なタインングを示すものである。
ングチャートを用いて説明する。第２図は信号線２０〜
２６の動作を示したもので、信号線２０．２１の動作を
示したものはＣ）’Ｕｌ ＯとＤＮＡＣ１１のどちらが
バスを使用しているかを示し、信号線２２〜２６は信号
が有効な時は８１ｓ１無効な時はＩ□Ｉで下す。ま九時
刻１００〜１０５は本実施例の動作を説明するための主
要なタインングを示すものである。
今ＣＰＵ１０がローカルメモリ１３上のプログラムを実
行している時刻１００にＤＭＡＣ１１がシステムバス要
求信号線２５を用いてシステムバス２１の使用要求を出
力した時、割込発生回路１２はシステムバスの競合が生
じてｂないので、割込みを発生サセス、ＤＭＡＣＩＩＩ
ＩＣＤＭＡＣＶｘｆムバｘ許可信号線２６を用いて許可
を与える。この時ＣＰＵ１０ａローカルバス２０上でプ
ログラムを実行しているので、そのまま処理を続行する
。この状態は時刻１０１までつづく。時刻１０２でＣＰ
Ｕがローカルメモリ１３上のプログラム終了などの理由
によりシステムバス要求信号線２２を用いてシステムバ
ス２１の使用要求を行なったとする。この時ＤＭＡＣＩ
Ｉはシステムバス２１を使用していないので割込み発生
回路１−２はシステム許可信号線２３を用いてただちに
システムバス２１の使用許可をＣＰＵｌ０に与える。こ
の状態が時刻１０３までつづき、その間ＣＰＵｌ０はシ
ステムメモリ１６システム１１０１７を用いてデータ処
理を行なうことができる。しかし時刻１０３にシステム
ｌ１０１７などの要求によシＤＭＡのサービス要求が発
生した時、ＤＭＡＣＩＩはただちにＤＭＡＣシステムパ
ス要求信要求信号全２５てシステムバス要求を発生させ
る０この時′割込発生回路１２は先にＣＰｏｌｏにバス
使用許可を与えているので、システムバス２１の使用に
関するＣＰＵｌ０とＤＭＡＣＩＩの競合を検出する。こ
の時、１割込み発生回路１２はＣＰＵｌ０のバスの使用
許可を取り消すとともに、割込発生線２４を用いて割込
みを発生させる。さらにＣＰＵＩｏのシステムバス使用
を取り消しが完了するとすぐにＤＭＡＣシステムバス許
可信号線２６ヲ用いてＤＭＡＣ１０にシステムバ＝、２
１の使用を許可する。ＤＭＡＣはダイレクトメモリアク
セスをシステムバスを使用して開始する。またＣＰＵｌ
０は割込み処理プログラムをローカルメモリ１３上にお
くことによって、ローカルバス２０上でプログラムを続
けられるので、処理を中断する必要がなく資源を有効に
使用できる。ＤＮＡＣＩＩが時刻１０４でシステムバス
使用を中断すると、ＣＰＵ１０は割込プログラム終了後
（時刻１０５）またはここでは示してないがＣＰＵｌ０
が過去にシステム・バス要求をしていることを記憶して
おいて、ｎｈ４Ａｃ１１がシステムバスの使用を終了し
たらただちに再度割込みを発生させて、システムバス２
１上の処理を再実行するなどの手法がとれる。また先に
ＤＮＡＣＩＩがシステムバス２１を使用している時ＣＰ
Ｕｌ０がシステムバス２１を要求した時にも同様に割込
みを発生させることが考えられる。
行している時刻１００にＤＭＡＣ１１がシステムバス要
求信号線２５を用いてシステムバス２１の使用要求を出
力した時、割込発生回路１２はシステムバスの競合が生
じてｂないので、割込みを発生サセス、ＤＭＡＣＩＩＩ
ＩＣＤＭＡＣＶｘｆムバｘ許可信号線２６を用いて許可
を与える。この時ＣＰＵ１０ａローカルバス２０上でプ
ログラムを実行しているので、そのまま処理を続行する
。この状態は時刻１０１までつづく。時刻１０２でＣＰ
Ｕがローカルメモリ１３上のプログラム終了などの理由
によりシステムバス要求信号線２２を用いてシステムバ
ス２１の使用要求を行なったとする。この時ＤＭＡＣＩ
Ｉはシステムバス２１を使用していないので割込み発生
回路１−２はシステム許可信号線２３を用いてただちに
システムバス２１の使用許可をＣＰＵｌ０に与える。こ
の状態が時刻１０３までつづき、その間ＣＰＵｌ０はシ
ステムメモリ１６システム１１０１７を用いてデータ処
理を行なうことができる。しかし時刻１０３にシステム
ｌ１０１７などの要求によシＤＭＡのサービス要求が発
生した時、ＤＭＡＣＩＩはただちにＤＭＡＣシステムパ
ス要求信要求信号全２５てシステムバス要求を発生させ
る０この時′割込発生回路１２は先にＣＰｏｌｏにバス
使用許可を与えているので、システムバス２１の使用に
関するＣＰＵｌ０とＤＭＡＣＩＩの競合を検出する。こ
の時、１割込み発生回路１２はＣＰＵｌ０のバスの使用
許可を取り消すとともに、割込発生線２４を用いて割込
みを発生させる。さらにＣＰＵＩｏのシステムバス使用
を取り消しが完了するとすぐにＤＭＡＣシステムバス許
可信号線２６ヲ用いてＤＭＡＣ１０にシステムバ＝、２
１の使用を許可する。ＤＭＡＣはダイレクトメモリアク
セスをシステムバスを使用して開始する。またＣＰＵｌ
０は割込み処理プログラムをローカルメモリ１３上にお
くことによって、ローカルバス２０上でプログラムを続
けられるので、処理を中断する必要がなく資源を有効に
使用できる。ＤＮＡＣＩＩが時刻１０４でシステムバス
使用を中断すると、ＣＰＵ１０は割込プログラム終了後
（時刻１０５）またはここでは示してないがＣＰＵｌ０
が過去にシステム・バス要求をしていることを記憶して
おいて、ｎｈ４Ａｃ１１がシステムバスの使用を終了し
たらただちに再度割込みを発生させて、システムバス２
１上の処理を再実行するなどの手法がとれる。また先に
ＤＮＡＣＩＩがシステムバス２１を使用している時ＣＰ
Ｕｌ０がシステムバス２１を要求した時にも同様に割込
みを発生させることが考えられる。
本実施例ではＣＰＵ１個とＤＭＡＣｌ個の例を示したが
、割込み発生回路１２内にＤＮＡＣを複数個にした時の
優先回路を組み込むことによってＣＰＵ１個とＤＭＡＣ
複数個のシステムも構、成できる。またＣＰＵを複数個
のシステムも前述のようなシステムバスを１個ＣＰＵ又
はＤＭＡＣにしか割当てない処理を割込発生回路に組み
込み、個々のＣＰＵにその状態に応じて、例えば２個の
ＣＰＵと１個のＤＭＡＣのバス要求が競合した時には２
つのＣＰＵに割込みを発生しローカルバス上でデータ処
理を行なわせ、ＤＭＡＣにだけシステムバスの使用を許
可するなどして対ろすることは明白である。
、割込み発生回路１２内にＤＮＡＣを複数個にした時の
優先回路を組み込むことによってＣＰＵ１個とＤＭＡＣ
複数個のシステムも構、成できる。またＣＰＵを複数個
のシステムも前述のようなシステムバスを１個ＣＰＵ又
はＤＭＡＣにしか割当てない処理を割込発生回路に組み
込み、個々のＣＰＵにその状態に応じて、例えば２個の
ＣＰＵと１個のＤＭＡＣのバス要求が競合した時には２
つのＣＰＵに割込みを発生しローカルバス上でデータ処
理を行なわせ、ＤＭＡＣにだけシステムバスの使用を許
可するなどして対ろすることは明白である。
以上のようにシステムバスの競合が発生した時、゛優先
順位の低い装置がただ待つだけではなくローカルバスな
どのシステムバスを使用しない処理に割込みを使用して
制御を゛移し、システム資源の有効利用をはかることが
できるのでその効果は大である〇
順位の低い装置がただ待つだけではなくローカルバスな
どのシステムバスを使用しない処理に割込みを使用して
制御を゛移し、システム資源の有効利用をはかることが
できるのでその効果は大である〇
第１図は本発明の一実施例を示したブロック図、第２図
は第１図で示す実施例の信号線、ノクスの動作を示すタ
イミングチャートである。 図において、１０・・・・−中央処理装置、１に・・・
・・ＤＭＡＣ，１２・・・・・・割込み発生回路、１３
・・・・−・ローカルメモリ、１４・・・・・・ローカ
ルＩ１０．１５・−・・・・データバッファ、１６−・
・・・・システムメモリ、１７・・・・−・システムＩ
１０を示す。 ２４５
は第１図で示す実施例の信号線、ノクスの動作を示すタ
イミングチャートである。 図において、１０・・・・−中央処理装置、１に・・・
・・ＤＭＡＣ，１２・・・・・・割込み発生回路、１３
・・・・−・ローカルメモリ、１４・・・・・・ローカ
ルＩ１０．１５・−・・・・データバッファ、１６−・
・・・・システムメモリ、１７・・・・−・システムＩ
１０を示す。 ２４５
Claims (1)
- ローカルメモリを持った中央処理装置と、前記中央処理
装置からアクセスが可能なシステムメモリと、前記シス
テムメモリにアクセス可能な少なくとも１つのマスク装
置と、前記中央処理装置と前記マスク装置からのシステ
ムメモリ要求を制御する割込発生回路とを具備し、前記
中央処理装置と前記マスク装置のシステムメモリ要求が
競合した時に前記中央処理装置に対して割込み信号を発
生することを特徴とする割込み信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15435081A JPS5856057A (ja) | 1981-09-29 | 1981-09-29 | 割込信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15435081A JPS5856057A (ja) | 1981-09-29 | 1981-09-29 | 割込信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856057A true JPS5856057A (ja) | 1983-04-02 |
Family
ID=15582238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15435081A Pending JPS5856057A (ja) | 1981-09-29 | 1981-09-29 | 割込信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01121968A (ja) * | 1987-11-05 | 1989-05-15 | Casio Comput Co Ltd | 可変長データ処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51107042A (ja) * | 1975-03-17 | 1976-09-22 | Hitachi Ltd | |
| JPS5326632A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Common memory control unit |
| JPS53105139A (en) * | 1977-02-24 | 1978-09-13 | Nec Corp | Dynamic main memory controller |
-
1981
- 1981-09-29 JP JP15435081A patent/JPS5856057A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51107042A (ja) * | 1975-03-17 | 1976-09-22 | Hitachi Ltd | |
| JPS5326632A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Common memory control unit |
| JPS53105139A (en) * | 1977-02-24 | 1978-09-13 | Nec Corp | Dynamic main memory controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01121968A (ja) * | 1987-11-05 | 1989-05-15 | Casio Comput Co Ltd | 可変長データ処理装置 |
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