JP2687987B2 - ダイレクトメモリアクセス制御方式 - Google Patents
ダイレクトメモリアクセス制御方式Info
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- JP2687987B2 JP2687987B2 JP3196716A JP19671691A JP2687987B2 JP 2687987 B2 JP2687987 B2 JP 2687987B2 JP 3196716 A JP3196716 A JP 3196716A JP 19671691 A JP19671691 A JP 19671691A JP 2687987 B2 JP2687987 B2 JP 2687987B2
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- memory
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- circuit
- dma
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Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
において、入出力機器その他の機器がプロセッサと共有
するバスを占有してそのバス上に配置されたメモリに直
接アクセスするダイレクトメモリアクセス制御方式に関
する。
において、入出力機器その他の機器がプロセッサと共有
するバスを占有してそのバス上に配置されたメモリに直
接アクセスするダイレクトメモリアクセス制御方式に関
する。
【０００２】
【従来の技術】コンピュータシステムでは、プロセッサ
によってアクセスされるメモリと外部記憶装置その他と
の間でそのプロセッサの負荷を低く抑えて高速にデータ
を転送するために、そのデータをプロセッサを介さずに
直接転送（以下、「ＤＭＡ転送」という。）するダイレ
クトメモリアクセス（以下、「ＤＭＡ」いう。）制御方
式が採用される。
によってアクセスされるメモリと外部記憶装置その他と
の間でそのプロセッサの負荷を低く抑えて高速にデータ
を転送するために、そのデータをプロセッサを介さずに
直接転送（以下、「ＤＭＡ転送」という。）するダイレ
クトメモリアクセス（以下、「ＤＭＡ」いう。）制御方
式が採用される。
【０００３】図７は、従来のＤＭＡ制御方式の構成例を
示す図である。図において、コンピュータシステムの主
要部７０は、ＤＭＡ制御方式を採用したオプションユニ
ット７１に接続される。
示す図である。図において、コンピュータシステムの主
要部７０は、ＤＭＡ制御方式を採用したオプションユニ
ット７１に接続される。
【０００４】主要部７０では、プロセッサ（ＣＰＵ）７
２はバスアービトレーション回路７３およびメモリアク
セス制御回路７４を介してオプションユニット７１に接
続され、メモリ７５はメモリアクセス制御回路７４を介
してオプションユニット７１と相互に接続される。
２はバスアービトレーション回路７３およびメモリアク
セス制御回路７４を介してオプションユニット７１に接
続され、メモリ７５はメモリアクセス制御回路７４を介
してオプションユニット７１と相互に接続される。
【０００５】オプションユニット７１では、バス制御回
路７６はアドレスカウンタ７７、データレジスタ７８お
よび主要部７０のバスアービトレーション回路７３に接
続され、アドレスカウンタ７７およびデータレジスタ７
８は主要部７０のメモリアクセス制御回路７４に接続さ
れる。
路７６はアドレスカウンタ７７、データレジスタ７８お
よび主要部７０のバスアービトレーション回路７３に接
続され、アドレスカウンタ７７およびデータレジスタ７
８は主要部７０のメモリアクセス制御回路７４に接続さ
れる。
【０００６】このような構成のＤＭＡ制御方式では、プ
ロセッサ７２は、ＤＭＡ転送を行うために、バスアービ
トレーション回路７３その他の周辺回路を経由してオプ
ションユニット７１に所定の起動制御を行う。
ロセッサ７２は、ＤＭＡ転送を行うために、バスアービ
トレーション回路７３その他の周辺回路を経由してオプ
ションユニット７１に所定の起動制御を行う。
【０００７】オプションユニット７１では、バス制御回
路７６は、ＤＭＡ転送の開始を要求するために、バスア
ービトレーション回路７３にバス獲得要求信号ＢＳＲＱ
を送出する（図８）。バスアービトレーション回路７
３は、その要求信号に応じてプロセッサ７２とメモリ７
５との間を結ぶバスについて、プロセッサ７２による占
有状況と他のオプションユニットからのバス獲得要求信
号ＢＳＲＱとのタイミング関係を調整してそのバス上の
競合を回避し、例えば、プロセッサ７２をそのバスの占
有状態から脱却させる制御を行った後に、許可信号ＢＳ
ＡＶを送出する（図８）。
路７６は、ＤＭＡ転送の開始を要求するために、バスア
ービトレーション回路７３にバス獲得要求信号ＢＳＲＱ
を送出する（図８）。バスアービトレーション回路７
３は、その要求信号に応じてプロセッサ７２とメモリ７
５との間を結ぶバスについて、プロセッサ７２による占
有状況と他のオプションユニットからのバス獲得要求信
号ＢＳＲＱとのタイミング関係を調整してそのバス上の
競合を回避し、例えば、プロセッサ７２をそのバスの占
有状態から脱却させる制御を行った後に、許可信号ＢＳ
ＡＶを送出する（図８）。
【０００８】オプションユニット７１では、バス制御回
路７６はその許可信号に応じてアドレスカウンタ７７を
制御し、アドレスカウンタ７７はその制御の下にアクセ
スすべきメモリ７５の領域を示すアドレス（以下、「Ｄ
ＭＡアドレス」という。）を出力する（図８）。主要
部７０のメモリアクセス制御回路７４はそのＤＭＡアド
レスを受信してデコードするが、これと並行してオプシ
ョンユニット７１のバス制御回路７６は、上述した許可
信号ＢＳＡＶのタイミングを基準として主要部７０側で
ＤＭＡ転送が可能となるタイミングを求め、そのタイミ
ングにストローブ信号Ｒ／ＷＣＭＤを送出する（図８
）。データレジスタ７８はそのストローブ信号に同期
してデータを送受するので、メモリ７５とデータレジス
タ７８との間ではプロセッサ７２を介さずに直接データ
転送が行われる。
路７６はその許可信号に応じてアドレスカウンタ７７を
制御し、アドレスカウンタ７７はその制御の下にアクセ
スすべきメモリ７５の領域を示すアドレス（以下、「Ｄ
ＭＡアドレス」という。）を出力する（図８）。主要
部７０のメモリアクセス制御回路７４はそのＤＭＡアド
レスを受信してデコードするが、これと並行してオプシ
ョンユニット７１のバス制御回路７６は、上述した許可
信号ＢＳＡＶのタイミングを基準として主要部７０側で
ＤＭＡ転送が可能となるタイミングを求め、そのタイミ
ングにストローブ信号Ｒ／ＷＣＭＤを送出する（図８
）。データレジスタ７８はそのストローブ信号に同期
してデータを送受するので、メモリ７５とデータレジス
タ７８との間ではプロセッサ７２を介さずに直接データ
転送が行われる。
【０００９】
【発明が解決しようとする課題】ところで、このような
従来例では、オプションユニット７１が個別にアドレス
カウンタ７７を有するために、このようなオプションユ
ニットが増設されたり複数台実装されてもこれらの全て
のオプションユニットが並行してはＤＭＡ転送を行うこ
とがない場合には、無用なアドレスカウンタが実装され
ることによりハードウエアのサイズが増加し、かつコス
トや消費電力が増大していた。
従来例では、オプションユニット７１が個別にアドレス
カウンタ７７を有するために、このようなオプションユ
ニットが増設されたり複数台実装されてもこれらの全て
のオプションユニットが並行してはＤＭＡ転送を行うこ
とがない場合には、無用なアドレスカウンタが実装され
ることによりハードウエアのサイズが増加し、かつコス
トや消費電力が増大していた。
【００１０】本発明は、コンピュータシステムの構成や
動作の形態に適応しつつハードウエアの構成を簡略化で
きるダイレクトメモリアクセス制御方式を提供すること
を目的とする。
動作の形態に適応しつつハードウエアの構成を簡略化で
きるダイレクトメモリアクセス制御方式を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】図１は、本発明の原理ブ
ロック図である。本発明は、複数のオプションユニット
１１ 1 〜１１ N が発したバス獲得要求に応じてプロセッサ
１３がメモリ１５に接続されたバスの占有を許可し、そ
の許可を与えられたオプションユニットが所定のアドレ
スで示されるメモリ１５の領域にバスを介して直接アク
セスするダイレクトメモリアクセス制御方式において、
プロセッサ１３は、バスの占有が許可されたオプション
ユニットに対応したアドレスを個別に生成し、そのアド
レスをメモリ１５に与えると共に、複数のオプションユ
ニット１１ 1 〜１１ N の内、並行して直接アクセスを行い
得る最大のオプションユニットの数Ｍに等しいＭ個のア
ドレス生成手段１７ 1 〜１７ M と、複数のオプションユニ
ット１１ 1 〜１１ N の内、直接アクセスを要求するもの
に、Ｍ個のアドレス生成手段１７ 1 〜１７ M の何れかであ
って空いているものを割り付ける割り付け手段１８と、
Ｍ個のアドレス生成手段１７ 1 〜１７ M の内、割り付け手
段１８によって割り付けられた個々のアドレス生成手段
に、そのアドレス生成手段が割り付けられたオプション
ユニットが行う直接アクセスに同期してアドレスが更新
されるべき時点を与える同期制御手段１９とを有するこ
とを特徴とする。
ロック図である。本発明は、複数のオプションユニット
１１ 1 〜１１ N が発したバス獲得要求に応じてプロセッサ
１３がメモリ１５に接続されたバスの占有を許可し、そ
の許可を与えられたオプションユニットが所定のアドレ
スで示されるメモリ１５の領域にバスを介して直接アク
セスするダイレクトメモリアクセス制御方式において、
プロセッサ１３は、バスの占有が許可されたオプション
ユニットに対応したアドレスを個別に生成し、そのアド
レスをメモリ１５に与えると共に、複数のオプションユ
ニット１１ 1 〜１１ N の内、並行して直接アクセスを行い
得る最大のオプションユニットの数Ｍに等しいＭ個のア
ドレス生成手段１７ 1 〜１７ M と、複数のオプションユニ
ット１１ 1 〜１１ N の内、直接アクセスを要求するもの
に、Ｍ個のアドレス生成手段１７ 1 〜１７ M の何れかであ
って空いているものを割り付ける割り付け手段１８と、
Ｍ個のアドレス生成手段１７ 1 〜１７ M の内、割り付け手
段１８によって割り付けられた個々のアドレス生成手段
に、そのアドレス生成手段が割り付けられたオプション
ユニットが行う直接アクセスに同期してアドレスが更新
されるべき時点を与える同期制御手段１９とを有するこ
とを特徴とする。
【００１２】
【作用】本発明にかかわるダイレクトメモリアクセス制
御方式では、割り付け手段１８は、複数のオプションユ
ニット１１ 1 〜１１ N の内、直接アクセスを要求するもの
に、Ｍ個のアドレス生成手段１７ 1 〜１７ M の何れかであ
って空いているものを動的に割り付ける。このような直
接アクセスが行われる過程では、アドレス生成手段１７
1 〜１７ M の内、その直接アクセスを要求し、かつバスの
占有が許可されたオプションユニットに対して上述した
ように割り付けられたアドレス生成手段は、そのオプシ
ョンユニットに対応したアドレスを個別に生成すると共
に、そのアドレスをメモリ１５に与える。また、同期制
御手段１９は、アドレス生成手段１７ 1 〜１７ M の内、上
述したように割り付け手段１８によって割り付けられた
アドレス生成手段に、これらのアドレスが個別に割り付
けられたオプションユニットが行う直接アクセスに同期
してアドレスが更新されるべき時点を与える。
御方式では、割り付け手段１８は、複数のオプションユ
ニット１１ 1 〜１１ N の内、直接アクセスを要求するもの
に、Ｍ個のアドレス生成手段１７ 1 〜１７ M の何れかであ
って空いているものを動的に割り付ける。このような直
接アクセスが行われる過程では、アドレス生成手段１７
1 〜１７ M の内、その直接アクセスを要求し、かつバスの
占有が許可されたオプションユニットに対して上述した
ように割り付けられたアドレス生成手段は、そのオプシ
ョンユニットに対応したアドレスを個別に生成すると共
に、そのアドレスをメモリ１５に与える。また、同期制
御手段１９は、アドレス生成手段１７ 1 〜１７ M の内、上
述したように割り付け手段１８によって割り付けられた
アドレス生成手段に、これらのアドレスが個別に割り付
けられたオプションユニットが行う直接アクセスに同期
してアドレスが更新されるべき時点を与える。
【００１３】さらに、アドレス生成手段１７ 1 〜１７
M は、その数Ｍが複数のオプションユニット１１ 1 〜１１
N の内、並行して直接アクセスを行い得る最大のオプシ
ョンユニットの数Ｍに等しく設定され、かつプロセッサ
１３に一括して備えられる。したがって、上述した直接
アクセスが行われるべき頻度やタイミングの要求に柔軟
に適応することが可能となり、オプションユニット毎に
個別にアドレス生成手段が備えられていた従来例に比べ
てハードウエアのサイズの縮小が可能となる。
M は、その数Ｍが複数のオプションユニット１１ 1 〜１１
N の内、並行して直接アクセスを行い得る最大のオプシ
ョンユニットの数Ｍに等しく設定され、かつプロセッサ
１３に一括して備えられる。したがって、上述した直接
アクセスが行われるべき頻度やタイミングの要求に柔軟
に適応することが可能となり、オプションユニット毎に
個別にアドレス生成手段が備えられていた従来例に比べ
てハードウエアのサイズの縮小が可能となる。
【００１４】
【実施例】以下、図面に基づいて本発明の実施例を詳細
に説明する。図２は、本発明の一実施例を示す図であ
る。
に説明する。図２は、本発明の一実施例を示す図であ
る。
【００１５】図において、図７に示すものとその機能お
よび構成が同じものについては、同じ参照番号を付与し
て示し、ここでは、その説明を省略する。プロセッサ７
２はバスアービトレーション回路２１に接続され、メモ
リ７５はメモリ制御回路２２に接続される。バスアービ
トレーション回路２１の許可信号ＢＳＡＶx (x＝１〜
ｍ) の出力端子は、メモリ制御回路２２に接続され、か
つそれぞれシステムバスを介してフロッピー制御回路２
３、ディスク制御回路２４およびＤＭＡ制御回路２５1
〜２５m-2 に接続される。フロッピー制御回路２３、デ
ィスク制御回路２４およびＤＭＡ制御回路２５1 〜２５
m-2 のバス獲得要求信号ＢＳＲＱx (x＝１〜ｍ) の出力
端子は、それぞれシステムバスを介してバスアービトレ
ーション回路２１に接続される。フロッピー制御回路２
３、ディスク制御回路２４およびＤＭＡ制御回路２５1
〜２５m-2 のストローブ信号Ｒ／ＷＣＭＤの出力端子
は、システムバス上でワイヤードオアされてバスアービ
トレーション回路２１に接続される。さらに、メモリ制
御回路２２とフロッピー制御回路２３、ディスク制御回
路２４、ＤＭＡ制御回路２５1〜２５m-2 との間では、
システムバスを介してＤＭＡ転送の対象となるデータが
伝送される。なお、フロッピー制御回路２３は所定のフ
ロッピーディスクドライブに接続され、かつディスク制
御回路２４は所定のディスクドライブに接続される。
よび構成が同じものについては、同じ参照番号を付与し
て示し、ここでは、その説明を省略する。プロセッサ７
２はバスアービトレーション回路２１に接続され、メモ
リ７５はメモリ制御回路２２に接続される。バスアービ
トレーション回路２１の許可信号ＢＳＡＶx (x＝１〜
ｍ) の出力端子は、メモリ制御回路２２に接続され、か
つそれぞれシステムバスを介してフロッピー制御回路２
３、ディスク制御回路２４およびＤＭＡ制御回路２５1
〜２５m-2 に接続される。フロッピー制御回路２３、デ
ィスク制御回路２４およびＤＭＡ制御回路２５1 〜２５
m-2 のバス獲得要求信号ＢＳＲＱx (x＝１〜ｍ) の出力
端子は、それぞれシステムバスを介してバスアービトレ
ーション回路２１に接続される。フロッピー制御回路２
３、ディスク制御回路２４およびＤＭＡ制御回路２５1
〜２５m-2 のストローブ信号Ｒ／ＷＣＭＤの出力端子
は、システムバス上でワイヤードオアされてバスアービ
トレーション回路２１に接続される。さらに、メモリ制
御回路２２とフロッピー制御回路２３、ディスク制御回
路２４、ＤＭＡ制御回路２５1〜２５m-2 との間では、
システムバスを介してＤＭＡ転送の対象となるデータが
伝送される。なお、フロッピー制御回路２３は所定のフ
ロッピーディスクドライブに接続され、かつディスク制
御回路２４は所定のディスクドライブに接続される。
【００１６】本発明の特徴とする構成は、本実施例で
は、アドレス生成手段１７に相当する回路をコンピュー
タの主要部に配置されたメモリ制御回路２２内に備えた
点にある。
は、アドレス生成手段１７に相当する回路をコンピュー
タの主要部に配置されたメモリ制御回路２２内に備えた
点にある。
【００１７】図３は、メモリ制御回路の構成例を示す図
である。図において、メモリ制御回路２２は、ＤＭＡチ
ャネル割り付け回路３１1 〜３１n 、アドレスカウンタ
３２1 〜３２n およびセレクタ回路３３から構成され
る。ここに、ｎは、並行してＤＭＡ転送を行うために割
り付け可能なＤＭＡチャネルの最大数を示し、その値は
システムの構成および機能に基づいて決定される。な
お、メモリ制御回路２２には、システムバスとメモリ７
５とのインタフェースをとる回路を含むが、その構成に
ついては、従来例と同じであるから図３ではその内容を
省略する。
である。図において、メモリ制御回路２２は、ＤＭＡチ
ャネル割り付け回路３１1 〜３１n 、アドレスカウンタ
３２1 〜３２n およびセレクタ回路３３から構成され
る。ここに、ｎは、並行してＤＭＡ転送を行うために割
り付け可能なＤＭＡチャネルの最大数を示し、その値は
システムの構成および機能に基づいて決定される。な
お、メモリ制御回路２２には、システムバスとメモリ７
５とのインタフェースをとる回路を含むが、その構成に
ついては、従来例と同じであるから図３ではその内容を
省略する。
【００１８】ＤＭＡチャネル割り付け回路３１1 では、
レジスタ３４1 の入力Ｄ0 〜Ｄm-1 にプロセッサ７２の
データバスＤＢ0 〜ＤＢm-1 がバスアービトレーション
回路２１を介して与えられ、レジスタ３４1 のＣＬＯＣ
Ｋ入力にはプロセッサ７２が出力する書き込み制御信号
ＷＲＩＴＤＲ1 が同様にして与えられる。ここに、ｍ
（≧ｎ）は、図２に示すように、システム内でＤＭＡ転
送を同時に行う制御回路の数を示す。レジスタ３４1 の
出力Ｑ0〜Ｑm-1 は、その各ビット対応のアンド回路を
入力端に配置したアンドオア回路で構成されるアドレス
セレクト回路３５ 1 の一方の入力に接続される。アドレ
スセレクト回路３５1 の他方の端子には、バスアービト
レーション回路２１が送出する許可信号ＢＳＡＶ1 〜Ｂ
ＳＡＶm が与えられる。アドレスセレクト回路３５1 の
出力は、セレクタ回路３３に選択信号ＳＥＬ1 を与え、
かつアンド回路３６1 の一方の入力に接続される。アン
ド回路３６1 の他方の入力にはシステムバスからバスア
ービトレーション回路２１を介して与えられるストロー
ブ信号Ｒ／ＷＣＭＤが与えられ、その出力はアドレスカ
ウンタ３２1 にカウントアップ信号ＣＯＴＣ1 を与え
る。
レジスタ３４1 の入力Ｄ0 〜Ｄm-1 にプロセッサ７２の
データバスＤＢ0 〜ＤＢm-1 がバスアービトレーション
回路２１を介して与えられ、レジスタ３４1 のＣＬＯＣ
Ｋ入力にはプロセッサ７２が出力する書き込み制御信号
ＷＲＩＴＤＲ1 が同様にして与えられる。ここに、ｍ
（≧ｎ）は、図２に示すように、システム内でＤＭＡ転
送を同時に行う制御回路の数を示す。レジスタ３４1 の
出力Ｑ0〜Ｑm-1 は、その各ビット対応のアンド回路を
入力端に配置したアンドオア回路で構成されるアドレス
セレクト回路３５ 1 の一方の入力に接続される。アドレ
スセレクト回路３５1 の他方の端子には、バスアービト
レーション回路２１が送出する許可信号ＢＳＡＶ1 〜Ｂ
ＳＡＶm が与えられる。アドレスセレクト回路３５1 の
出力は、セレクタ回路３３に選択信号ＳＥＬ1 を与え、
かつアンド回路３６1 の一方の入力に接続される。アン
ド回路３６1 の他方の入力にはシステムバスからバスア
ービトレーション回路２１を介して与えられるストロー
ブ信号Ｒ／ＷＣＭＤが与えられ、その出力はアドレスカ
ウンタ３２1 にカウントアップ信号ＣＯＴＣ1 を与え
る。
【００１９】アドレスカウンタ３２1 は、４つの同期型
のカウンタ３７11〜３７14を直列に配置した１６ビット
カウンタで構成される。なお、アドレスカウンタ３２1
では、このような１６ビットカウンタを構成するため
に、最下位ビットに対応したカウンタ３７11のイネーブ
ル端子ＥＮがアクティブレベルに設定され、かつ下位ビ
ット側のカウンタのキャリー出力ＣＡＲＲＹは隣接する
上位ビット側のカウンタのイネーブル端子ＥＮに順次接
続される。また、カウンタ３７11〜３７14のクロック端
子ＣＬＯＣＫにはカウントアップ信号ＣＯＴＣ1 が与え
られ、カウンタ３７11〜３７14のロード端子ＬＯＡＤに
はプロセッサ７２からバスアービトレーション回路２１
を介して書き込み制御信号ＷＲＧ1 が与えられる。この
ような構成のアドレスカウンタ３２1 では、その並列入
力にプロセッサ７２からバスアービトレーション回路２
１を介してデータバスＤＢ0 〜ＤＢ15が接続され、さら
に、その並列出力ＡＤ0 〜ＡＤ15はセレクタ回路３３を
介してメモリ７５に接続される。
のカウンタ３７11〜３７14を直列に配置した１６ビット
カウンタで構成される。なお、アドレスカウンタ３２1
では、このような１６ビットカウンタを構成するため
に、最下位ビットに対応したカウンタ３７11のイネーブ
ル端子ＥＮがアクティブレベルに設定され、かつ下位ビ
ット側のカウンタのキャリー出力ＣＡＲＲＹは隣接する
上位ビット側のカウンタのイネーブル端子ＥＮに順次接
続される。また、カウンタ３７11〜３７14のクロック端
子ＣＬＯＣＫにはカウントアップ信号ＣＯＴＣ1 が与え
られ、カウンタ３７11〜３７14のロード端子ＬＯＡＤに
はプロセッサ７２からバスアービトレーション回路２１
を介して書き込み制御信号ＷＲＧ1 が与えられる。この
ような構成のアドレスカウンタ３２1 では、その並列入
力にプロセッサ７２からバスアービトレーション回路２
１を介してデータバスＤＢ0 〜ＤＢ15が接続され、さら
に、その並列出力ＡＤ0 〜ＡＤ15はセレクタ回路３３を
介してメモリ７５に接続される。
【００２０】なお、ＤＭＡチャネル割り付け回路３１1
〜３１nの構成は何れも同じであり、かつアドレスカウ
ンタ３２1 〜３２n の構成は何れも同じである。また、
参照番号に付された第一の添え番号が同じＤＭＡチャネ
ル割り付け回路とアドレスカウンタとは、上述したよう
に直列接続され、かつこれらの出力はそれぞれセレクタ
回路３３に並列に接続される。さらに、ＤＭＡチャネル
割り付け回路３１2 〜３１n には、それぞれ許可信号Ｂ
ＳＡＶ2 〜ＢＳＡＶm と書き込み制御信号ＷＲＩＴＤＲ
2 〜ＷＲＩＴＤＲn とが与えられ、かつアドレスカウン
タ３２2 〜３２ n には、それぞれ書き込み制御信号ＷＲ
Ｇ2 〜ＷＲＧn が与えられるので、以下では、ＤＭＡチ
ャネル割り付け回路３１2 〜３１nおよびアドレスカウ
ンタ３２ 2 〜３２n の構成要素については、それぞれ第
一の添え番号を「2 」〜「n 」とした同じ参照番号を付
与して示し、その説明を省略する。
〜３１nの構成は何れも同じであり、かつアドレスカウ
ンタ３２1 〜３２n の構成は何れも同じである。また、
参照番号に付された第一の添え番号が同じＤＭＡチャネ
ル割り付け回路とアドレスカウンタとは、上述したよう
に直列接続され、かつこれらの出力はそれぞれセレクタ
回路３３に並列に接続される。さらに、ＤＭＡチャネル
割り付け回路３１2 〜３１n には、それぞれ許可信号Ｂ
ＳＡＶ2 〜ＢＳＡＶm と書き込み制御信号ＷＲＩＴＤＲ
2 〜ＷＲＩＴＤＲn とが与えられ、かつアドレスカウン
タ３２2 〜３２ n には、それぞれ書き込み制御信号ＷＲ
Ｇ2 〜ＷＲＧn が与えられるので、以下では、ＤＭＡチ
ャネル割り付け回路３１2 〜３１nおよびアドレスカウ
ンタ３２ 2 〜３２n の構成要素については、それぞれ第
一の添え番号を「2 」〜「n 」とした同じ参照番号を付
与して示し、その説明を省略する。
【００２１】また、本実施例と図１に示すブロック図と
の対応関係については、フロッピィ制御回路２３、ディ
スク制御回路２４およびＤＭＡ制御回路２５1 〜２５
m-2 はオプションユニット１１1 〜１１N に対応し、プ
ロセッサ７２、バスアービトレーション回路２１および
メモリ制御回路２２はプロセッサ１３に対応し、メモリ
７５はメモリ１５に対応し、アドレスカウンタ３２ 1 〜
３２ n およびセレクタ回路３３はアドレス生成手段１７
に対応し、ＤＭＡチャネル割り付け回路３１ 1 〜３１ n
は割り付け手段１８に対応する。
の対応関係については、フロッピィ制御回路２３、ディ
スク制御回路２４およびＤＭＡ制御回路２５1 〜２５
m-2 はオプションユニット１１1 〜１１N に対応し、プ
ロセッサ７２、バスアービトレーション回路２１および
メモリ制御回路２２はプロセッサ１３に対応し、メモリ
７５はメモリ１５に対応し、アドレスカウンタ３２ 1 〜
３２ n およびセレクタ回路３３はアドレス生成手段１７
に対応し、ＤＭＡチャネル割り付け回路３１ 1 〜３１ n
は割り付け手段１８に対応する。
【００２２】図４は、本実施例の動作を示すタイミング
チャートである。図５は、本実施例におけるＤＭＡ転送
時のバス占有時間を示す図である。以下、図２〜図５を
参照して、フロッピー制御回路２３がＤＭＡ転送を行う
場合を一例として本実施例の動作を説明する。
チャートである。図５は、本実施例におけるＤＭＡ転送
時のバス占有時間を示す図である。以下、図２〜図５を
参照して、フロッピー制御回路２３がＤＭＡ転送を行う
場合を一例として本実施例の動作を説明する。
【００２３】プロセッサ７２は、ＤＭＡ転送の起動制御
処理において、システムに設けられたＤＭＡチャネルの
内、空いているものの識別番号（ここでは、簡単のため
「１」とする。）を求め、図６に示すように、その番号
に対応したビットパターン（＝0 …0001）をレジスタ３
４1 に設定する。さらに、プロセッサは、ＤＭＡアドレ
スの先頭値Ａ1 をアドレスカウンタ３２1 に設定する。
処理において、システムに設けられたＤＭＡチャネルの
内、空いているものの識別番号（ここでは、簡単のため
「１」とする。）を求め、図６に示すように、その番号
に対応したビットパターン（＝0 …0001）をレジスタ３
４1 に設定する。さらに、プロセッサは、ＤＭＡアドレ
スの先頭値Ａ1 をアドレスカウンタ３２1 に設定する。
【００２４】フロッピー制御回路２３がバス獲得要求信
号ＢＳＲＱ1 を送出する（図４、図５）と、バスア
ービトレーション回路２１は、従来例と同様にシステム
バスの競合を回避する調整を行ってＤＭＡチャネル割り
付け回路３１1 に許可信号ＢＳＡＶ1 を送出する（図４
、図５）。このような許可信号に応じて、アドレス
セレクト回路３５1 は選択信号ＳＥＬ1 をセレクタ回路
３３に与えるので、予めアドレスカウンタ３２1 に設定
されたＤＭＡアドレスＡ1 が速やかにメモリ７５に与え
られる（図４、図５）。また、フロッピー制御回路
２３は、許可信号ＢＳＡＶ1 に応じてストローブ信号Ｒ
／ＷＣＭＤを速やかに送出し（図４、図５）てメモ
リ７５に直接アクセスする。
号ＢＳＲＱ1 を送出する（図４、図５）と、バスア
ービトレーション回路２１は、従来例と同様にシステム
バスの競合を回避する調整を行ってＤＭＡチャネル割り
付け回路３１1 に許可信号ＢＳＡＶ1 を送出する（図４
、図５）。このような許可信号に応じて、アドレス
セレクト回路３５1 は選択信号ＳＥＬ1 をセレクタ回路
３３に与えるので、予めアドレスカウンタ３２1 に設定
されたＤＭＡアドレスＡ1 が速やかにメモリ７５に与え
られる（図４、図５）。また、フロッピー制御回路
２３は、許可信号ＢＳＡＶ1 に応じてストローブ信号Ｒ
／ＷＣＭＤを速やかに送出し（図４、図５）てメモ
リ７５に直接アクセスする。
【００２５】このようなＤＭＡ転送動作については従来
例と同じであるからここではその説明を省略するが、Ｄ
ＭＡ転送動作の完了時には、フロッピー制御回路２３が
バス獲得要求信号ＢＳＲＱ1 を非アクティブの論理レベ
ルに復旧させる（図４）ので、バスアービトレーショ
ン回路２１は許可信号ＢＳＡＶ1 を非アクティブの論理
レベルに復旧させる。さらに、アドレスカウンタ３２1
は、このような許可信号ＢＳＡＶ1 の論理レベルの復旧
に応じて得られるカウントアップ信号ＣＯＴＣ 1 の立ち
下がり時にカウントアップする（図４）ので、メモリ
７５上で隣接した領域に対するＤＭＡ転送を順次行うこ
とができる。
例と同じであるからここではその説明を省略するが、Ｄ
ＭＡ転送動作の完了時には、フロッピー制御回路２３が
バス獲得要求信号ＢＳＲＱ1 を非アクティブの論理レベ
ルに復旧させる（図４）ので、バスアービトレーショ
ン回路２１は許可信号ＢＳＡＶ1 を非アクティブの論理
レベルに復旧させる。さらに、アドレスカウンタ３２1
は、このような許可信号ＢＳＡＶ1 の論理レベルの復旧
に応じて得られるカウントアップ信号ＣＯＴＣ 1 の立ち
下がり時にカウントアップする（図４）ので、メモリ
７５上で隣接した領域に対するＤＭＡ転送を順次行うこ
とができる。
【００２６】また、このようなＤＭＡ転送動作は、例え
ば、図４に示すように、ディスク制御回路２４およびＤ
ＭＡ制御回路２５2 、２５4 にそれぞれＤＭＡチャネル
割り付け回路３１2 〜３１4 を割り付け、かつアドレス
カウンタ３２2 〜３２4 にそれぞれ異なるＤＭＡアドレ
スＡ1 〜Ａ4 を設定することにより、これらの回路でも
並行して行うことができる。
ば、図４に示すように、ディスク制御回路２４およびＤ
ＭＡ制御回路２５2 、２５4 にそれぞれＤＭＡチャネル
割り付け回路３１2 〜３１4 を割り付け、かつアドレス
カウンタ３２2 〜３２4 にそれぞれ異なるＤＭＡアドレ
スＡ1 〜Ａ4 を設定することにより、これらの回路でも
並行して行うことができる。
【００２７】このように本実施例によれば、搭載すべき
アドレスカウンタの数は並行してＤＭＡ転送動作を行う
制御回路の数と同じ値であれば足りるので、従来例のよ
うにオプションユニット毎にアドレスカウンタを設ける
場合に比べてハードウエアのサイズを低減することがで
きる。
アドレスカウンタの数は並行してＤＭＡ転送動作を行う
制御回路の数と同じ値であれば足りるので、従来例のよ
うにオプションユニット毎にアドレスカウンタを設ける
場合に比べてハードウエアのサイズを低減することがで
きる。
【００２８】また、本実施例では、コンピュータシステ
ムの主要部に実装されたメモリ制御回路２２が既述の許
可信号に応じてメモリ７５にＤＭＡアドレスを速やかに
与えるので、図５に示すように、プロセッサ７２は、従
来例におけるＤＭＡアドレスのシステムバス上における
遅延時間待たずにＤＭＡ転送可能な状態となる。すなわ
ち、フロッピー制御回路２３その他のＤＭＡ制御回路は
許可信号ＢＳＡＶを受信した後に従来例より速やかにス
トローブ信号Ｒ／ＷＣＭＤを送出し、かつＤＭＡ転送を
開始できるので、ＤＭＡ転送に伴うバスの占有時間が短
縮される。
ムの主要部に実装されたメモリ制御回路２２が既述の許
可信号に応じてメモリ７５にＤＭＡアドレスを速やかに
与えるので、図５に示すように、プロセッサ７２は、従
来例におけるＤＭＡアドレスのシステムバス上における
遅延時間待たずにＤＭＡ転送可能な状態となる。すなわ
ち、フロッピー制御回路２３その他のＤＭＡ制御回路は
許可信号ＢＳＡＶを受信した後に従来例より速やかにス
トローブ信号Ｒ／ＷＣＭＤを送出し、かつＤＭＡ転送を
開始できるので、ＤＭＡ転送に伴うバスの占有時間が短
縮される。
【００２９】なお、ＤＭＡ転送の態様については、フロ
ッピー制御回路２３で行われるようなバイト（ワード）
単位の転送に限定されず、例えば、複数のプロセッサ間
で共有するメモリと各プロセッサのローカルメモリとの
間で複数バイトにわたるブロック転送を行う場合にも、
本発明は適用可能である。
ッピー制御回路２３で行われるようなバイト（ワード）
単位の転送に限定されず、例えば、複数のプロセッサ間
で共有するメモリと各プロセッサのローカルメモリとの
間で複数バイトにわたるブロック転送を行う場合にも、
本発明は適用可能である。
【００３０】また、ＤＭＡ転送の単位となる語長、同一
ＤＭＡチャネル上で連続して行われるＤＭＡ転送におけ
る転送サイクル毎のＤＭＡアドレスの更新方法、ＤＭＡ
チャネルの割り付け回路に設定されるＤＭＡチャネルの
識別情報については、システムの構成に応じて決定すれ
ばよい。
ＤＭＡチャネル上で連続して行われるＤＭＡ転送におけ
る転送サイクル毎のＤＭＡアドレスの更新方法、ＤＭＡ
チャネルの割り付け回路に設定されるＤＭＡチャネルの
識別情報については、システムの構成に応じて決定すれ
ばよい。
【００３１】
【発明の効果】以上説明したように本発明では、アドレ
ス生成手段は、割り付け手段および同期制御手段と共に
プロセッサに備えられ、かつこれらの割り付け手段と同
期制御手段との連係の下で、直接アクセスを要求するオ
プションユニットに動的に割り付けられると共に、その
オプションユニットに対応したアドレスを個別に生成し
てメモリに与える。
ス生成手段は、割り付け手段および同期制御手段と共に
プロセッサに備えられ、かつこれらの割り付け手段と同
期制御手段との連係の下で、直接アクセスを要求するオ
プションユニットに動的に割り付けられると共に、その
オプションユニットに対応したアドレスを個別に生成し
てメモリに与える。
【００３２】すなわち、アドレス生成手段のハードウエ
アのサイズについては、全てのオプションユニットの
内、並行してダイレクトメモリアクセスを行うものに割
り付け可能であれば足りるので、従来例のようにオプシ
ョンユニット毎に設けられたハードウエアによってアド
レスを生成する方法に比べて機器のコストが低減され
る。
アのサイズについては、全てのオプションユニットの
内、並行してダイレクトメモリアクセスを行うものに割
り付け可能であれば足りるので、従来例のようにオプシ
ョンユニット毎に設けられたハードウエアによってアド
レスを生成する方法に比べて機器のコストが低減され
る。
【００３３】また、従来例に比べてバスの獲得要求に応
じたダイレクトメモリアクセスが速やかに開始されるの
で、そのアクセスに伴うバスの占有時間が低減され、か
つそのバスの占有によってプロセッサに与えられる負荷
が軽減される。
じたダイレクトメモリアクセスが速やかに開始されるの
で、そのアクセスに伴うバスの占有時間が低減され、か
つそのバスの占有によってプロセッサに与えられる負荷
が軽減される。
【図１】本発明の原理ブロック図を示す図である。
【図２】本発明の一実施例を示す図である。
【図３】メモリ制御回路の構成例を示す図である。
【図４】本実施例の動作を示すタイミングチャートであ
る。
る。
【図５】本実施例におけるＤＭＡ転送時のバス占有時間
を示す図である。
を示す図である。
【図６】レジスタの内容を示す図である。
【図７】従来のＤＭＡ制御方式の構成例を示す図であ
る。
る。
【図８】従来方式の動作を示すタイミングチャートであ
る。
る。
１１1 〜１１N ，７１ オプションユニット １３ プロセッサ １５，７５ メモリ １７ アドレス生成手段１８ 割り付け手段 １９ 同期制御手段 ２１ バスアービトレーション回路 ２２ メモリ制御回路 ２３ フロッピー制御回路 ２４ ディスク制御回路 ２５1 〜２５m-2 ＤＭＡ制御回路 ３１1 〜３１n ＤＭＡチャネル割り付け回路 ３２1 〜３２n アドレスカウンタ ３３ セレクタ回路 ３４1 〜３４n レジスタ ３５1 〜３５n アドレスセレクト回路 ３６1 〜３６n アンドゲート ３７11〜３７n1,３７12〜３７n2,３７13〜３７n3,３７
14〜３７n4 カウンタ ７０ 主要部 ７２ プロセッサ（ＣＰＵ） ７３ バスアービトレーション回路 ７４ メモリアクセス制御回路 ７６ バス制御回路 ７７ アドレスカウンタ ７８ データレジスタ
14〜３７n4 カウンタ ７０ 主要部 ７２ プロセッサ（ＣＰＵ） ７３ バスアービトレーション回路 ７４ メモリアクセス制御回路 ７６ バス制御回路 ７７ アドレスカウンタ ７８ データレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西井 彰 神奈川県大和市深見西四丁目２番49号 株式会社ピーエフユー大和工場内 (56)参考文献 特開 昭61−43369（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 複数のオプションユニット（１１1〜１
１N）が発したバス獲得要求に応じてプロセッサ（１
３）がメモリ（１５）に接続されたバスの占有を許可
し、その許可を与えられたオプションユニットが所定の
アドレスで示される前記メモリ（１５）の領域に前記バ
スを介して直接アクセスするダイレクトメモリアクセス
制御方式において、 前記プロセッサ（１３）は、 前記バスの占有が許可されたオプションユニットに対応
したアドレスを個別に生成し、そのアドレスを前記メモ
リ（１５）に与えると共に、前記複数のオプションユニ
ット（１１ 1 〜１１ N ）の内、並行して前記直接アクセス
を行い得る最大のオプションユニットの数Ｍに等しいＭ
個のアドレス生成手段（１７ 1 〜１７ M ）と、 前記複数のオプションユニット（１１ 1 〜１１ N ）の内、
前記直接アクセスを要求するものに、前記Ｍ個のアドレ
ス生成手段（１７ 1 〜１７ M ）の何れかであって空いてい
るものを割り付ける割り付け手段（１８）と、 前記Ｍ個のアドレス生成手段（１７ 1 〜１７ M ）の内、前
記割り付け手段（１８）によって割り付けられた個々の
アドレス生成手段に、そのアドレス生成手段が割り付け
られたオプションユニットが行う直接アクセスに同期し
てアドレスが更新されるべき時点を与える同期制御手段
（１９）とを有する ことを特徴とするダイレクトメモリ
アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196716A JP2687987B2 (ja) | 1991-08-06 | 1991-08-06 | ダイレクトメモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196716A JP2687987B2 (ja) | 1991-08-06 | 1991-08-06 | ダイレクトメモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0540727A JPH0540727A (ja) | 1993-02-19 |
| JP2687987B2 true JP2687987B2 (ja) | 1997-12-08 |
Family
ID=16362409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196716A Expired - Lifetime JP2687987B2 (ja) | 1991-08-06 | 1991-08-06 | ダイレクトメモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687987B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2394716A2 (en) | 2010-06-11 | 2011-12-14 | NAMCO BANDAI Games Inc. | Image generation system, program product, and image generation method for video games |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143369A (ja) * | 1984-08-08 | 1986-03-01 | Oki Electric Ind Co Ltd | マルチプロセツサシステム |
-
1991
- 1991-08-06 JP JP3196716A patent/JP2687987B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2394716A2 (en) | 2010-06-11 | 2011-12-14 | NAMCO BANDAI Games Inc. | Image generation system, program product, and image generation method for video games |
| US9345972B2 (en) | 2010-06-11 | 2016-05-24 | Bandai Namco Entertainment Inc. | Information storage medium, image generation system, and image generation method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0540727A (ja) | 1993-02-19 |
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