KR100215572B1 - 인터페이스 버퍼 제어 방법 및 장치 - Google Patents

인터페이스 버퍼 제어 방법 및 장치 Download PDF

Info

Publication number
KR100215572B1
KR100215572B1 KR1019960075565A KR19960075565A KR100215572B1 KR 100215572 B1 KR100215572 B1 KR 100215572B1 KR 1019960075565 A KR1019960075565 A KR 1019960075565A KR 19960075565 A KR19960075565 A KR 19960075565A KR 100215572 B1 KR100215572 B1 KR 100215572B1
Authority
KR
South Korea
Prior art keywords
window
data
identifier
interface buffer
write
Prior art date
Application number
KR1019960075565A
Other languages
English (en)
Other versions
KR19980056299A (ko
Inventor
이수정
Original Assignee
전주범
대우전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 전주범, 대우전자주식회사 filed Critical 전주범
Priority to KR1019960075565A priority Critical patent/KR100215572B1/ko
Publication of KR19980056299A publication Critical patent/KR19980056299A/ko
Application granted granted Critical
Publication of KR100215572B1 publication Critical patent/KR100215572B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0891—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using clearing, invalidating or resetting means

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Multi Processors (AREA)

Abstract

본 발명은 인터페이스 버퍼의 공간을 일정한 크기 즉, 윈도우 사이즈로 나누어 윈도 제어(window control) 방식으로 제어하므로써 다수개의 처리 시스템이 사용하는 공동 버스의 부담을 감소시킨 인터페이스 버퍼 제어 방법 및 장치에 관한 것으로서, n개의 데이터를 저장하는 윈도우 m개로 구분된 인터페이스 버퍼를 사용하여 윈도 제어방식으로 즉, 송신 시스템은 한번 액세스할 때마다 윈도우를 할당받아서 윈도우의 시작 주소부터 메모리의 쓰기 주소를 자동으로 발생시켜 메시지를 저장하고, 할당된 윈도우 즉, 유효한 데이터가 저장된 윈도우는 다른 시스템이 사용하지 못하도록 쓰기 사용 금지시키는 단계와 목적지 시스템에게 수신 데이터가 저장된 윈도우의 시작 주소부터 메모리 읽기 주소를 발생시켜 데이터 개수만큼 익기 주소를 자동으로 발생시켜 유효한 데이터를 모두 수신 시스템으로 전송한 다음, 해당 윈도우를 다른 시스템이 사용할수 있도록 쓰기 사용 허용시키는 단계를 지원하는 방법 및 장치로 구현 된 본 발명은, 윈도우 제어 방식을 채용하여 윈도우 단위로 액세스를 행하면서 다른 시스템으로부터 인터럽트를 당하지 않는 효과가 있고, 또한 버스에 연결되는 시스템의 수가 증가할 경우에는 버스에 의한 처리 지연이 감소되는 효과가 있는 것이다.

Description

인터페이스 버퍼 제어 방법 및 장치 ( Method and apparatus for controlling interface buffer )
본 발명은 둘이상의 자료 처리 시스템간의 데이터를 임시 보관하는 인터페이스 버퍼에 관한 것으로, 특히 인터페이스 버퍼의 공간을 일정한 크기 즉, 윈도우 사이즈로 나누어 윈도 제어(window control) 방식으로 제어하므로써 다수개의 처리 시스템이 사용하는 공동 버스의 부담을 감소시킨 인터페이스 버퍼 제어 방법 및 장치에 관한 것이다.
일반적으로, 컴퓨터를 사용하는 형태를 시대별로 살펴보면, 1960년대는 일괄 처리(Batch Processing), 1970년대는 컴퓨터 능력을 작은 시간 대로 나누어 여럿이 사용하는 시분할 처리(Timesharing Processing), 1980년대는 개인용 컴퓨터나 워크데이션의 등장으로 개인 처리(personneal Computing)를 그 특성으로 볼 수 있다. 그리고, 1990년대에 들어와서는 분산 처리(Distributed Processing/Disributed Computing)시대가 시작되었으며, 분산 처리란 컴퓨터 통신망에 연결된 여러대의 컴퓨터 시스템들이 서로 도와 하나의 목적을 해결하고자 처리하는 것을 일컫는다.즉, 분산 처리 기술의 목적은 통신망에 연결된 여러 자원들을 마치 사용자 혼자서 사용하는 것처럼 지원해 주는 것이다. 특히, 공유 자원인 버스를 통해 시스템 내의 모든 데이터 전송이 이루어지기 때문에 시스템 버스의 성능은 전체 시스템의 성능을 크게 좌우하는 요소로서 시스템 성능을 나타내는 지표로 사용되고 있다.
분산 처리 시스템을 크게 3부분으로 구분하면, 데이터 처리부와 인터페이스 버퍼 및 공유 버스로 구분할 수 있으며, 다수개의 데이터 처리부로부터 전송되거나 수신되는 데이터를 공유 버스를 통해 상호 교환하게 된다. 이때 인터페이스 버퍼는 상기 데이터 처리부와 공유 버스간의 데이터 입출력을 제어하므로써 전체 시스템의 원할한 동작을 제공하는 기능을 한다.
그러나, 종래에는 도 1과 같이 다수개의 데이터 처리부마다 각각 자신의 인터페이스 버퍼를 따로 구비하고 있었기 때문에, 다수개의 데이터 처리부로부터 하나의 데이터 처리 장치로 데이터를 전송하고자 할 경우에 한꺼번에 공유 버스에 몰리는 현상이 발생되는 문제점이 있었다. 또한 버스에 연결되는 시스템의 수가 증가 될 경우에는 과도한 부하로 인해 버스의 성능을 제대로 발휘하지 못하고, 버스에 의한 지연이 증가되는 문제점이 있었다.
이에, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서, n개의 데이터를 저장하는 윈도우 m개로 구분된 인터페이스 버퍼를 사용하여 윈도 제어방식으로 즉, 다수개의 처리 시스템이 한번 액세스할 때마다 윈도우를 할당받고, 윈도우 단위로 데이터를 저장 혹은 출력하도록 하여 데이터 전송중에 인터럽트를 당하지 않고 전송함과 더불어 공유 버스에 의한 지연을 감소시킨 인터페이스 버퍼 제어 방법 및 장치를 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 방법은, 데이터를 송신하고자 하는 발신지 식별자(owner id)와 데이터를 수신하고자 하는 목적지 식별자(destination id), 및 송신 데이터 개수(data number)를 전송하는 제 1 단계와; 송신 데이터 개수(data number)와 기설정된 윈도우 사이즈(sindow size)를 비교하여 데이터를 모두 저장할 수 있는 윈도우를 할당해주는 제 2 단계; 할당받은 윈도우에 전송 데이터를 저장하는 제 3 단계; 상기 제 3 단계이후, 윈도우 식별자(window id)와, 발신지 식별자(owner id), 목적지 식별자(destination id), 및 윈도우 쓰기(write) 사용을 금지시키는 제어 비트들을 세팅(setting)하는 제 4 단계; 상기 제 4 단계이후, 할당받은 윈도우의 모든 데이터를 출력하여 목적지 식별자가 나타내는 수신 시스템으로 전송하는 제 5 단계; 상기 5 단계이후, 할당받은 윈도우의 쓰기 사용 금지 제어 비트를 클리어(clear)하는 제 6 단계를 포함하여 구성되는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 장치는, 다수개의 송신 시스템과 다수개의 수신 시스템이 하나의 공유 인터페이스 버퍼를 통해 상호 데이터를 주고 받는 시스템에 있어서, n 개의 데이터를 저장하는 윈도우 m개로 구성되어 있으면서, 상기 송신 시스템의 데이터를 윈도우 단위로 전송받아 저장하고 출력하는 인터페이스 버퍼(interface buffer)와; 각 시스템의 복수 포트 요구를 중재하기 위한 포트 중재부(port arbiter); 상기 인터페이스 버퍼내의 m개 윈도우의 사용 상황을 알려주는 스코어 보드(score board); 상기 포트 중재부를 통해 포트를 할당받은 시스템에게 상기 인터페이스 버퍼의 윈도우를 할당해주는 윈도우 할당부(window allocator); 상기 윈도우 할당부로부터 윈도우 식별자를 제공받아 쓰기 주소(write address)를 발생시키는 쓰기 주소 생성부; 상기 윈도우 할당부로부터 윈도우 식별자를 제공받고, 목적지 시스템으로 수신 데이터가 있음을 알려주는 리드 스케쥴러(read schedualer); 상기 리드 스케쥴러로부터 윈도우 식별자(window id)를 입력 받아 읽기 어드레스(read address)를 발생시키는 읽기 주소 생성부를 포함하여 구성되는 것을 특징으로 한다.
도 1은 종래의 다수개의 인터페이스 버퍼를 구비한 분산 처리 시스템에 대한 구성도,
도 2는 본 발명을 따른 윈도우 제어 방식을 적용한 인터페이스 버퍼 제어 장치에 대한 전체 구성도,
도 3은 도 2의 인터페이스 버퍼의 내부 구조도,
도 4는 도 3의 스코어 보드(score board)에 저장된 자료 구조를 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 송신 시스템(프로세서) 210 : 수신 시스템(프로세서)
220 : 인터페이스 버퍼 230 : 포트 중재부
240 : 스코어 보드 250 : 윈도우 할당부
260 : 쓰기 주소 생성부 270 : 리드 스케쥴러
280 : 읽기 주소 생성부
이하, 첨부된 도면을 참조하여 본 발명을 자세히 설명하고자 한다.
도 2는 본 발명에 따른 윈도우 제어 방식을 적용한 인터페이스 버퍼 제어 장치에 대한 전체 구성도로서, 본 발명은 다수개의 송신 시스템(200)과, 다수개의 수신 시스템(210), 송수신 데이터를 임시 저장하는 공유 인터페이스 버퍼(220), 포트 중재부(230), 스코어 보드(240), 윈도우 할당부(250), 쓰기 주소 생성부(260), 리드 스케쥴러(270), 및 읽기 주소 생성부(280)로 구성되어 있다.
상기 공유 인터페이스 버퍼(220)는 듀얼 포트 메모리로서, 윈도우 m개로 구성되어있고, 단위 윈도우 크기는 n 개 이다. 공유 인터페이스 버퍼의 액세스는 윈도우 단위로 행해진다.
상기 포트 중재부(230)는 상기 다수개의 송신 시스템으로부터 복수 포트 요구가 있을때, 이를 중재하여 하나의 시스템에게만 포트를 할당해주는 역할을 한다.
상기 스코어 보드(240)는 상기 인터페이스 버퍼(220)내의 m개 윈도우의 현재 사용 상황을 알려주는 역할을 한다.
상기 윈도우 할당부(250)는 상기 스코어 보드(240)의 상황을 참조하여 상기 포트 중재부(230)를 통해 포트를 할당받은 시스템에게 상기 인터페이스 버퍼(220)에서 사용가능한 윈도우를 할당해 준다.
상기 쓰기 주소 생성부(260)는 상기 윈도우 할당부(250)로부터 몇번째 윈도우인지를 알리는 윈도우 식별자(window id)를 제공받아 쓰기 주소(write address)를 발생한다.
상기 리드 스케쥴러(270)는 상기 윈도우 할당부(250)로부터 윈도우 식별자(window id)를 제공받고, 윈도우에 저장된 데이터를 수신 받아야할 목적지 시스템에게 수신 데이터가 있음을 알려준다.
상기 읽기 주소 생성부(280)는 상기 리드 스케쥴러(270)로부터 윈도우 식별자(window id)를 입력 받아 읽기 어드레스(read address)를 발생시킨다.
이어서, 윈도우 단위로 액세스 되는 인터페이스 버퍼의 내부 구조를 도 3을 참조하여 설명하기로 한다. 도 3에서 보는 바와 같이, 인터페이스 버퍼는 n개 데이터를 저장할 수 있는 영역단위로 구분되어지며, 이것을 윈도우라 한다. 이와 같은 윈도우 m개가 모여서 전체 인터페이스 버퍼를 구성하고 있으며, 듀얼 포트 메모리로 구현되어진다. 각 윈도우는 고유의 윈도우 식별자(Wi)를 가지고 있고, 이 윈도우 식별자(Wi)를 이용하여 메모리 액세스가 행해진다. 다시 말해서, 외부에서 인터페이스 버퍼를 액세스하고자 할때는 윈도우별로 행해지는데, 윈도우 식별자에 따라 자신의 영역에 해당하는 시작 주소(0, n, …, n(m-1))부터 액세스를 수행하게 된다.
예를 들어, 임의의 송신 시스템이 k 개의 데이터(k는 단위 윈도우 크기 n 보다 작은 수)를 전송하고자 한다면, 외부에서는 1개의 윈도우를 할당받고, 할당받은 윈도우 식별자에 해당하는 윈도우의 시작 주소부터 1씩 증가하면서 k까지 카운팅하여 자동으로 쓰기 주소를 발생시킨다. ( k개의 데이터가 단위 윈도우 크기 n 보다 크다면, 1개 이상의 윈도우를 할당받을 수 있다.)
즉, 인터페이스 버퍼를 액세스 하기 위해서는 윈도우 식별자(Wi)와 데이터 개수(k)에 관한 정보가 필요하다.
또한, 각 윈도우들은 자신의 영역에 몇개의 데이터가 저장되어 있는지를 파악할 수 있도록 저장된 데이터 개수를 저장하는 메모리(Ni :이하, 데이터 개수 레지스터 라함)를 구비하고 있어야만 한다. 그 이유는 읽기 주소를 발생시키는 데 사용하기 위해서이다.
이어서, 도 4는 상기 스코어 보드(score board)에 저장된 자료 구조를 도시한 도면이다. 스코어 보드에는 현재 인터페이스 버퍼내의 윈도우 상황을 보여주고 있다. 스코어 보드는 윈도우 식별자 개수만큼의 필드(m개의 필드)를 가지고 있으며, 각 필드의 자료 구조는 윈도우 식별자(window id)와, 송신 시스템을 나타내는 발신지 식별자(owner id), 수신 시스템을 나타내는 목적지 식별자(destination id), 및 윈도우 사용 금지를 나타내는 비트(disable bit)로 구성된다. 윈도우 사용 금지 비트(disable bit)는 현재 해당 윈도우에는 유효한 데이터가 저장되어 있으므로 다른 시스템이 사용하지 못하도록(저장하지 못하도록) 알리기 위함이다.
이어서, 상기와 같이 구성된 본 실시예의 구체적인 작용 및 효과를 설명하고자 한다.
우선, 다수의 송신 시스템에서 포트를 할당받기 위해서 포트 중재부(230)로 포트 요구 신호(request)를 보내면, 포트 중재부(230)에서는 우선 순위가 높은 시스템에게 포트 할당 신호(grant)를 보낸다. 또한, 포트 중재부(230)는 윈도우 할당부에게 윈도우 할당 요청신호를 송신하여 포트를 할당받은 시스템에게 윈도우를 할당하도록 한다. 윈도우 할당부(250)는 윈도우 할당 요청신호에 따라 상기 스코어 보드(240)의 쓰기 사용 금지 비트(disable bit)를 검색하고, 그 결과 금지 비트가 0값으로 비어 있는 윈도우를 해당 시스템이 사용하도록 할당해준다. 즉, 도 4의 스코어 보드에 2번째 윈도우(W1)가 비어있다면, 2번째 필드의 발신지 식별자와 목적지 식별자를 해당 시스템으로 세팅하고, 사용 금지 비트(disable bit)를 1로 세팅한다.
이제, 윈도우 할당부(250)는 할당받은 윈도우 식별자(W2)를 쓰기 주소 생성부(260)로 넘겨준다. 쓰기 주소 생성부(260)에서는 윈도우 식별자(Wi)에 따라 쓰기 주소(WT_ADDR)를 발생시키는데, 윈도우 식별자의 해당 윈도우의 시작 주소부터 1씩 증가하면서 발생한다. 즉, 쓰기 주소 생성부는 카운터를 이용하여 주소를 발생시키게 되는 데, 이는 송신 시스템으로부터 제공되는 쓰기 인에이블 제어 신호(WT_ENA)가 존재하는 동안 카운팅을 하여 주소 발생을 시작하게 되고, 이 쓰기 주소(WT_ADDR)에 따라 메시지 데이터(WT_DATA)가 인터 페이스 버퍼(220)의 윈도우에 저장되는 것이다.
여기서, 만약 송신 메시지 데이터의 개수(k)가 하나의 윈도우 크기(n) 보다 크다면, 다시 윈도우를 할당받아야 한다. 송신 시스템은 다시 포트 중재부(230)로 나머지 데이터가 있음을 알려 주고, 윈도우 할당기(250)를 통해 비어 있는 윈도우를 할당받고, 스코어 보드(240)의 필드 정보가 갱신되며, 쓰기 주소 생성부(260)는 할당받은 윈도우 식별자에 따라 해당 윈도우의 시작 주소부터 1씩 증가하면서, 나머지 송신 메시지의 데이터를 저장하기 위한 쓰기 주소를 자동으로 발생한다.
이렇게 발생된 쓰기 주소에 따라 메시지 데이터가 윈도우 별로 저장되어 지는 것이며, 카운터에 의해 각 윈도우에 저장되어 있는 유효 데이터 개수가 카운팅되므로 이 값을 데이터 개수 래지스터(Ni)에 저장하여 둔다.
이어서, 인터페이스 버퍼에 저장된 메시지를 수신 시스템으로 전송하는 과정은 다음과 같다.
상기 리드 스케쥴러(270)는 상기 윈도우 할당부(250)로부터 제공되는 윈도우 식별자(Wi)를 제공받아 리드할 순서를 결정하게 된다. 이때 리드 스케쥴러는 환형 큐구조로 구현되며, 선입 선출 방식을 따른다. 리드 스케쥴러(270)는 리드할 윈도우 식별자에 해당하는 필드를 상기 스코어 보드로부터 제공받아, 목적지 시스템에게 수신할 데이터가 있음을 알려주는 신호를 보냄과 동시에, 읽기 주소 생성부(280)로 윈도우 식별자(Wi)를 넘겨준다.
읽기 주소 생성부(280)에서는 넘겨 받은 윈도우 식별자에 해당하는 윈도우의 데이터 개수 레지스터로부터 저장된 데이터 개수를 제공받아 데이터 개수 만큼 읽기 주소를 발생시킨다.
즉, 수신 응답 신호를 받은 목적지 시스템은 리드 인에이블 제어 신호(RD_ENA)를 읽기 주소 생성부(280)로 제공하고, 읽기 주소 생성부(280)는 리드 인에이블 신호(RD_ENA)에 동기되어 윈도우 식별자(Wi)에 해당하는 윈도우의 시작 주소부터 발생하여 1씩 증가하면서, 상기 데이터 개수 레지스터의 데이터 개수까지만 증가하여 읽기 주소(RD_ADDR)를 발생한다. 발생된 읽기 주소에 따라, 윈도우에 저장된 데이터가 출력되어 목적지 시스템으로 전송되고, 모든 수신 데이터를 다 읽어간 다음에는 상기 스코어 보드(240)의 쓰기 사용 금지 비트(disable bit)를 클리어(clear) 시켜 준다.
이와 같은 구조는 시스템별 데이터 전달에 적합하다. 즉, 한 윈도우내에 데이터는 다른 한곳의 시스템으로 모두 전달되며, 한 윈도우내의 데이터는 모두 전달되기 전에 인터럽트되지 않는다.
이상에서 살펴본 바와 같이, 본 발명은 윈도우 제어 방식을 채용하여 윈도우 단위로 액세스를 행하면서 다른 시스템으로부터 인터럽트를 당하지 않는 효과가 있고, 또한 버스에 연결되는 시스템의 수가 증가할 경우에는 버스에 의한 처리 지연이 감소되는 효과가 있는 것이다.

Claims (8)

  1. 데이터를 송신하고자 하는 발신지 식별자(owner id)와 데이터를 수신하고자 하는 목적지 식별자(destination id), 및 송신 데이터 개수(data number)를 전송하는 제 1 단계와;
    송신 데이터 개수(data number)와 기설정된 윈도우 사이즈(sindow size)를 비교하여 데이터를 모두 저장할 수 있는 윈도우를 할당해주는 제 2 단계;
    할당받은 윈도우에 전송 데이터를 저장하는 제 3 단계;
    상기 제 3 단계이후, 윈도우 식별자(window id)와, 발신지 식별자(owner id), 목적지 식별자(destination id), 및 윈도우 쓰기(write) 사용을 금지시키는 제어 비트들을 세팅(setting)하는 제 4 단계;
    상기 제 4 단계이후, 할당받은 윈도우의 모든 데이터를 출력하여 목적지 식별자가 나타내는 수신 시스템으로 전송하는 제 5 단계;
    상기 5 단계이후, 할당받은 윈도우의 쓰기 사용 금지 제어 비트를 클리어(clear)하는 제 6 단계를 포함하여 구성되는 것을 특징으로 하는 인터페이스 버퍼 제어 방법.
  2. 다수개의 송신 시스템과 다수개의 수신 시스템이 하나의 공유 인터페이스 버퍼를 통해 상호 데이터를 주고 받는 시스템에 있어서,
    n 개의 데이터를 저장하는 윈도우 m개로 구성되어 있으면서, 상기 송신 시스템의 데이터를 윈도우 단위로 전송받아 저장하고 출력하는 인터페이스 버퍼(220)와; 각 시스템의 복수 포트 요구를 중재하기 위한 포트 중재부(230);
    상기 인터페이스 버퍼(220)내의 m개 윈도우의 사용 상황을 알려주는 스코어 보드(240);
    상기 포트 중재부(230)를 통해 포트를 할당받은 시스템에게 상기 인터페이스 버퍼(220)의 윈도우를 할당해 주는 윈도우 할당부(250);
    상기 윈도우 할당부(250)로부터 윈도우 식별자(window id)를 제공받아 쓰기 주소(write address)를 발생시키는 쓰기 주소 생성부(260);
    상기 윈도우 할당부(250)로부터 윈도우 식별자를 제공받고, 목적지 시스템으로 수신 데이터가 있음을 알려주는 리드 스케쥴러(270);
    상기 리드 스케쥴러(270)로부터 윈도우 식별자(window id)를 입력 받아 읽기 어드레스(read address)를 발생시키는 읽기 주소 생성부(280)를 포함하여 구성되는 것을 특징으로 하는 인터페이스 버퍼 제어 장치.
  3. 제 2 항에 있어서, 상기 인터페이스 버퍼는 각 윈도우에 저장된 유효한 데이터개수를 저장하는 메로리공간을 추가로 구비하는 것을 특징으로 하는 인터페이스 버퍼 제어 장치.
  4. 제 2 항에 있어서, 상기 스코어 보드(240)는 m개의 필드로 구성되어 있으며, 각 필드는 상기 인터페이스 버퍼의 m개의 윈도우를 구별하기위한 윈도우 식별자(window id)와, 메시지를 송신하는 발신지 식별자(owner id), 메시지를 수신하는 목적지 식별자(destination id) 및 해당 윈도우에 유효한 데이터가 있음을 알리는 쓰기 사용 금지 비트(disable bit)들로 이루어진 자료 구조인 것을 특징을 하는 인터페이스 버퍼 제어 장치.
  5. 제 2 항에 있어서, 상기 쓰기 주소 생성부(260)는 상기 윈도우 할당부(250)로부터 윈도우 식별자를 제공받고, 상기 발신지 시스템으로부터 제공된 쓰기 인에이블 신호에 따라 상기 윈도우 식별자에 해당하는 윈도우의 시작 주소를 실제 쓰기 주소로 하여 1씩 증가시키면서 쓰기 주소를 발생함과 동시에, 유효한 데이터의 개수를 상기 인터페이스 버퍼의 윈도우로 제공하기 위한 카운터와 가산기를 포함하여 구성되는 것을 특징으로 하는 인터페이스 버퍼 제어 장치.
  6. 제 2 항에 있어서, 상기 리드 스케쥴러(270)는 상기 윈도우 할당부(250)로부터 유효한 데이터가 있는 윈도우 식별자를 제공받아 선입 선출 방식으로 리드 순서를 결정하는 환형 큐구조를 갖는 것을 특징으로 하는 인터페이스 버퍼 제어 장치.
  7. 제 6 항에 있어서, 상기 리드 스케쥴러(270)는 리스 순서에 따라 상기 스코어 보드(240)로부터 목적지 식별자에 대한 정보를 얻고, 해당 목적지 시스템에게 리드(read)할 메시지가 있음을 알려주는 한편, 윈도우 식별자를 읽기 주소 생성부(280)로 제공하는 것을 특징으로 하는 인터페이스 버퍼 제어 장치.
  8. 제 2 항에 있어서, 상기 읽기 주소 생성부(280)는 상기 리드 스케쥴러(270)로부터 윈도우 식별자를 제공받고, 상기 목적지 시스템으로부터 제공된 읽기 인에이블 신호에 따라 상기 윈도우 식별자에 해당하는 윈도우의 시작 주소를 실제 쓰기 주소로 하여 1씩 증가시키면서 유효한 데이터 개수 만큼만 발생하기 위한 비교기와 카운터 및 가산기를 포함하여 구성되는 것을 특징으로 하는 인터페이스 버퍼 제어 장치.
KR1019960075565A 1996-12-28 1996-12-28 인터페이스 버퍼 제어 방법 및 장치 KR100215572B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960075565A KR100215572B1 (ko) 1996-12-28 1996-12-28 인터페이스 버퍼 제어 방법 및 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960075565A KR100215572B1 (ko) 1996-12-28 1996-12-28 인터페이스 버퍼 제어 방법 및 장치

Publications (2)

Publication Number Publication Date
KR19980056299A KR19980056299A (ko) 1998-09-25
KR100215572B1 true KR100215572B1 (ko) 1999-08-16

Family

ID=19491934

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960075565A KR100215572B1 (ko) 1996-12-28 1996-12-28 인터페이스 버퍼 제어 방법 및 장치

Country Status (1)

Country Link
KR (1) KR100215572B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100458506B1 (ko) * 2002-08-21 2004-12-03 주식회사 대원지에스아이 큐를 이용한 광학장치와 공기분사기 사이의 시간지연처리수단을 구비하는 곡물 선별기

Also Published As

Publication number Publication date
KR19980056299A (ko) 1998-09-25

Similar Documents

Publication Publication Date Title
US4933846A (en) Network communications adapter with dual interleaved memory banks servicing multiple processors
US7631131B2 (en) Priority control in resource allocation for low request rate, latency-sensitive units
US7530068B2 (en) Method of resource allocation using an access control mechanism
EP1645967B1 (en) Multi-channel DMA with shared FIFO buffer
US7496699B2 (en) DMA descriptor queue read and cache write pointer arrangement
EP1016957B1 (en) Method of managing resources shared by multiple processing units
US6393506B1 (en) Virtual channel bus and system architecture
US4744023A (en) Processor access control arrangement in a multiprocessor system
US5996037A (en) System and method for arbitrating multi-function access to a system bus
EP0383475A2 (en) Shared resource arbitration
US6519666B1 (en) Arbitration scheme for optimal performance
US5515523A (en) Method and apparatus for arbitrating conflicts by monitoring number of access requests per unit of time in multiport memory systems
US9769081B2 (en) Buffer manager and methods for managing memory
JPH0664563B2 (ja) データ処理リソースへのアクセスを割当てる方法およびそのためのアービトレイタ
JPH04312160A (ja) マルチプロセッサシステムおよびそのメッセージ送受信制御装置
US4161779A (en) Dynamic priority system for controlling the access of stations to a shared device
EP0454605A2 (en) Bus request device in a direct memory access (DMA) system
CN115454897A (zh) 一种改善处理器总线仲裁机制的方法
JPH10187635A (ja) バッファ・スペース動的割り当てシステム
US7529857B2 (en) Data processing apparatus and data transfer control method
US10705985B1 (en) Integrated circuit with rate limiting
KR100215572B1 (ko) 인터페이스 버퍼 제어 방법 및 장치
KR100973419B1 (ko) 버스 중재 방법 및 장치
JPH03150654A (ja) キヤツシユを有するプロセツサのための優先制御システム
CN111797050A (zh) 片上系统

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120503

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20130502

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee