CN111797050A - 片上系统 - Google Patents

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Abstract

此片上系统(10)包括多个主资源、多个从资源、多个仲裁级(A1,...,AN)，每个仲裁级(A1,...,AN)能够控制至少一个主资源对至少一个从资源的访问，每个主资源能够根据与此主资源和至少一个从资源相关联的带宽向此从资源发送请求。所述系统(10)的特征在于进一步包括控制装置(20)，所述控制装置被配置成根据每个从资源的容量控制与此从资源相关联的每个带宽，所述从资源的容量用于处理源自所述主资源的对应于此带宽的所述请求。

Description

片上系统
技术领域
本发明涉及一种片上系统。
背景技术
正如其名，片上系统采用嵌入在单个芯片上的完整系统的形式。这种系统也被称为术语“片上系统”或被称为缩写“SoC”。
以本身已知的方式，这种片上系统包括一个或多个主资源和一个或多个从资源，所述一个或多个从资源可以由这些主资源通过多个仲裁级使用。
具体地，主资源对应于计算核或处理器。在多个主资源的情况下，这些主资源中的所有主资源有时被称为多主控。具体地，从资源对应于可由一个或每个主资源使用的外围设备。
在操作可靠性必须高的技术领域中，如在汽车、航空或原子核领域中，在交换数字数据期间确定性的概念发挥重要作用。
具体地，此概念使得能够为每个数字数据确定最大传播时间，并且因此保证这种数据将在由最大传播时间表征的有限时间内从一个资源传递到另一个资源。
在使用基于多主资源的平台的情况下，减速问题(争用)出现，特别是在访问慢速设备时出现。这可能导致不受控进程的长执行时间，并且因此导致确定性的损失。
实际上，在多主控的上下文中，每个设备都具有特殊性，例如，访问所述设备的仲裁级的数量、总线和介质的速度、协议的类型等。一些架构还偏好所有主资源以对称且共享的方式访问外围设备。
因此，当主资源想要访问外围设备时，其必须穿过一组包括多个仲裁级的内部总线。
因为这些总线从最快速到最慢速进行级联，所以在相应主资源具有较快速总线的情况下，可能使对外围设备的访问饱和。另外，在每个设备通过总线连接到公共仲裁级的情况下，如果设备由于级联效应而饱和，则所述设备使此设备与请求访问所述设备的主资源之间的所有较高仲裁级饱和。
通过使一个或多个仲裁级饱和，其他主资源对受影响的仲裁级所共有的外围设备的访问速度降低到整个外围设备链中要求的最慢速外围设备的速度。
根据现有技术方法，多主控上下文中的饱和问题可以通过考虑要添加到进程的执行持续时间的在单主控中测量的争用百分比而在上游解决。
然而，这种解决方案不可行，因为所述解决方案将需要在整个使用领域精确且详尽地表征系统。由于完整性难以证明，因此添加的争用百分比增大，由此减少了分配给应用程序的时间并且因此影响片上系统的整体性能。
发明内容
本发明的目标是提出一种片上系统，所述片上系统使得能够有效地解决多主控上下文中的饱和问题而基本上不降低系统性能。
为此，本发明涉及一种片上系统，所述片上系统包括：多个主资源；多个从资源；多个仲裁级，其中，每个仲裁级能够控制至少一个主资源对至少一个从资源的访问。
每个主资源能够根据与此主资源和至少一个从资源相关联的带宽向此从资源发送请求，其中，每个请求传输数字数据或询问相应从资源，并且通过至少一个仲裁级传输。
所述系统进一步包括控制装置，所述控制装置被配置成根据每个从资源的容量控制与此从资源相关联的每个带宽，所述从资源的容量用于处理来主资源的自对应于此带宽的请求。
根据本发明的其他有利方面，所述系统以单独的或任何技术上可行的组合的形式包括以下特征中的一个或多个：
-每个从资源包括缓冲存储器，所述缓冲存储器能够存储要由此从资源处理的请求并限定用于处理请求的总容量；
-每个从资源能够根据其用于处理请求的总容量为每个主资源分配用于处理源自此主资源的请求的容量；
-从资源分配给每个主资源的处理容量通过将由此从资源处理请求的总容量除以可能使用此从资源的主资源的数量来获得；
-每个从资源能够在分配给主资源的处理容量为满时向控制装置发送满信号；
-在接收到满信号时，控制装置能够抑制主资源发射对应于此满信号的新请求；
-控制装置能够为每个主资源限定针对每个从资源的请求的最大发射速率；
-所述系统另外包括同步装置，所述同步装置能够通过所有相应仲裁级检测源自主资源并且针对从资源的每个请求的输出；
-控制装置能够仅在同步装置通过所有相应仲裁级检测到源自主资源的前一请求输出时才授权此主资源发射新请求；
-每个主资源选自包括以下各项的组：
计算核；
图形处理器；
直接存储器存取单元；
所述从资源是外围设备。
附图说明
通过阅读以下仅通过非限制性实例给出的并且参照附图作出的说明，本发明的这些特征和优点将变得清楚，在附图中：
图1是根据本发明的第一实施例和第二实施例的片上系统的示意图；以及
图2是根据本发明的第三实施例的片上系统的示意图。
具体实施方式
图1示出了根据本发明的第一实施例和第二实施例的片上系统10。
此系统10包括M个资源R1,...,RM以及N个仲裁级A1,...,AN，数字M和N严格大于1。
被称为主资源的资源R1,…,RM中的至少两个资源能够通过发送其请求来询问被称为从资源的至少两个其他资源R1,…,RM。从资源因此能够处理从相应主资源接收的请求。
根据与接收此请求的从资源和发送此请求的主资源相关联的带宽执行对请求的发送。
资源R1,…,RM可以同时呈现针对某些资源R1,…,RM的主资源或针对某些其他资源R1,…,RM的从资源，如以下将详细解释的。
因此，例如，对应于计算核或图形处理器的资源R1,…,RM通常被认为是主资源。
另一方面，对应于外围设备或直接存储器存取(DMA)单元的资源R1,…,RM可以呈现针对资源R1,…,RM中的至少一些的主资源以及针对某些其他资源R1,…,RM的从资源。
每个资源R1,…,RM在片上系统10内由唯一标识符标识。
此外，每个资源R1,…,RM包括能够存储要处理的请求和/或要发送的请求的缓冲存储器。
此缓冲存储器限定用于由相应资源处理请求的总容量并基于先进先出(FIFO)原则实施。
所有仲裁级A1,...,AN形成现有技术中称为“互连”的部件。
具体地，每个仲裁级A1,...,AN可以例如采用一个或多个访问总线的形式，所述一个或多个访问总线使得能够控制主资源对从资源的访问权。
换言之，通常通过n个仲裁级执行将请求从主资源传输到从资源，其中数字n大于或等于1并且小于或等于N。
另外，仲裁级A1,...,AN在其之间分层次地分布。
正如资源R1,…,RM，每个仲裁级A1,...,AN包括每条链路一个缓冲存储器，该缓冲存储器能够存储要传输到较高仲裁级和/或较低仲裁级和/或相关联的从资源的请求。
每个资源R1,…,RM与仲裁级A1,...,AN之一相关联，并且能够接收由此仲裁级传输的请求和/或向此仲裁级发送请求。
具体地，每个仲裁级A1,...,AN能够在请求来自与此相同仲裁级A1,...,AN相关联或与更高仲裁级A1,...,AN相关联的资源R1,…,RM时向与此仲裁级A1,...,AN相关联的资源R1,…,RM传输此请求。
因此，仲裁级A1,...,AN限定资源R1,…,RM之间的层级，以及具体地关于系统10的每个其他资源R1,…,RM要成为主资源或从资源的每个资源R1,…,RM的容量。
在图1的示例中，资源R1到R4与仲裁级A1相关联并且具有计算核。因此，这些资源通常为主资源。
还与仲裁级A1相关联的资源R5具有例如2级高速缓存存储器。因此，所述资源R5能够处理源自资源R1到R4的请求并且被这些资源R1到R4认为是从资源。
类似地，与仲裁级AN相关联并且具有DMA单元的资源RM被资源R7认为是主资源，所述资源R7与同一仲裁级AN相关联并且呈现外围设备。
贯穿全文，当提及主资源时，应理解，此资源被至少一个其他资源认为是主资源。类似地，当提及从资源时，应理解，此资源被至少一个其他资源认为是从资源。
根据本发明，系统10进一步包括控制装置20，所述控制装置被配置成根据每个从资源的容量来控制与此从资源相关联的每个带宽，所述从资源的容量用于处理来自主资源的对应于此带宽的请求。
换言之，控制装置20使得能够控制从每个主资源到每个从资源的带宽。
为此，这些控制装置20采用集成到片上系统10中的控制器的形式，所述控制器连接到每个主资源并且被配置成使用以下描述的技术之一来控制每个主资源进行的传输请求。
具体地，根据本发明的第一实施例，每个从资源被配置成根据其用于处理请求的总容量来为每个主资源分配用于处理源自此主资源的请求的容量。
此分配例如在系统10的设计阶段执行并且例如在系统10运行期间保持不变。所述分配可以例如采用表格的形式保存在每个从资源中，所述表格包括每个主资源的标识符以及分配给此主资源的处理容量。
从资源分配给每个主资源的处理容量例如通过将用于由此从资源处理请求的总容量除以能够使用此从资源的主资源的数量来获得。
在这种情况下，每个从资源能够在分配给主资源的处理容量为满时向控制装置20发送满信号。
在接收到满信号时，控制装置20能够抑制主资源传输对应于此满信号的新请求。
换言之，根据第一实施例，控制装置20在从资源分配给主资源的处理容量为满时抑制此主资源将每个新请求传输到从资源。
当此处理容量恢复正常时，从资源例如能够向控制装置20发送相应信号，所述信号对相应主资源传输请求进行解禁。
根据第二实施例，控制装置20能够为每个主资源限定针对每个从资源的请求的最大传输速率。
这些最大传输速率例如根据各种仲裁级和主资源的带宽、从资源的处理容量以及这些元素的数量在系统10的设计阶段限定。
因此，每个主资源关于每个从资源的最大发射速率例如由控制装置20采用表格的形式保存，并且例如在系统10运行期间保持不变。
根据此实施例，控制装置20在请求的传输速率超过针对主资源和从资源限定的最大传输速率时抑制此主资源向此从资源传输请求。
图2示出了根据第三实施例的片上系统110。
此系统110与参考图1描述的系统10相似并且如之前的情况那样包括与上文描述的相似的M个资源R1,...,RM和N个仲裁级A1,...,AN。
此系统110还包括控制装置120，所述控制装置被配置成根据每个从资源的容量控制与此从资源相关联的每个带宽，所述从资源的容量用于处理源自主资源的对应于此带宽的请求。
根据第三实施例的系统110进一步包括同步装置130。
这些同步装置130能够检测所有仲裁级A1,...,AN的对应于来自主资源并针对从资源的每个请求的输出。
为此，同步装置130例如限定在每个仲裁级A1,...,AN的每个输入处的输入观察器和在每个仲裁级A1,...,AN的每个输出处的输出观察器。
当输出观察器检测输入观察器预先检测到的请求时，同步装置130推断相应请求已经离开所有仲裁级A1,...,AN并且因此被目的地从资源消耗。
在这种情况下，控制装置120能够仅在同步装置130检测所有仲裁级A1,...,AN的对应于前一请求的输出时授权主资源向从资源传输新请求，所述前一请求来自此主资源并针对此从资源。
因此，应理解的是，本发明提供了多个优点。
具体地，根据本发明的第一实施例控制由每个主资源进行的到从资源的请求的传输使得能够避免在此从资源的输入处的饱和。因此，这降低了通向此从资源的仲裁级饱和的概率。
在第二实施例中，因为针对每个主资源限定的最大速率考虑了每个元素的用于传输请求的带宽以及从资源处理这些请求的容量，所以仲裁级的饱和概率降低。
最后，在第三实施例中，仲裁级的饱和实际上通过同步请求的输入和输出而被排除。
因此，这些实施例中的每一个使得能够解决在多主控上下文中与片上系统的暂时非确定性执行相关的问题。
当然，还可能提供其他实施例。
具体地，这些实施例中的一些可以对应于上述实施例的组合。

Claims (10)

1.一种片上系统(10；110)，包括：
-多个主资源；
-多个从资源；
-多个仲裁级(A1,...,AN)，每个仲裁级(A1,...,AN)能够控制至少一个主资源对至少一个从资源的访问；
每个主资源能够根据与所述主资源和至少一个从资源相关联的带宽向所述从资源发送请求，每个请求传输数字数据或询问相应从资源并且通过至少一个仲裁级(A1,...,AN)传输；
所述系统(10；110)的特征在于进一步包括控制装置(20；120)，所述控制装置被配置成根据每个从资源的容量控制与所述从资源相关联的每个带宽，所述从资源的容量用于处理来自所述主资源的对应于所述带宽的请求。
2.根据权利要求1所述的系统(10；110)，其中，每个从资源包括缓冲存储器，所述缓冲存储器能够存储要由所述从资源处理的请求并限定用于处理请求的总容量；
每个从资源能够根据其用于处理请求的总容量来为每个主资源分配用于处理来自所述主资源的请求的容量。
3.根据权利要求2所述的系统(10；110)，其中，由从资源分配给每个主资源的所述处理容量通过将用于由所述从资源处理请求的所述总容量除以能够使用所述从资源的主资源的数量来获得。
4.根据权利要求2所述的系统(10；110)，其中，每个从资源能够在分配给主资源的所述处理容量为满时向所述控制装置发送满信号。
5.根据权利要求4所述的系统(10；110)，其中，在接收到满信号时，所述控制装置(20；120)能够抑制所述主资源发射的对应于所述满信号的新请求。
6.根据权利要求1所述的系统(10；110)，其中，所述控制装置(20；120)能够为每个主资源限定针对每个从资源的请求的最大发射速率。
7.根据权利要求1所述的系统(10；110)，进一步包括：同步装置(30；130)，所述同步装置能够通过所有相应仲裁级(A1,...,AN)来检测来自主资源并且针对从资源的每个请求的输出。
8.根据权利要求7所述的系统(10；110)，其中，所述控制装置(20；120)能够仅在所述同步装置(30；130)通过所有相应仲裁级(A1,...,AN)检测到来自主资源的前一请求的输出时才授权由所述主资源发射新请求。
9.根据前述权利要求中任一项所述的系统(10；110)，其中，每个主资源选自包括以下各项的组：
-计算核；
-图形处理器；
-直接存储器存取单元。
10.根据权利要求1所述的系统(10；110)，其中，所述从资源是外围设备。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220125897A (ko) * 2021-03-05 2022-09-15 삼성전자주식회사 시스템 온 칩 및 시스템 온 칩에 포함된 연결 버스

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1232090B (it) * 1989-05-04 1992-01-23 Sgs Thomson Microelectronics Sistema di collegamento tra un unita di elaborazione principale e del le unita periferiche
EP0676699B1 (en) * 1994-04-04 2001-07-04 Hyundai Electronics America Method of managing resources shared by multiple processing units
US5822512A (en) * 1995-05-19 1998-10-13 Compaq Computer Corporartion Switching control in a fault tolerant system
US5852718A (en) * 1995-07-06 1998-12-22 Sun Microsystems, Inc. Method and apparatus for hybrid packet-switched and circuit-switched flow control in a computer system
US6055418A (en) * 1996-07-05 2000-04-25 Thomcast Communications, Inc. Computer program product configured to control modular transmission system components
ATE367700T1 (de) * 2002-04-16 2007-08-15 Bosch Gmbh Robert Verfahren und einheit zur bitstromdekodierung
GB0301448D0 (en) * 2003-01-22 2003-02-19 Falanx Microsystems As Microprocessor systems
JP4656421B2 (ja) * 2006-02-28 2011-03-23 株式会社デンソー バス通信システム
US20090037635A1 (en) * 2006-03-17 2009-02-05 Shanghai Magima Digital Information Co., Ltd. Bus arbitration device
JP2011150397A (ja) * 2010-01-19 2011-08-04 Panasonic Corp バス調停装置
US9286257B2 (en) * 2011-01-28 2016-03-15 Qualcomm Incorporated Bus clock frequency scaling for a bus interconnect and related devices, systems, and methods
JP5598429B2 (ja) * 2011-06-22 2014-10-01 株式会社オートネットワーク技術研究所 電源制御システム、電源制御装置及び電源制御方法
US8516167B2 (en) * 2011-08-03 2013-08-20 Atmel Corporation Microcontroller system bus scheduling for multiport slave modules
US20130191572A1 (en) * 2012-01-23 2013-07-25 Qualcomm Incorporated Transaction ordering to avoid bus deadlocks
US9946675B2 (en) * 2013-03-13 2018-04-17 Atieva, Inc. Fault-tolerant loop for a communication bus
US9471524B2 (en) * 2013-12-09 2016-10-18 Atmel Corporation System bus transaction queue reallocation
US9919147B2 (en) * 2014-03-19 2018-03-20 Second Sight Medical Products, Inc. Electrode arrays and their lead for use in biomedical implants
US11321268B2 (en) * 2014-10-31 2022-05-03 Texas Instruments Incorporated Multicore bus architecture with wire reduction and physical congestion minimization via shared transaction channels
KR102400730B1 (ko) * 2016-02-23 2022-05-20 현대자동차주식회사 네트워크에서 통신 노드들 간의 시간 동기화 방법
WO2018039344A1 (en) * 2016-08-25 2018-03-01 Analog Devices, Inc. Systems and techniques for remote bus enable
JP2018120422A (ja) * 2017-01-25 2018-08-02 ルネサスエレクトロニクス株式会社 車載通信システム、ドメインマスタ、及びファームウェア更新方法
FR3067802B1 (fr) * 2017-06-16 2019-12-13 Thales Gestion de routes alternatives pour un aeronef
GB2571538B (en) * 2018-02-28 2020-08-19 Imagination Tech Ltd Memory interface
US10891084B2 (en) * 2019-03-14 2021-01-12 Arm Limited Apparatus and method for providing data to a master device

Also Published As

Publication number Publication date
EP3719658A3 (fr) 2020-12-23
FR3094810B1 (fr) 2023-01-13
US11256545B2 (en) 2022-02-22
EP3719658A2 (fr) 2020-10-07
FR3094810A1 (fr) 2020-10-09
US20200319926A1 (en) 2020-10-08

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