JPS63205753A - バス制御装置 - Google Patents
バス制御装置Info
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- JPS63205753A JPS63205753A JP3689487A JP3689487A JPS63205753A JP S63205753 A JPS63205753 A JP S63205753A JP 3689487 A JP3689487 A JP 3689487A JP 3689487 A JP3689487 A JP 3689487A JP S63205753 A JPS63205753 A JP S63205753A
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- JP
- Japan
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- interrupt
- bus
- control device
- input
- processor
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- Pending
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- 238000000034 method Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マルチプロセッサシステムに関し。
特に９割込み信号を制御するバス制御装置に関する。
従来、この種のマルチプロセッサシステムにおける入出
力制御装置の割込み方式は、ベクタ割込み方式、及びメ
ツセージ通信方式といった。共通バスの使用権を獲得し
２割込み発信元の装置が発信先の装置へシステム的に定
められたデータを送信することにより行なわれていた。
力制御装置の割込み方式は、ベクタ割込み方式、及びメ
ツセージ通信方式といった。共通バスの使用権を獲得し
２割込み発信元の装置が発信先の装置へシステム的に定
められたデータを送信することにより行なわれていた。
従来のベクタ割込み方式あるいは、メツセージ通信方式
による割込み方式は、入出力装置及び割込み情報を受信
するプロセッサのハードウェアが複雑でかつ、木出力装
置が割込みを実行している間、共通バスは割込みの処理
に使用され、共通バス上の他の装置のデータ転送等が禁
止されるという問題点がある。
による割込み方式は、入出力装置及び割込み情報を受信
するプロセッサのハードウェアが複雑でかつ、木出力装
置が割込みを実行している間、共通バスは割込みの処理
に使用され、共通バス上の他の装置のデータ転送等が禁
止されるという問題点がある。
本発明によるバス制御装置は、複数のプロセッサを各々
バス制御装置を介して同一バスで接続し。
バス制御装置を介して同一バスで接続し。
さらにバスには複数の入出力制御装置が接続され。
入出力制御装置からバスを介して各バス制御装置に対し
て割込み信号を通知するマルチプロセッサシステムにお
いて、バス制御装置に直接結合されたプロセッサにより
予め割り込み信号の有効性が設定される割込み信号有効
性表示手段１２２と。
て割込み信号を通知するマルチプロセッサシステムにお
いて、バス制御装置に直接結合されたプロセッサにより
予め割り込み信号の有効性が設定される割込み信号有効
性表示手段１２２と。
この割込み信号有効性表示手段により、バスを介して通
知された割込み信号の有効性を識別する有効性識別手段
１２１と、この有効性識別手段によりバスを介して通知
された割込み信号が有効と識別された場合にはこの割込
み信号を保持する割込み保持手段１２０とを備えている
。各バス制御装置は１割込み保持手段に割込み信号が保
持されている場合には、この割込み信号を当該バス制御
装置に直接結合されたプロセッサに通知する。
知された割込み信号の有効性を識別する有効性識別手段
１２１と、この有効性識別手段によりバスを介して通知
された割込み信号が有効と識別された場合にはこの割込
み信号を保持する割込み保持手段１２０とを備えている
。各バス制御装置は１割込み保持手段に割込み信号が保
持されている場合には、この割込み信号を当該バス制御
装置に直接結合されたプロセッサに通知する。
以下９本発明の実施例について図面を参照して説明する
。
。
第１図を参照して２本発明の一実施例によるバス制御装
置１１０は２割込み信号線４０１を介して共通バス４０
０に接続されると共に、データ信号線１０１．プロセッ
サ割込み信号線１ｏ２．及び制御信号線１０３を介して
プロセッサ１００に接続されている。同様に、バス制御
装置２１０は。
置１１０は２割込み信号線４０１を介して共通バス４０
０に接続されると共に、データ信号線１０１．プロセッ
サ割込み信号線１ｏ２．及び制御信号線１０３を介して
プロセッサ１００に接続されている。同様に、バス制御
装置２１０は。
割込み信号線４０１を介して共通バス４００に接続され
ると共に、データ信号線２０１．プロセッサ割込み信号
線２０２．及び制御信号線２０３全介してプロセッサ２
００に接続されている。バス制御装置１１０及び２１０
は、同一の構成であるので、バス制御装置１１０につい
てのみ内部構成を示し、バス制御装置２１０のそれにつ
いては図示及び説明を省略する。バス制御装置１１０は
。
ると共に、データ信号線２０１．プロセッサ割込み信号
線２０２．及び制御信号線２０３全介してプロセッサ２
００に接続されている。バス制御装置１１０及び２１０
は、同一の構成であるので、バス制御装置１１０につい
てのみ内部構成を示し、バス制御装置２１０のそれにつ
いては図示及び説明を省略する。バス制御装置１１０は
。
割込みソース回路１２０２割込みマスク回路１２１゜及
び制御回路１２２を有する。又、共通バス４００には２
割込み信号線４０ｆ１’（（介して入出力制御装置３０
０−１が接続されている。実際には、複数の入出力制御
装置３００−１ｔ−３００−２＋・・・、３００−ｎが
それぞれ割込み信号線４０１−１ ＋４０１−１ ＋・
・・、４０１−ｎ全弁して共通バス４００に接続されて
いるが、入出力制御装置３００．−、のみ図示しである
。
び制御回路１２２を有する。又、共通バス４００には２
割込み信号線４０ｆ１’（（介して入出力制御装置３０
０−１が接続されている。実際には、複数の入出力制御
装置３００−１ｔ−３００−２＋・・・、３００−ｎが
それぞれ割込み信号線４０１−１ ＋４０１−１ ＋・
・・、４０１−ｎ全弁して共通バス４００に接続されて
いるが、入出力制御装置３００．−、のみ図示しである
。
次に、動作について説明する。
バス制御装置１１０は、入出力制御装置３００．−。
が出力する共通バス４００上の割込み信号線４０Ｌ１の
割込み信号を割込みマスク回路１２１へ入力する。
割込み信号を割込みマスク回路１２１へ入力する。
割込みマスク回路１２１は、第２図に示されるように、
制御回路１２２から割込みマスク制御信号線１３２を介
して送出されてくる割込マスク信号により２割込み信号
線４０１０割込み信号の禁止、有効を制御し有効の場合
２割込み有効信号を〕 割込み有効信号線１３０を介して割込みソース回路１２
０に与える。
制御回路１２２から割込みマスク制御信号線１３２を介
して送出されてくる割込マスク信号により２割込み信号
線４０１０割込み信号の禁止、有効を制御し有効の場合
２割込み有効信号を〕 割込み有効信号線１３０を介して割込みソース回路１２
０に与える。
割込みソース回路１２０は２割込み有効信号線が１つで
もあると、ｆロセッサ１００にプロセッサ割込み信号を
プロセッサ割込み信号線１０２を介して出力する。
もあると、ｆロセッサ１００にプロセッサ割込み信号を
プロセッサ割込み信号線１０２を介して出力する。
グロセンサー００は、バス制御装置１１０からこの制御
信号によって、バス制御装置１１０は。
信号によって、バス制御装置１１０は。
割込みソース回路１２０に与える。割込みソース回路１
２０は１割込みソース読み出し要求信号を受けとると９
割込みソース回路１２０に格納された９割込み有効信号
の状態値を、データ信号線１０１を介して出力し、プロ
セッサ１００へ送信する。プロセッサ１００は、データ
信号線１０１よシ上記割込み有効信号の状態値を入力す
ることにより、共通バス４００上の入出力制御装置３０
０−１、）・らの割込み要求を受信することができる。
２０は１割込みソース読み出し要求信号を受けとると９
割込みソース回路１２０に格納された９割込み有効信号
の状態値を、データ信号線１０１を介して出力し、プロ
セッサ１００へ送信する。プロセッサ１００は、データ
信号線１０１よシ上記割込み有効信号の状態値を入力す
ることにより、共通バス４００上の入出力制御装置３０
０−１、）・らの割込み要求を受信することができる。
プロセッサ１００が共通バス４００上の入出力制御装置
３０ ｏ、からの割込み信号を禁止する場合には、入出
力制御装置３０ ｏ、の割込み信号線４０１−４に対応
する割込みマスク制御信号線１３２−１を割込みを禁止
するよう指定することによって実行される。
３０ ｏ、からの割込み信号を禁止する場合には、入出
力制御装置３０ ｏ、の割込み信号線４０１−４に対応
する割込みマスク制御信号線１３２−１を割込みを禁止
するよう指定することによって実行される。
以上説明したように本発明は、各ゾロセッサに接続され
るバス制御装置内の割込みマスクを制御することにより
、マルチプロセッサシステムにおける入出力制御装置か
らの割込み要求を入力管理することができ、かつ、バス
制御装置内の割込みソース回路に格納された割込みソー
ス有効信号を入力することにより９割込み発信元の入出
力装置を判定することができ、共通バス上の通常のデー
タ転送とは無関係に割込み処理を実行できる効果がある
。
るバス制御装置内の割込みマスクを制御することにより
、マルチプロセッサシステムにおける入出力制御装置か
らの割込み要求を入力管理することができ、かつ、バス
制御装置内の割込みソース回路に格納された割込みソー
ス有効信号を入力することにより９割込み発信元の入出
力装置を判定することができ、共通バス上の通常のデー
タ転送とは無関係に割込み処理を実行できる効果がある
。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図中の割込みマスク回路の詳細を示す回路図
である。 １００．２００・・・プロセッサ、１１０，２１０・・
・バス制御装置＃ ３０ ｏ、・・・入出力制御装置。 １２０・・・割込みソース回路、１２１・・・割込みマ
スク回路、１２２・・・制御回路、１０１，２０１・・
・データ信号線、１０２，２０２・・・プロセッサ割込
み信号線、１０３，２０３・・・制御信号線、１３０・
・・割込み有効信号線、１３１・・・割込みソース読み
出し要求信号線、１３２・・・割込みマスク制御信号１
．４０１・・・割込み信号線、４００・・・共通バス。 第１図
２図は第１図中の割込みマスク回路の詳細を示す回路図
である。 １００．２００・・・プロセッサ、１１０，２１０・・
・バス制御装置＃ ３０ ｏ、・・・入出力制御装置。 １２０・・・割込みソース回路、１２１・・・割込みマ
スク回路、１２２・・・制御回路、１０１，２０１・・
・データ信号線、１０２，２０２・・・プロセッサ割込
み信号線、１０３，２０３・・・制御信号線、１３０・
・・割込み有効信号線、１３１・・・割込みソース読み
出し要求信号線、１３２・・・割込みマスク制御信号１
．４０１・・・割込み信号線、４００・・・共通バス。 第１図
Claims (1)
- １、複数のプロセッサを各々制御装置を介して同一バス
で接続し、さらに前記バスには複数の入出力制御装置が
接続され、前記入出力制御装置からバスを介して、各バ
ス制御装置に対して割込み信号を通知するマルチプロセ
ッサシステムにおいて、前記バス制御装置に直接結合さ
れたプロセッサにより予め前記割込み信号の有効性が設
定される割込み信号有効性表示手段と、該割込み信号有
効性表示手段により、前記バスを介して通知された割込
み信号の有効性を識別する有効性識別手段と、該有効性
識別手段により前記バスを介して通知された割込み信号
が有効と識別された場合には該割込み信号を保持する割
込み保持手段とを備えたことを特徴とするバス制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3689487A JPS63205753A (ja) | 1987-02-21 | 1987-02-21 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3689487A JPS63205753A (ja) | 1987-02-21 | 1987-02-21 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63205753A true JPS63205753A (ja) | 1988-08-25 |
Family
ID=12482481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3689487A Pending JPS63205753A (ja) | 1987-02-21 | 1987-02-21 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63205753A (ja) |
-
1987
- 1987-02-21 JP JP3689487A patent/JPS63205753A/ja active Pending
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