JPH061458B2 - 共有母線のための分配仲裁装置および方法 - Google Patents

共有母線のための分配仲裁装置および方法

Info

Publication number
JPH061458B2
JPH061458B2 JP63294451A JP29445188A JPH061458B2 JP H061458 B2 JPH061458 B2 JP H061458B2 JP 63294451 A JP63294451 A JP 63294451A JP 29445188 A JP29445188 A JP 29445188A JP H061458 B2 JPH061458 B2 JP H061458B2
Authority
JP
Japan
Prior art keywords
bus
arbitration
state
subunit
subunits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63294451A
Other languages
English (en)
Other versions
JPH021037A (ja
Inventor
ジェイ ケイ ニールセン マイケル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Digital Equipment Corp
Original Assignee
Digital Equipment Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Digital Equipment Corp filed Critical Digital Equipment Corp
Publication of JPH021037A publication Critical patent/JPH021037A/ja
Publication of JPH061458B2 publication Critical patent/JPH061458B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/378—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a parallel poll method

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Time Recorders, Dirve Recorders, Access Control (AREA)

Description

【発明の詳細な説明】 コンピュータシステムは、並行して同時に動作する複数
のプロセッサで組織することができる。このようなシス
テムにおいて、複数のプロセッサはほとんど独立した形
で作動するが、時としてプロセッサ間又はプロセッサと
入出力装置のようなその他のシステムコンポーネントの
間で情報を転送することが必要となる。これらの情報転
送を実行するために、プロセッサ及びその他のシステム
コンポーネントに接続する相互通信母線が備えつけられ
る。この母線はいかなるユーザーからいかなるユーザー
へも情報を転送することができるのである。このような
母線はその作動にきわめて柔軟性があるが、相互通信母
線の秩序だった使用を確保するためのいくつかの手順が
なければならない。本発明は、複数のユーザーによる母
線の秩序立った使用を提供するため数人のユーザーが共
用する相互通信母線へのアクセスを制御することに関す
るものである。
本発明は、各々のユーザーがその別々のチャンネル１本
に結びつけられている多重チャンネル実行順位指定（仲
裁）母線ならびに結びつけられたユーザーの他の各々の
ユーザーに対する現在の優先順位状態を示す各ユーザー
についての優先順位レコードをその特色としている。回
線争奪間隔と使用信号間隔は、各ユーザーに結びつけら
れた状態マシンにより規定される。回線争奪間隔の間、
そのとき相互通信母線を使用したいと考えている各々の
ユーザーは、母線要求信号を伝送することによりその使
用に対し送信権要求（入札）する。各々のユーザーは、
１つのトランザクションについてその相互通信母線を使
用するための支配的優先順位を有するか否か確認するた
めの母線要求信号の解析を行ない、アクセスはそれに応
じて許可される。使用信号間隔中、そのとき相互通信母
線を使用しているユーザーは、使用中信号を伝送する。
使用中信号は各々のユーザーによりその優先順位レコー
ドを更新するために用いられ、その結果、最後に使用す
るユーザーに対し、１トランザクションを開始する次の
送信権要求について他の全ての人に従属する優先順位を
与えることになる。
トランザクションを開始しているユーザー以外のいく人
かのシステムユーザーからの応答を必要とするトランザ
クションについては、第２ラウンドの送信権要求が行な
われ、いずれかのユーザーが応答する資格を有する否か
又もしあればそれを行なうためどれが使用可能状態にさ
れるかを決定する。応答の送信権要求がいかなる要求者
も示さない場合、システムは新しいトランザクションに
対する送信権要求を直ちに開始する；有資格応答者が単
数又は複数ある場合、１人が選ばれ応答のため使用可能
状態にされる。
〈実施例〉 図面を参照すると、本発明に従ったアクセス制御システ
ム１０は、プロセッサーユーザー１２、１３及び入出力
装置１６による相互通信母線１４の使用を制御する。情
報は、トランザクションと呼ばれる予じめ定められた関
連する順次又は並列オペレーションにて相互通信母線上
で転送される。他のプロセッサーのキャッシュメモリー
への読みとり又は書込み、割込みの肯定応答及に入出力
装置への読みとり又は書き込みといった個別のオペレー
ションをもつ複数のタイプのトランザクションがあって
よい。いくつかのトランザクション特に割込み肯定応答
やメモリー読取りは１人のユーザーにより開始され、他
のユーザーからの応答を必要とする。
特に第１図に示されているアクセス制御システム１０に
は、チャンネル、制御母線２２及び母線システムクロッ
ク２３を有する実行順位指定母線２１が含まれている。
母線システムクロックは、母線システム全体を同期化す
る一定の時間増分を規定するタイミング信号を全ての母
線ユーザーに対し生成し伝幡させる。クロックは全ての
母線端末に対し、その立上りエッジが新しい時間増分の
開始を規定しているような一次周期信号（Ａクロック）
を伝幡させる。クロックは又、各時間増分の終りに向か
う１時刻を規定する立上りエッジをもつ、Ａクロックか
ら移相された二次信号（Ｂクロック）をも伝幡させる。
Ｂクロックは一般に、伝幡過度現象が静まった後信号を
ラッチ（回路）に許容するのに用いられる。クロック信
号は第５図に示されている。
代表的ユーザー１２は、母線要求ライン１９、応答準備
完了ライン５０、許諾ライン２０、及び応答使用可能ラ
イン５１により、結びつけられたアクセス制御装置１７
ならびに相互通信母線１４、制御母線２２及び母線シス
テムクロック２３に接続される。アクセス制御装置１７
は直接制御母線２２及び母線システムクロック２３に接
続され、又相互接続キー２４を通して実行順位指定母線
２１に接続されている。ユーザー１２はそのアクセス制
御装置１７と共に相互接続キー２４、初期設定キー３８
及び相互通信母線１４に標準ポート４７を通して接続さ
れている。ユーザー１３及び入出力装置１６を含むその
他のユーザーは、ユーザー１２と同様に接続されてい
る。
アクセス制御装置１７には、伝送ライン２５、相互通信
母線１４に結合されたアクセス制御装置１７の個数がｎ
個であるとして、（ｎ−１）個のモニターライン２６、
制御回路２７、駆動回路２８、優先順位状態記憶装置２
９、実行順位指定論理３０、許諾ラッチ３７を伴うアク
セス許諾回路３１、更新回路３２、無送信権請求回路３
３、初期設定ゲート３９及び更新ゲート３４が第２図に
示されているように相互接続されて含まれている。
優先順位状態記憶装置２９及び実行順位指定論理３０の
詳細は第３図に示されている。優先順位状態記憶装置２
９には、できればフリップフロップであると有利である
（ｎ−１）個の２状態記憶素子３５が含まれている。記
憶素子３５から出力は並行して（ｎ−１）個のＡＮＤゲ
ートへと通る。モニターライン２６も又並行してＡＮＤ
ゲートまで通る。ＡＮＤゲート３６の出力は、図示され
ているとおり伝送ライン３５上で信号Ｔと組合わさり信
号Ｐを生成する。
特に第７図に示されている更新回路３２は、２状態記憶
素子３５の各々のセット入力端に伝送ライン２５を接続
しモニターライン２６をそれぞれ記憶素子３５の各々の
リセット入力端に接続する。これらの接続は更新ゲート
３４を通して行なわれる。初期設定キー３８からの出力
ライン４０は初期設定ゲート３９を通して記憶素子３５
のセット及びリセット入力端に接続される。
制御回路２７には、アクセス制御装置１７のオペレーシ
ョンを制御し相互通信母線上に起こっていることをトラ
ッキングする循環状態マシンが含まれている。この状態
マシンのオペレーションは第６図に示されており、シス
テムオペレーションと関連してさらに詳述される。
アクセス制御装置１８及び付加的なアクセス制御装置
は、アクセス制御装置１７と同じである。
システムのオペレーションに目を向けてみると、ユーザ
ーは、標準的に自分自身の局所的キャッシュメモリーを
用いて、又、母線又はその他のユーザーのものではない
自身の同期化クロックを用いて、ほぼ独立的に処理命令
を操作する。時として、実行された計算が、他のシステ
ムコンポーネントとの情報交換を行なうべく要求を生成
することがある。情報交換を要求する典型的な事象は、
ユーザーのキャッシュメモリー内に記憶されたデータに
対する必要性、他のユーザーメモリーに記憶されたデー
タを更新する必要性そして、割込みを処理するため入出
力装置から情報を得る必要性、である。情報は、１トラ
ンザクション内で相互通信母線上で交換される。数タイ
プのトランザクションがありうるが、各々は、どの母線
コンポーネント上でどんな順序で何が伝送されるかを規
定する定まった書式を有することになる。ここで説明さ
れているシステムにおいては、書式は、トランザクショ
ンタイプを識別する信号が制御母線上を通り、アドレス
やデータといった詳しい情報が相互通信母線上を通るこ
とを要求している。ユーザーは、母線システム上で通信
する必要がある場合、トランザクションを保守するため
出力バッファに情報をロードし、次にそのアクセス制御
装置１７に対して、それが相互通信母線の使用を求めい
つでもトランザクションを開始することができる状態に
あることを示す母線要求信号Ｒを母線要求ライン１９上
で伝送する。許諾信号Ｇが許諾ライン２０上でアクセス
制御装置１７から受けとられたとき、ユーザーは母線ト
ランザクションを開始する。
ユーザーは又、他のユーザーにより開始されたトランザ
クションが、監視しているユーザーに応答を規定するよ
う要求していることを示す信号を検出するため母線をつ
ねに監視する。ユーザーはこのような信号を検出する
と、出力バッファに応答をロードし、これらのバッファ
が準備完了状態にある場合にはライン５０上で応答準備
完了信号Ｒ′をその制御装置１７に発する。次に、ライ
ン５１上で応答使用可能信号Ｅがライン１５上で受けと
られると、ユーザーは応答の伝送を開始する。
アクセス制御装置１７のオペレーションは、第６図に示
されているその状態マシンを参照して理解できる制御回
路２７により組織されている。この状態マシンは、特定
の開始点無く、ループを通って状態から状態へ移行す
る。これは１つの状態から次の状態へ、Ａクロックによ
りマーキングされた各々の時間増分の始まりで、転送す
る。
図の最上部のちょうど状態Ｃに入ったばかりの点から状
態マシンのオペレーションを追っていくと便利である。
状態Ｃに状態マシンが存在することは、回線争奪間隔を
規定し、この間隔の間、制御回路２７は活動状態のＣ信
号を発する。この信号は第２図に示されているように駆
動回路２８、アクセス許諾回路３１及び無送信権要求回
路３３に対し適用される。Ａクロックによりマーキング
された時間増分の終りにおいて、制御回路２７が無送信
権要求回路３３から無送信権要求信号Ｘを受けとった場
合、これは状態Ｃを再入力する；無送信権要求信号がな
ければ、これは状態Ｕに移行する。Ｃ及びクロック信号
は第５図に示されている。
状態Ｕに状態マシンが存在することは、使用信号間隔を
規定し、この間隔の間、制御回路２７は第５図に示され
ているように活動状態のＵ信号を発する。第２図に示さ
れているように、Ｕ信号はアクセス許諾回路３１に適用
されゲート３４を更新する。状態マシンがＵ状態に存在
する時間増分の間、制御回路は制御母線２２から、どの
タイプのトランザクションがユーザーの１人１２により
開始されているかを示す信号を受けとる。これらの受け
とった信号に従って、期間の最後に状態マシンは、それ
ぞれ予じめ規定されたトランザクションタイプの１つに
相当するＺと呼ばれる複数のトランザクション完了状態
の１つに分岐する。
トランザクションタイプＡ、Ｂは、開始しているユーザ
ーから入出力装置へのデータの転送の実行といったかな
り単純なトランザクションの代表的なものである。これ
により長く複雑なトランザクションも規定でき、トラン
ザクションタイプＣで例示されているように使用されう
る。全てのトランザクションについて、状態マシンは、
進行中の特定のトランザクションを完成させるのに必要
となるに応じて一つの連続したトランザクション完了状
態チェーンを通して続行する。状態マシンは、自らがフ
ォローとしているいずれかのチェーンの最後に達する
と、状態Ｃに復帰しもう１つの回線争奪間隔を開始す
る。
タイプＤの分岐チェーンは、本発明に特に関連するもの
である。このようなトランザクションの一例としては、
プロセッサのユーザーが割込みを保守し必要とされる情
報を得るためにタイプＤのトランザクションを開始する
場合に起こりうる割込み肯定応答トランザクションがあ
る。タイプＤのトランザクションに従った分岐の時点
で、状態マシンは状態Ｃ′を入力する。状態Ｃ′に状態
マシンが存在することは、応答送信権要求間隔を規定
し、この間隔の間制御回路２７は、活動状態のＣ′信号
を発する。この信号は第２図に示されているように駆動
回路２８、アクセス許諾回路３１及び無送信権要求回路
３３に適用される。
状態Ｃ′での存在に対する時間増分の終わりにおいて
（Ａクロックによりマーキングされる）、制御回路２７
が無送信権要求回路３３からの無送信権要求信号Ｘを受
けとった場合、これは状態Ｃを再入力する；無送信権要
信号が無い場合、これは状態Ｖへと移行する。
Ｖ状態に状態マシンが存在することは、応答使用可能間
隔を規定し、この間隔の間、制御回路２７はＶ信号を発
する。この信号は、第２図に示されているようにアクセ
ス許諾回路３１に適用される。
Ｖ状態でのその周期の終りにおいて、状態マシンは第６
図の最上部に示されている状態Ｃに戻る。
制御回路２７は又、いずれの状態の間にでも制御母線か
ら受けとられる「待機」信号に対して応答性をもち、状
態マシンに次の状態に進むのではなくむしろ１つの状態
マシンを再入力させる。この特長により、標準的なトラ
ンザクションのペースについていく準備が整っていない
ユーザーは、制御母線上で待機信号を伝送することによ
り全ての制御装置内の状態マシンの前進を遅らせること
ができる。
状態マシンのオペレーションは制御母線から受けとられ
た信号により左右されるが、ユーザーがこれらの信号を
発信する先については重要視しない。その結果として、
複数のアクセス制御装置の状態マシンは、相互通信母線
の状態についての独立したしかし同一の調和のとれたレ
コード内にある。
ここで制御回路により発せられた信号とアクセス制御装
置のその他の端子の相互作用について考えてみる。この
論述を簡単なものにするため、（ｎ−１）本のモニター
ライン上の信号をＭｉと呼びｉは１から（ｎ−１）まで
変わるものとする。記憶素子３５の信号は、ＡＮＤゲー
ト３６のうち同じものに接続されたモニターラインのも
のに一致する記憶素子の指標を伴いＳｉと呼ぶ。
回線争奪間隔の間に制御回路により発せられたＣ信号が
制御回路２８に適用されると、これは、ユーザー１２が
自ら相互通信母線の使用を求めていることをライン１９
上で信号送りした場合、母線の回線争奪信号を相互接続
キー２４を通してこのユーザーと結びつけられた実行順
位決定母線チャンネルへ伝送させることになる。
同様に回線争奪間隔の間、実行順位決定母線上に伝送さ
れた回線争奪信号は、実行順位指定論理３０に適用さ
れ、ここでこれらは優先順位状態記憶装置２９からの信
号で論理的に解析され、ユーザー１２が支配的優先順位
を有するか否かについて示す信号Ｐを生成する。実行順
位指定母線チャンネル上の活動状態条件を１として非活
動状態条件を０とし、優先順位状態記憶装置の記憶素子
Ｓｉの２状態が同様に呼称されるとすると、実行順位指
定論理の論理オペレーションは、モジューロ２演算の形
で以下のように記すことができる： P=T(M1S1+1)(M2S2+1)……(Mn-1Sn-1+1)。
Ｃ信号はアクセス許諾回路３１に適用されたＢクロック
と共に、回線争奪間隔の後半の間許諾ラッチ３７へのＰ
信号の捕捉を実行する。実行順位指定母線からの回線争
奪信号は又無送信権要求回路３３へ適用されここで解析
され、その結果はＣ信号及びＢクロックの適用によりＸ
信号として発せられる。Ｘ信号は制御回路２７に、直ち
に回線争奪間隔を再開するための基準を提供する。
使用信号間隔の間に制御回路により発せられるＵ信号は
アクセス許諾回路３１に適用され、許諾ラッチ３７から
のＷ信号が断定された場合、これはＧ信号をライン２０
上でユーザー１２に送らせることになる。一方Ｇ信号
は、駆動回路２８からのＴ信号の発信をひきおこす。Ｕ
信号はＢクロックと共に、更新ゲート３４に適用され、
使用信号間隔の後半の間優先順位記憶素子の更新を実行
させる。
制御回路２７は、制御母線上で受けとられる初期設定信
号に対しても応答性をもち、初期設定キー３８から優先
順位状態記憶装置２９までの初期設定ゲート３９を通し
ての信号の転送を使用可能にする。
応答送信権要求間隔の間制御回路により発せられたＣ′
信号が駆動回路２８に適用されると、これは、ユーザー
が自ら相互通信母線上でいつまでも応答できる状態にあ
ることを示す応答準備完了信号Ｒ′をライン５０上で送
った場合、相互接続キー２４を通して応答送信権要求信
号をユーザーと結びつけられた実行順位指定母線チャン
ネルへ伝送させることになる。
同様に応答送信権要求間隔の間に、実行順位指定母線上
に伝送された応答送信権要求信号は実行順位指定論理３
０に適用され、ここでこれらは優先順位状態装置２９か
らの信号で論理的に解析され、ユーザー１２が支配的な
優先順位を有するか否かを示す信号Ｐを生成する。この
解析は、回線争奪間隔に関連して記述されてきたとおり
である。
応答使用可能間隔の間に制御回路により発せられたＶ信
号はセクセス許諾回路３１に適用され、許諾ラッチ３７
からのＷ信号がこの時定で断定されたならば、これはＥ
信号をライン５１上でユーザー１２に送らせることにな
る。
ここで、複数のアクセス制御装置が互いに作用し合う大
域的な組織を考えてみる。複数の制御装置が全て構造、
操作上同じであることに留意されたい。制御装置間の唯
一の相異点は、それを通して制御装置が実行順位指定母
線に接続されている相互接続キー、優先順位状態記憶装
置の情報の内容そして優先順位状態記憶装置の初期値を
設定する初期設定キーにある。
相互接続キー２４は、実行順位指定母線２１を、特に第
４図に示されているように、アクセス制御装置１７と相
互接続する。全て似通っている制御装置１７とは対照的
に、相互接続キー及び初期設定キーは異なるものであ
り、大域的ベースで１つのパターンに組織されている。
各々のキーはその母線側に、ｎ個の実行順位指定母線チ
ャンネル（これはＡ１、Ａ２……Ａｎと呼ばれる）に接
続されているｎ個の接続部を有している。各々の相互接
続キーはその制御装置側において伝送ライン２５（信号
Ｔ）及びその付随する制御装置の（ｎ−１）本のモニタ
ーライン２６（信号Ｍｉ）に接続している。第１の相互
接続キー（Ｋ１と呼ばれる）は、Ａ１をその伝送ライン
に接続し、Ａ１以外の（ｎ−１）個の母線チャンネルを
その制御装置の（ｎ−１）本のモニターラインに接続す
る内部接続部分を有している；第２の相互接続キー（Ｋ
２）は、Ａ２を伝送ラインに接続しＡ２以外の（ｎ−
１）個の母線チャンネルをその制御装置の（ｎ−１）本
のモニターラインに接続する内部接続部分を有する。そ
してこれが相互接続キー全体にわたって同様につづく。
特に、各制御装置の伝送ラインはキー（Ｋｉ）を通して
個別の母線チャンネルＡｉに接続されている。接続図
は、第８図に示されている。
特に第４図に示されているような初期設定キー３８は、
初期設定ゲート３９を通して優先順位状態記憶装置２９
の記憶素子３５のセット及びリセット入力端に、直接又
は逆の順序で適用される電源（０及び＋）からの信号を
生成する。
第１の初期設定キー（Ｉｉ）〔アクセス制御装置１及び
相互接続キー（Ｋ１）と結びつけられている）におい
て、接続部分は、記憶素子の全てのリセット入力端に＋
電圧を適用しそのいずれのセット入力端にもこれを適用
せず、こうしてアクセス制御装置１の初期設定ゲート３
９がこれらの信号を許容したときその記憶素子全てが０
にリセットされることになるようなものである。
第２の初期設定キーＩ２においては、接続部分は、第１
の記憶素子のセット入力端及びより高い指標のついた記
憶素子全てのリセット入力端に＋の電圧を加えこうして
アクセス制御装置２の初期設定ゲート３９がこれらの信
号を許容したときその記憶素子のうち第１のものが１に
セットされ、より高い指標をもつ記憶素子が０にリセッ
トされることになるようなものである。（記憶素子の指
標付けは、相互接続キーの論述の際に割当てられたよう
な、結びつけられたモニターライン及び信号のものと同
じである）。
第３の初期設定キーにおいて、接続部分は、第１及び第
２の記憶素子のセット入力端及びそれ以上高い指標のつ
いた記憶素子の全てのリセット入力端子に＋の電圧を加
え、こうしてアクセス制御装置３の初期設定ゲート３９
がこれらの信号を許容したときその記憶素子のうち第１
及び第２のものが１にセットされそれ以上の指標のつい
た記憶素子が０にリセットされることになるようなもの
である。
接続パターンは、それ以下になると＋の電圧がセット入
力端に加えられる切替え位置がより高い指標づけの初期
設定キーについて徐々に増大していく状態で、より高い
指標づけの初期設定キーへと続く。ｎ番目の初期設定キ
ーが最高の指標のついた記憶素子より上の切替え位置を
もつと、その結果としてその記憶素子全てがセットされ
ることになる。一般的なパターンは以下の表に示されて
いる。初期設定キー 記憶素子間の切替え位置 １ −１ ２ １−２ ３ ２−３ … … ｎ ｎ− 本発明のオペレーションの大域的様相を論述する目的
で、単一の制御装置の内部オペレーションについて論述
する際に用いられたものではなく優先順位状態記憶装置
２９の記憶素子の信号を識別するために異なる規則を用
いるのが適当と思われる。記憶素子信号は、実行順位指
定母線に対するその接続部に基いて呼称される。各々の
記憶素子は２つの異なるチャンネルと（異なる形で）結
びつけられている。記憶素子信号はＳijと呼称され、こ
れは、それがその相互接続キーを通して母線チャンネル
Ａｉに接続されているＴラインを有するアクセス制御装
置内にあり、チャンネルＡｊと同じＡＮＤゲート３６に
接続されることによりチャンネルＡｊと結びつけられて
いるということを意味している。ＡＮＤゲート３６はＴ
と同じ母線チャンネルに接続されることが全く無いた
め、Ｓijはｊに等しくない条件ｉにより制約されてい
る。
各々の制御装置の優先順位状態記憶装置内に記憶されて
いる信号は主として他の各々の制御装置に対するその制
御装置の現優先順位を示している。すなわち、Ｓ13が１
である場合、これは制御装置１に対して制御装置３が支
配的優先順位を有することを示す。いかなる値の組合せ
も単一の制御装置の（ｎ−１）個の記憶素子内におこり
うるが、ｎ（ｎ−１）個のシステム素子の値の大域的組
合せ全てが、制御装置の秩序立った優先順位づけと矛盾
しないものであるとはかぎらない。制御装置の秩序立っ
た優先順位づけを反映するため記憶装置が満たさなくて
はならない大域的条件は、ＳijがＳjiと等しくなく、い
ずれかの制御装置の記憶装置内のものの数が他のいずれ
の装置内のものとも異なるということである。初期設定
キーの組織は、オペレーションの始めでこれらの条件が
満たされているようにし、相互接続キーの組織は全ての
更新用変更が必要とされる条件を維持するようにする。
システムの見地からみると、各々の制御装置はその優先
順位記憶装置においてその他の各制御装置に対するその
優先順位状態をトラッキングする。その後回線争奪間隔
の初めにおいて各々の制御装置は、相互通信母線上での
トランザクションの開始を求める場合、その固有の実行
順位指定チャンネル上での伝送により（すなわちその相
互接続キーを通しての接続によりそれが唯一結びつけら
れているチャンネル）、その他の全ての装置に対し送信
権要求を公表する。回線争奪間隔の終りに向って、各々
の制御装置はその実行順位指定論理を通して送信権要求
信号を解析し、どの制御装置に相互通信母線へのアクセ
スが許諾されるべきかを決定する。連続する使用信号間
隔において、アクセスの許諾を受けた送信権を要求して
いる制御装置は、そのユーザーが相互通信母線上でトラ
ンザクションを開始できるようにし、又、その独自のチ
ャンネル上でＴ信号を発することによってその他の全て
の制御装置に対しこの使用について告げる。使用信号間
隔の終りに向けて（Ｂクロックの時点で）、どの制御装
置が相互通信母線を使用したかを示す信号が実行順位指
定母線上で更新ゲートを通して送られ、優先順位レコー
ドを更新するのに用いられる。使用中の制御装置は、そ
の他全ての制御装置が今それを支配していることを示す
ためそのレコードを修正する；使用中ではない各々の制
御装置は、使用中の制御装置が現在それ自身に従属して
いることを記録する。これらの修正の結果、最後に使用
していた制御装置はその前の位置から優先順位の最下位
まで動かされることになり、そうでなければ優先順位は
無変更のまま置かれる。
システムオペレーションはこうしてトランザクションの
最後の開始者を優先順位ラインの最後に行かせるという
ポリシーを実施する。
応答を必要とし単数、複数又はｎ個の有資格応答者があ
りうるような或る種のトランザクションを扱う場合、各
々の有資格応答者が自らがその独自の実行順位指定チャ
ンネル上での応答送信権要求信号の伝送により応答する
準備ができていることを示す１つの応答送信権要求間隔
を起こる。この応答送信権要求間隔の間に実行順位指定
母線上に置かれるこれらの信号は全て解析され、送信権
要求を行なっている応答者がいるか否か、もしいるなら
ばどれが優先順位をもっているかを決定する。有資格応
答者がいない場合、システムは遅延なく新しいトランザ
クションのための回線争奪を再開する；単数又は複数の
有資格応答者がいる場合、そのうちの１つが応答をする
よう使用可能状態にされる。応答送信権要求間隔の間の
オペレーションは、回線争奪間隔中のもののパターンに
従い、同じアクセス制御装置回路を用いて経済的利点を
得る。応答のための送信権要求が全く無い場合新しトラ
ンザクションのための一次回線争奪を直ちに再開するこ
とにより、システムは、決してやってこない答えを持っ
て母線を占有するのを避ける。
応答送信権要求オペレーションは、優先順位記憶装置情
報の修正を行なわず、従って１トランザクションを開始
する上で最も古いユーザーに優先順位を付与する優先順
位ポリシーと干渉しない。前述の説明の大部分におい
て、ユーザーの定数全てが相互通信母線の使用に対し送
信権要求を行なっているということ、すなわちｎ本の実
行順位指定チャンネルをもつシステムについてｎ名の積
極的に送信権要求するユーザーがいるということが仮定
された。ｎ名より少ないユーザーしかいない場合又はト
ランザクションに参加しているがいかなるトランザクシ
ョンも開始はしない受動的なユーザーがいく人かいる場
合でも、システムは同様にうまく作動する。このような
場合、受動的又は存在しないユーザーの名目優先順位は
最上位にもち上がるが、これらのユーザーは相互通信母
線に対し決して送信権要求しないので、母線許諾はつね
に最高位の送信権要求中のユーザーに対して行なわれ
る。
上述のシステムは、制御装置が同一であるために相互通
信母線上の動作中のユーザーの互換性を容易にする。こ
うして１つの相互通信母線は、１つの制御装置及びユー
ザーを接続することのできる標準ポートで終結する唯一
の接続及び初期設定キーを伴って設計されてもよい。異
なる機能をもつユーザーはこのとき、いずれのポートに
でも差別無く連結されうる。
【図面の簡単な説明】
第１図は、本発明に基づく相互通信母線の複数の母線ユ
ーザーによる応答を制御するアクセス制御システムを概
略的に示している。 第２図は、第１図の応答制御システムにおいて用いられ
るアクセス制御装置をブロックダイヤグラムの形で示し
ている。 第３図は、第２図のアクセス制御装置内で用いられる優
先順位状態記憶装置及び実行順位指定論理の詳細を示し
ている。 第４図は、第１図のアクセス制御装置内で用いられる相
互接続キーの構造を詳細に示している。 第５図は、第１図のアクセス制御装置内で用いられるタ
イミング信号を示している。 第６図は、本発明で用いられる状態マシンのオペレーシ
ョンを示している。 第７図は、第２図のアクセス制御装置の更新回路の接続
を示している。 第８図は、第１図のアクセス制御システムの相互接続キ
ーの接続図を示している。 主要な構成要素の番号 １０−アクセス制御システム、 １２，１３−プロセッサーユーザー、 １４−母線、１６−入出力装置、 １，２，３，１７，１８−アクセス制御装置、 １９−母線要求ライン、２０−許諾ライン、 ２１−実行順位指定ライン、 ２２−直接制御母線、 ２３−母線システムクロック、 ２４−相互接続キー、２５−伝送ライン、 ２６−モニターライン、２７−制御回路、 ２８−駆動回路、 ２９−優先順位状態記憶装置、 ３０−実行順位指定論理、 ３１−アクセス許諾回路、３２−更新回路、 ３３−無送信権請求回路、３４−更新ゲート、 ３５−２状態記憶素子、３６−ＡＮＤゲート、 ３７−許諾ラッチ、３８−初期設定キー、 ３９−初期設定ゲート、４０−出力ライン、 ４６−状態マシン、５０，５１−ライン。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】共有母線（１４）に接続された複数のサブ
    ユニット（１２）を有するコンピュータシステムにおけ
    る分散母線仲裁装置であって、複数の実質的に同時の母
    線要求信号を搬送するための手段を有する仲裁母線（２
    １）と、前記共有母線、前記仲裁母線および前記サブユ
    ニットの対応する１つとに各々接続されていて、前記サ
    ブユニットが前記共有母線をアクセスすべき相対的な優
    先順位を決定するための複数の仲裁手段（１７）とを備
    えており、前記仲裁手段の各々は、その仲裁手段に結合
    されたそのサブユニットが前記共有母線へのアクセスを
    許可されるべきかだけを決定するものであり、各仲裁手
    段は、前記サブユニットのうちのどのサブユニットが前
    記仲裁手段に対応するサブユニットより高い優先順位を
    有しているかを示す状態信号を記憶するための状態手段
    （２９）と、前記仲裁母線に結合され前記仲裁母線に母
    線要求信号をアサートするための母線要求手段（２８）
    と、前記仲裁母線および前記状態手段に結合され、前記
    仲裁母線にアサートされた母線要求信号を受け、前記母
    線要求手段が母線要求信号をアサートし且つ受信された
    母線要求信号のどれもが前記対応するサブユニットより
    も高い優先順位を有するとして前記状態手段によって示
    されたサブユニットの仲裁手段によってアサートされた
    ものでないときにのみ、前記対応するサブユニットの前
    記共有母線へのアクセスを許可するアクセス制御手段
    （３０）とを含んでいるような分散母線仲裁装置におい
    て、 前記サブユニット（１２）のうちのあるいくつかのサブ
    ユニットは、前記サブユニットのうちの別のサブユニッ
    トによる応答を必要とするトランザクションを開始させ
    る手段を含んでおり、 前記母線要求手段（２８）は、前記仲裁手段のうちのあ
    るいくつかのものにおいて、前記サブユニットのうちの
    １つのサブユニットによるトランザクションの開始に応
    答して母線要求信号をアサートする手段を含んでおり、 前記仲裁手段は、前記母線要求手段、アクセス制御手段
    は、前記共有母線および前記仲裁母線に結合され、前記
    仲裁手段の動作を制御する状態マシン手段（４６）を含
    んでおり、前記状態マシン手段は、前記サブユニットの
    うちの１つのサブユニットが前記サブユニットのうちの
    別の１つのサブユニットによる応答を必要とするトラン
    ザクションを開始させるときを検出し、母線要求信号に
    ついて前記仲裁母線を監視し、母線要求信号が検出され
    ないときに前記トランザクションをアボートする手段を
    含んでいることを特徴とする分散母線仲裁装置。
  2. 【請求項２】前記状態マシン手段（４６）は、前記母線
    要求手段が母線要求信号をアサートしうる第１の状態
    と、前記アクセス制御手段が前記共有母線へのアクセス
    を許可しうる第２の状態と、前記サブユニットのうちの
    １つのサブユニットによる、前記サブユニットのうちの
    別の１つのサブユニットによる応答を必要とするような
    トランザクションの開始を示す第３の状態と、前記母線
    要求手段が前記サブユニットのうちの１つのサブユニッ
    トによるトランザクションの開始に応答して母線要求信
    号をアサートしうる第４の状態と、前記トランザクショ
    ンが行われる第５の状態とを示すための状態指示手段を
    含み、さらに、母線要求信号について前記仲裁母線を監
    視し、母線要求信号が検出されないときに前記第４の状
    態から前記第５の状態へと戻すための手段を含む請求項
    １記載の分散母線仲裁装置。
  3. 【請求項３】前記仲裁手段は、前記仲裁母線に結合さ
    れ、前記アクセス制御手段が対応するときにサブユニッ
    トへのアクセスを許可するときに前記仲裁母線に使用信
    号をアサートする使用アサート手段（３１）と、前記状
    態手段に結合され、前記共有母線へのアクセスを許可さ
    れた各サブユニットに対して低い優先順位を示す状態信
    号を記憶させ、前記対応するサブユニットが前記共有母
    線へのアクセスを許可されたときに前記状態信号を所定
    の状態へとリセットする状態更新手段（２７，３４）と
    を含んでおり、前記複数の仲裁手段は、それらの各状態
    手段に異なるが一貫した状態信号を維持するようになっ
    ている請求項１記載の分散母線仲裁装置。
  4. 【請求項４】前記仲裁手段は、前記仲裁母線に結合さ
    れ、前記アクセス制御手段が対応するサブユニットへの
    アクセスを許可するとき、前記仲裁母線に使用信号をア
    サートする使用アサート手段（３１）と、前記状態手段
    に結合され、前記共有母線へのアクセスを許可された各
    サブユニットについて低い優先順位を示す状態信号を記
    憶させ、前記対応するサブユニットが前記共有母線への
    アクセスを許可されたときに、その他のサブユニットの
    すべてに対して高い優先順位状態信号を記憶する状態更
    新手段（２７，３４）とを含んでいる請求項１記載の分
    散母線仲裁装置。
  5. 【請求項５】複数の実質的に同時の母線要求信号を搬送
    する手段を有する仲裁母線（２１）によつて相互接続さ
    れた複数のサブユニット（１２）を有したコンピュータ
    システムにおいて前記サブユニットによる共有母線（１
    ４）へのアクセスを仲裁する方法であって、各サブユニ
    ット（１２）について、前記サブユニットのうちのどの
    サブユニットがそのサブユニットより高い優先順位を有
    するかを示す異なる組の状態信号を記憶させるステップ
    と、前記共有母線へのアクセスを必要とするサブユニッ
    トの各々について別々の母線要求信号を前記仲裁母線
    （２１）にアサートするステップと、母線要求信号をア
    サートした前記サブユニットの各々において、実質的に
    同時に、前記仲裁母線にアサートされた前記母線要求信
    号をそのサブユニットに対して記憶された状態信号と比
    較し、前記母線要求信号のどれもが、前記記憶された状
    態信号によつてそのサブユニットより高い優先順位を有
    するとして指示されたサブユニットに対応していない場
    合のみ、前記サブユニットの前記共有母線へのアクセス
    を許可するステップとを含むような方法において、前記
    サブユニットのうちの１つのサブユニットが前記サブユ
    ニットのうちの別の１つのサブユニットによる応答を必
    要とするトランザクションを開始させるときを検出する
    ステップと、前記トランザクションの開始に応答する各
    サブユニットについて母線要求信号を前記仲裁母線にア
    サートするステップと、母線要求信号について前記仲裁
    母線を監視するステップと、母線要求信号が前記監視ス
    テップにて検出されない場合に、前記トランザクション
    をアボートするステップとを、前記サブユニットの各々
    において実質的に同時に行うようにすることを特徴とす
    る方法。
  6. 【請求項６】前記検出ステップは、母線要求信号がアサ
    ートされうる時間期間中第１の状態を示すステップと、
    前記共有母線への前記アクセスが許可されうる時間期間
    中第２の状態を示すステップと、前記サブユニットのう
    ちの１つのサブユニットが前記サブユニットのうちの別
    の１つのサブユニットによる応答を必要とするトランザ
    クションを開始するときに第３の状態を示すステップ
    と、前記サブユニットの１つによるトランザクションの
    開始に応答して母線要求信号がアサートされうる時間期
    間中第４の状態を示すステップと、前記トランザクショ
    ンが行われる第５の状態を示すステップとを含み、前記
    アボートするステップは、前記第４の状態が示されてい
    る間に、前記監視ステップによって母線要求信号が検出
    されないとき前記第１の状態を示すことを含む請求項５
    記載の方法。
  7. 【請求項７】前記許可ステップは、前記サブユニットが
    前記共有母線へのアクセスを許可されるときに、前記仲
    裁母線に使用信号をアサートするステップを含み、前記
    記憶ステップは、前記共有母線へのアクセスを許可され
    た各サブユニットについて低い優先順位を示す状態信号
    を記憶させるステップと、前記対応するサブユニットが
    前記共有母線へのアクセスを許可されるとき、その他の
    サブユニットのすべてについて高い優先順位状態信号を
    記憶させるステップとを含む請求項５記載の方法。
JP63294451A 1987-11-23 1988-11-21 共有母線のための分配仲裁装置および方法 Expired - Lifetime JPH061458B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/123,382 US4920486A (en) 1987-11-23 1987-11-23 Distributed arbitration apparatus and method for shared bus
US123382 1987-11-23

Publications (2)

Publication Number Publication Date
JPH021037A JPH021037A (ja) 1990-01-05
JPH061458B2 true JPH061458B2 (ja) 1994-01-05

Family

ID=22408371

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63294451A Expired - Lifetime JPH061458B2 (ja) 1987-11-23 1988-11-21 共有母線のための分配仲裁装置および方法

Country Status (5)

Country Link
US (1) US4920486A (ja)
EP (1) EP0318221B1 (ja)
JP (1) JPH061458B2 (ja)
CA (1) CA1324192C (ja)
DE (1) DE3853574T2 (ja)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5038274A (en) * 1987-11-23 1991-08-06 Digital Equipment Corporation Interrupt servicing and command acknowledgement system using distributed arbitration apparatus and shared bus
US5237696A (en) * 1988-04-13 1993-08-17 Rockwell International Corporation Method and apparatus for self-timed digital data transfer and bus arbitration
US5218703A (en) * 1988-07-07 1993-06-08 Siemens Aktiengesellschaft Circuit configuration and method for priority selection of interrupts for a microprocessor
US5210871A (en) * 1988-07-15 1993-05-11 The Charles Stark Draper Labroatory, Inc. Interprocessor communication for a fault-tolerant, mixed redundancy distributed information processing system
JPH0282343A (ja) * 1988-09-20 1990-03-22 Hitachi Ltd マルチプロセッサシステムの割込処理方式
US5274774A (en) * 1989-01-31 1993-12-28 Wisconsin Alumni Research Foundation First-come first-serve arbitration protocol
US5155854A (en) * 1989-02-03 1992-10-13 Digital Equipment Corporation System for arbitrating communication requests using multi-pass control unit based on availability of system resources
US5313620A (en) * 1989-04-06 1994-05-17 Bell Communications Research, Inc. Selective receiver for each processor in a multiple processor system
US5151994A (en) * 1989-11-13 1992-09-29 Hewlett Packard Company Distributed fair arbitration system using separate grant and request lines for providing access to data communication bus
US5506989A (en) * 1990-01-31 1996-04-09 Ibm Corporation Arbitration system limiting high priority successive grants
US6751696B2 (en) 1990-04-18 2004-06-15 Rambus Inc. Memory device having a programmable register
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
JP2511588B2 (ja) * 1990-09-03 1996-06-26 インターナショナル・ビジネス・マシーンズ・コーポレイション デ―タ処理ネットワ―ク、ロックを獲得させる方法及び直列化装置
US5261109A (en) * 1990-12-21 1993-11-09 Intel Corporation Distributed arbitration method and apparatus for a computer bus using arbitration groups
US5282272A (en) * 1990-12-21 1994-01-25 Intel Corporation Interrupt distribution scheme for a computer bus
JP2855298B2 (ja) * 1990-12-21 1999-02-10 インテル・コーポレーション 割込み要求の仲裁方法およびマルチプロセッサシステム
US5613128A (en) * 1990-12-21 1997-03-18 Intel Corporation Programmable multi-processor interrupt controller system with a processor integrated local interrupt controller
JP2561759B2 (ja) * 1991-03-29 1996-12-11 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチプロセッサシステムおよびそのメッセージ送受信制御装置
US5546587A (en) * 1991-05-30 1996-08-13 Tandem Computers Incorporated Decentralized bus arbitration system which continues to assert bus request signal to preclude other from asserting bus request signal until information transfer on the bus has been completed
US5371863A (en) * 1991-05-30 1994-12-06 Tandem Computers Incorporated High speed processor bus extension
US5265223A (en) * 1991-08-07 1993-11-23 Hewlett-Packard Company Preservation of priority in computer bus arbitration
US5269005A (en) * 1991-09-17 1993-12-07 Ncr Corporation Method and apparatus for transferring data within a computer system
US5359715A (en) * 1991-09-16 1994-10-25 Ncr Corporation Architectures for computer systems having multiple processors, multiple system buses and multiple I/O buses interfaced via multiple ported interfaces
JPH05257851A (ja) * 1991-12-30 1993-10-08 Apple Computer Inc データの転送の順序を制御させる装置
US5887196A (en) * 1991-12-30 1999-03-23 Apple Computer, Inc. System for receiving a control signal from a device for selecting its associated clock signal for controlling the transferring of information via a buffer
US5848297A (en) * 1991-12-30 1998-12-08 Apple Computer, Inc. Control apparatus for maintaining order and accomplishing priority promotion in a computer interconnect
US5640599A (en) * 1991-12-30 1997-06-17 Apple Computer, Inc. Interconnect system initiating data transfer over launch bus at source's clock speed and transfering data over data path at receiver's clock speed
US5410677A (en) * 1991-12-30 1995-04-25 Apple Computer, Inc. Apparatus for translating data formats starting at an arbitrary byte position
US5257385A (en) * 1991-12-30 1993-10-26 Apple Computer, Inc. Apparatus for providing priority arbitration in a computer system interconnect
ES2131065T3 (es) * 1992-03-27 1999-07-16 Cit Alcatel Disposicion de control de acceso.
US5265212A (en) * 1992-04-01 1993-11-23 Digital Equipment Corporation Sharing of bus access among multiple state machines with minimal wait time and prioritization of like cycle types
US5301283A (en) * 1992-04-16 1994-04-05 Digital Equipment Corporation Dynamic arbitration for system bus control in multiprocessor data processing system
US5307466A (en) * 1992-04-30 1994-04-26 International Business Machines Corporation Distributed programmable priority arbitration
US5488693A (en) * 1992-06-24 1996-01-30 At&T Corp. Protocol with control bits and bytes for controlling the order of communications between a master processor and plural slave processors
US5313591A (en) * 1992-06-25 1994-05-17 Hewlett-Packard Company Computer bus arbitration for N processors requiring only N unidirectional signal leads
US5353415A (en) * 1992-10-02 1994-10-04 Compaq Computer Corporation Method and apparatus for concurrency of bus operations
US5553310A (en) * 1992-10-02 1996-09-03 Compaq Computer Corporation Split transactions and pipelined arbitration of microprocessors in multiprocessing computer systems
US5463753A (en) * 1992-10-02 1995-10-31 Compaq Computer Corp. Method and apparatus for reducing non-snoop window of a cache controller by delaying host bus grant signal to the cache controller
US5553248A (en) * 1992-10-02 1996-09-03 Compaq Computer Corporation System for awarding the highest priority to a microprocessor releasing a system bus after aborting a locked cycle upon detecting a locked retry signal
US5535395A (en) * 1992-10-02 1996-07-09 Compaq Computer Corporation Prioritization of microprocessors in multiprocessor computer systems
JPH06205313A (ja) * 1992-12-28 1994-07-22 Sony Corp Ａｖシステム
JP2821345B2 (ja) * 1993-09-29 1998-11-05 北海道日本電気ソフトウェア株式会社 非同期ｉ／ｏ制御方式
GB2298503B (en) * 1993-12-16 1998-08-12 Intel Corp Multiple programmable interrupt controllers in a computer system
KR0155269B1 (ko) * 1995-01-16 1998-11-16 김광호 버스 중재방법 및 그 장치
US5842025A (en) * 1996-08-27 1998-11-24 Mmc Networks, Inc. Arbitration methods and apparatus
US5991841A (en) * 1997-09-24 1999-11-23 Intel Corporation Memory transactions on a low pin count bus
US6157970A (en) * 1997-09-24 2000-12-05 Intel Corporation Direct memory access system using time-multiplexing for transferring address, data, and control and a separate control line for serially transmitting encoded DMA channel number
US6131127A (en) * 1997-09-24 2000-10-10 Intel Corporation I/O transactions on a low pin count bus
US6119189A (en) * 1997-09-24 2000-09-12 Intel Corporation Bus master transactions on a low pin count bus
US6026459A (en) * 1998-02-03 2000-02-15 Src Computers, Inc. System and method for dynamic priority conflict resolution in a multi-processor computer system having shared memory resources
US7010050B2 (en) * 2001-08-30 2006-03-07 Yamar Electronics Ltd. Signaling over noisy channels
US7890686B2 (en) * 2005-10-17 2011-02-15 Src Computers, Inc. Dynamic priority conflict resolution in a multi-processor computer system having shared resources
US8032678B2 (en) * 2008-11-05 2011-10-04 Mediatek Inc. Shared resource arbitration
DE102011007437A1 (de) * 2010-11-15 2012-05-16 Continental Teves Ag & Co. Ohg Verfahren und Schaltungsanrodnung zur Datenübertragung zwischen Prozessorbausteinen

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4063220A (en) * 1975-03-31 1977-12-13 Xerox Corporation Multipoint data communication system with collision detection
US4320457A (en) * 1980-02-04 1982-03-16 General Automation, Inc. Communication bus acquisition circuit
FR2513407B1 (fr) * 1981-09-24 1987-01-16 Finger Ulrich Systeme d'arbitrage des demandes d'acces de plusieurs processeurs a des ressources communes, par l'intermediaire d'un bus commun
US4536839A (en) * 1982-03-30 1985-08-20 Mai Basic Four, Inc. Memory request arbitrator
US4633394A (en) * 1984-04-24 1986-12-30 International Business Machines Corp. Distributed arbitration for multiple processors
US4656627A (en) * 1984-11-21 1987-04-07 At&T Company Multiphase packet switching system
US4719622A (en) * 1985-03-15 1988-01-12 Wang Laboratories, Inc. System bus means for inter-processor communication
US4760515A (en) * 1985-10-28 1988-07-26 International Business Machines Corporation Arbitration apparatus for determining priority of access to a shared bus on a rotating priority basis

Also Published As

Publication number Publication date
DE3853574D1 (de) 1995-05-18
DE3853574T2 (de) 1996-01-25
EP0318221B1 (en) 1995-04-12
US4920486A (en) 1990-04-24
JPH021037A (ja) 1990-01-05
EP0318221A2 (en) 1989-05-31
CA1324192C (en) 1993-11-09
EP0318221A3 (en) 1991-09-11

Similar Documents

Publication Publication Date Title
JPH061458B2 (ja) 共有母線のための分配仲裁装置および方法
AU611287B2 (en) System bus preempt for 80386 when running in an 80386/82385 microcomputer system with arbitration
EP0581335B1 (en) Data processing system having units competing for access to shared resources and arbitration unit responsive to the status of the shared resources
US4969120A (en) Data processing system for time shared access to a time slotted bus
CA2026737C (en) Bus master interface circuit with transparent preemption of a data transfer controller
JPS62280948A (ja) バス調停方式
US5038274A (en) Interrupt servicing and command acknowledgement system using distributed arbitration apparatus and shared bus
US5905878A (en) Method for controlling access to a computer bus
US5931931A (en) Method for bus arbitration in a multiprocessor system
JP4953794B2 (ja) バスシステムのバス調停方法及びバスシステム
JPH0210459A (ja) バス使用権決定方式
JPH08153065A (ja) バス制御回路
JP2000148668A (ja) バス調停システム
KR920002665B1 (ko) 다중처리 시스템의 로컬 버스 사이클 제어방법
JPS63188257A (ja) バス獲得方式
JPS6160162A (ja) バス調停方式
JPH05204832A (ja) Ｄｍａバス調停方式
JPH05189311A (ja) キャッシュメモリ・システム
KR950009574B1 (ko) 메모리 액세스 제어장치
JPH0573512A (ja) マルチプロセツサシステム
JP2556290B2 (ja) バス調停装置
JPH0488459A (ja) 情報処理装置
JPH02100746A (ja) マルチプロセッサ・バス
JPH0287256A (ja) 割込み制御方式
JPH04359353A (ja) バス制御装置