JPH0488459A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ラウンド・口とンのバスの調停方式を用いた
情報処理装置に関し、特に多数のバス拳マスクの存在す
るシステムにおけるプログラマブルな特定のバスマスタ
のバス使用効率を向上させるようにした情報処理装置に
関する。

［従来の技術］ 従来のラウンド・ロビンでバスの調停を行なうバス調停
方式は、第５図のタイムチャートで示すように、信号４
１３，４２３，４３３がアービタ入力信号が全てアクテ
ィブになる時刻ｔ１５ｔまでインアクティブならないた
め、−度、バス要求信号を受は付けた後は、その受は付
けた全てのバス要求信号がな（なるまで、新たなバス要
求信号を受は付けることはできなかった。例えばＴＡで
発生したバス要求信号に対してはＴ１のタイミングでバ
スの使用が許可されているが、ＴＢで発生したバス要求
信号に対しては、アービタ入力信号４１１．４２１，４
３Ｌ　２１１，２２１が全てオフになったＴゎのタイミ
ングでしかバスの使用が許可されなかった。

［発明が解決しようとする課題］ 上述した従来のラウンド・ロビン方式を用いたバス調停
方式では、−度バス要求信号を受は付けた後は、全ての
要求信号がなくなるまで新たにバス要求信号を受は付け
ることはできないので、−度バス要求信号が受は付けら
れた後、次のバス要求信号が受は付けられるまでの待ち
時間が発生し、それがバス拳マスクの多いシステムにお
いては、より大きくなり、バス使用頻度の高いバス・マ
スタのデータ転送効率が低下するという欠点があった。

［課題を解法するための手段］ 本発明は、中央処理装置と、該中央処理装置にバスを介
して接続される主記憶装置と、該主記憶装置に前記バス
を介して接続される周辺制御装置と、該周辺制御装置に
よって制御される周辺装置と、前記バスを介して接続さ
れ前記バスの使用要求をラウンド・ロビンで調停するプ
ライオリティ・コントロール部とを具備する情報処理装
置において、 前記プライオリティ・コントロール部内に、前記中央処
理装置および前記周辺装置と１対１に接続されて前記バ
スの使用を要求するバス要求信号を選択受付けするフィ
ルタ回路と、該フィルタ回路を介して取り込まれる前記
バス要求信号を調停スルアービタと、前記バスのデータ
ラインと結線され前記バスの割り込み使用を許可するバ
ス・マスタを示すイネーブル書レジスタと、前記データ
ラインと結線され、０以上の整数を設定する条件レジス
タと、前記バス要求信号が前記フィルタ回路によって選
択され前記アービタに入力されるアービタ入力信号のア
クティブになっている数が、前記条件レジスタに設定し
た値以下になった時コントロール信号をアクティブにす
る状態監視回路と、前記アービタ入力信号および前記コ
ントロール信号および前記イネーブル・レジスタの状態
を取り込み、前記イネーブル・レジスタで前記バスの割
り込み使用が許可されていない装置の前記バス要求信号
の各々に対しては、前記アーとり入力信号が全てインア
クティブの時はイネーブル、前記アービタ入力信号がイ
ンアクティブになった後全ての前記アービタ入力信号が
インアクティブになるまでの間ディセーブルとし、一方
、前記イネーブル・レジスタで前記バスの割り込み使用
が許可されている装置の前記バス要求信号に対する前記
イネーブル信号は、前記アービタ入力信号が全てインア
クティブの時はイネーブル、前記アーとり入力信号が少
なくとも１つアクティブになっている時は前記イネーブ
ル・レジスタで前記バスの割り込み使用が許可されてい
る装置の前記バス要求信号に対する前記アービタ入力信
号がインアクティブになった後、前記状態監視回路によ
って生成されるコントロール信号がアクティブとなるま
での間ディセーブルとするイネーブル信号を生成するイ
ネーブル生成回路とを具備することを特徴とするもので
ある。

本発明は、中央処理装置と、該中央処理装置にバスを介
して接続される主記憶装置と、該主記憶装置に前記バス
を介して接続される周辺制御装置と、該周辺制御装置に
よって制御される周辺装置と、前記バスを介して接続さ
れ前記バスの使用要求をラウンド・ロビンで調停するプ
ライオリティ・コントロール部とを具備する情報処理装
置において、 前記プライオリティＯコントロール部内に、前記中央処
理装置および前記周辺装置と１対１に接続されて前記バ
スの使用を要求するバス要求信号を選択受付けするフィ
ルタ回路と、該フィルタ回路を介して取り込まれる前記
バス要求信号を調停スルアービタと、前記バスのデータ
ラインと結線され前記バスの割り込み使用を許可するバ
ス・マスタを示すイネーブル・レジスタと、前記データ
ラインと結線され、注目すべき前記アービタ入力信号を
示す条件レジスタと、該条件レジスタで示される前記ア
ービタ入力要求信号が全てインアクティブになった時コ
ントロール信号をアクティブにする状態監視回路と、前
記アーとり入力信号および前記コントロール信号および
前記イネーブル・レジスタの状態を取り込み、前記イネ
ーブル・レジスタで前記バスの割り込み使用が許可され
ていない装置の前記バス要求信号の各々に対しては、前
記アービタ入力信号が全てインアクティブの時はイネー
ブル、前記アービタ入力信号がインアクティブになった
後全ての前記アービタ入力信号がインアクティブになる
までの間ディセーブルとし、一方、前記イネーブル・レ
ジスタで前記バスの割り込み使用が許可されている装置
の前記バス要求信号に対する前記イネーブル信号は、前
記アービタ入力信号が全てインアクティブの時はイネー
ブル、前記アービタ入力信号が少なくとも１つアクティ
ブになっている時は前記イネーブル−レジスタで前記バ
スの割り込み使用が許可されている装置の前記バス要求
信号に対する前記アービタ入力信号がインアクティブに
なった後、前記状態監視回路によって生成されるコント
ロール信号がアクティブとなるまでの間ディセーブルと
するイネーブル信号を生成するイネーブル生成回路とを
具備することを特徴とするものである。

［実施例コ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

情報処理装置１は、中央処理装置２１．２２゜主記憶装
置３９周辺制御装置４１，４２．４３と、これらが接続
されたバス７と、中央処理装置２１゜２２、周辺制御装
置４１．４２．４３とバス７に対する使用要求を調停す
るプライオリティ・コントロール部６と、周辺制御装置
４１，４２．４３の各々に接続された周辺装置５１，５
２．５３から構成される。

第２図は第１図中のプライオリティ・コントロール部６
を示すブロック図である。

プライオリティ・コントロール部６は、周辺制御装置！
４１，４２．４８の各々の装置のバス７に対する使用要
求信号４１０，４２０，４３０および中央処理装置２１
．２２の各々のバス７に対する使用要求信号２１０，２
２０が入力され、バス要求信号４１０，４２０，４３０
，２１０，２２０が各々アクティブであり、かつ、バス
要求信号４１０．４２０，４３０，２１０，２２０の各
々の出力許可を示す信号４１３，４２３，４３３゜２１
３．２２３が各々イネーブルの時、アービタ入力信号４
１１，４２１，４３１，２１１，２２１を各々アクティ
ブとするフィルタ回路８と、アービタ入力信号４１１，
４２１，４３１，２１１゜２２１を調停しバス７の使用
許可信号４１２，４２２．４３２，２１２，２２２を生
成するアービタ９と、バス７のデータライン７１に結線
され、状態監視回路１０にてコントロール信号１４を生
成する条件を設定する条件レジスタ１２と、イネーブル
生成回路１１においてコントロール信号１４が入力され
た時イネーブルとするバス・マスタを決定するイネーブ
ル・レジスタ１８と、アービタ入力信号４１１，４２１
，４３１，２１１，２２１のアクティブ／インアクティ
ブの状態が条件レジスタ１２に設定した条件を満たした
時アクティブとなるコントロール信号１４を生成する状
態監視回路１０と、アービタ入力信号４１’１．４２１
．４３１，２１１，２２１およびコントロール信号１４
およびイネーブル拳レジスタ１３の状態によりイネーブ
ル信号４１３，４２３，４３３゜２１３．２２３を生成
するイネーブル生成回路１１とから構成される。

第３図は本発明の一実施例の動作を示すタイミングチャ
ート、第４図は本発明の他の実施例を示しタイミングチ
ャートである。

第３図のコントロール信号１４は、状態監視回路！０の
出力で、アービタ９人力のアービタ入力信号４１１，４
２１，４３１，２１１．２２１のアクティブになってい
る数が条件レジスタ１２に設定されている値（この実施
例では３）以下になった時アクティブ（論理ルベル）に
なる信号である。

第４図のコントロール信号１４は、状態監視回路１０の
出力で、アービタ９に入力されるアービタ入力信号４１
１，４２１，４３１，２１１，２２１のうち条件レジス
タ１２で示されるアービタ入力信号が全てオフになった
時アクティブ（論理ルベル）になる信号である。４１２
，４２２゜４３２．２１２，２２２は、アービタ９で調
停後のバス７の使用許可信号である。また、バス７使用
の優先順位は、周辺制御装置４１が高く、以下周辺制御
装置４２，４３．中央処理装置２１，２２の順に低くな
っている。

次に、前記一実施例の動作を第３図を参照して説明する
。

条件レジスタ１２には３を設定し、イネーブル・レジス
タ１３には周辺制御装置４工がバス７の割り込み使用を
許可されるように設定した場合、つまり、アービタ９人
力のアービタ入力信号のうちアクティブになっている信
号の数が３以下になった後、周辺制御装置４１のバス７
に対するバス要求信号４１０のアービタ９への入力を許
可し、バス７を割り込み使用することができる場合につ
いて説明する。

イネーブル生成回路１１は、アービタ入力信号が全てイ
ンアクティブの時は、イネーブル信号を全てアクティブ
（イネーブル状態）とする。イネーブル・レジスタ１３
に設定されている周辺制御装置４１以外のバス要求信号
に対するイネーブル信号については、−度バス要求信号
がアクティブになった後（例：ｔｓｔ）は、アービタ入
力信号がインアクティブになったことを認識した時にイ
ンアクティブとし、全てのアービタ入力信号がインアク
ティブになったことを認識した時ｔ３゜にアクティブと
する。一方、イネーブル・レジスタ１３に設定されてい
る周辺制御装置４１のバス要求信号４１０に対応するイ
ネーブル信号４１３については、他のイネーブル信号と
同様の生成方法に加えて、以下の制御が行なわれる。状
態監視回路１０においてアービタ入力信号のアクティブ
になっている数が条件レジスタ１２に設定されている値
である３以下になった時、コントロール信号１４をアク
ティブとし、イネーブル生成回路工１はそれを受けてイ
ネーブル信号４１３をアクティブ（イネーブル状態）と
する（　ｔ　ａｓ）。これによって−度受は付けられた
バス要求信号全てに対しバス嗜サービスが行なわれるの
を待たずに周辺制御装置４１は特別にバス７の割込み使
用を行なうことができる。つまり、ＴＢで発生したバス
要求信号に対してアービタ入力信号全てインアクティブ
になるのを待たすＴｂのタイミングでバス７の使用が許
可される。

次に、前記能の実施例の動作を第３図を参照して説明す
る。

条件レジスタ１２には周辺制御装置４２．４３を示す値
を設定し、イネーブル・レジスタ１３には周辺制御装置
４１がバス７の割り込み使用を許可されるように設定し
た場合、つまり、アービタ入力信号４２１．４３１がと
もにインアクティブになった後、周辺制御装置４１のバ
ス要求信号４１０のアービタ９への取り込みを許可し、
バス７を割り込み使用することができる場合について説
明する。

イネーブル生成回路１１は、アービタ入力信号が全てイ
ンアクティブの時は、イネーブル信号を全てアクティブ
（イネーブル状態）とし、イネーブル・レジスタ１３に
設定されている周辺制御装置４１以外のバス要求信号に
対するイネーブル信号については先の実施例のイネーブ
ル信号４２３．４３３，２１３，２２３と同様に生成さ
れる。

イネーブル・レジスタ１３に設定されている周辺制御装
置４１のバス要求信号４１０に対応するイネーブル信号
４１３については、他のイネーブル信号と同様の生成方
式に加えて、以下の制御が行なわれる。

状態監視回路１０において、条件レジスタ１２によって
示されるアービタ入力信号４２１，４３１がともにイン
アクティブ【なった時、コントロール信号１４をアクテ
ィブとし、イネーブル生成回路１１はそれを受けてイネ
ーブル信号４１３をアクティブ（イネーブル状態）とす
る（　ｔ　４１）。

それによって−度受は付けられたバス要求信号全てに対
し、バス・サービスが行なわれるのを待たずに周辺制御
装置４１は特別にバス７の割り込み使用を行なうことが
できる。つまりＮＴＢで発生したバス要求信号に対して
、アービタ入力信号全てインアクティブになるのを待た
ずにＴｂのタイミングでバス７の使用が許可される。

［発明の効果コ 以上説明したように本発明は、−度受は付けられたバス
要求信号が全てインアクティブになるのを待たずして、
アーとりに入力される要求信号の状態を監視し、条件レ
ジスタに設定された条件になったらイネーブル・レジス
タで示されるバス・マスタのバス要求信号をアービタに
入力することを許可することによって、バスを割り込み
使用することができ、その結果、バスの割り込み使用を
許可されたバス・マスタのバス使用効率が向上するとい
う効果を奏する。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
中のプライオリティ・コントロール部を示すブロック図
、第３図は本発明の一実施例の動作を示すタイミングチ
ャート、第４図は本発明の他の実施例を示しタイミング
チャート、第５図は従来例の動作を示すタイミングチャ
ートである。 １・・・情報処理装置、２１．２２・・・中央処理装置
、３・・・主記憶装置、４１，４２．４３・・・周辺制
御装置、４１０，４２０，４３０，２１０゜２２０−・
・バス要求信号、４１１，４２１゜４３１．２１１，２
２１・・・アービタ入力信号、４１２．４２２，４３２
，２１２．２２２・・・使用許可信号、４１３，４２３
，４３３，２１３゜２２３・・・イネーブル信号、５１
，５２，５３・・・周辺装置、６・・・プライオリティ
・コントロール部、７・・・バス、７１・・・データラ
イン、８・・・フィルタ回路、９・・・アービタ、１０
・・・状態監視回路、１１・・・イネーブル生成回路、
１２・・・条件レジスタ、１３・・・イネーブル・レジ
スタ、１４・・・コントロール信号。

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置と、該中央処理装置にバスを介して接
   続される主記憶装置と、該主記憶装置に前記バスを介し
   て接続される周辺制御装置と、該周辺制御装置によって
   制御される周辺装置と、前記バスを介して接続され前記
   バスの使用要求をラウンド・ロビンで調停するプライオ
   リティ・コントロール部とを具備する情報処理装置にお
   いて、前記プライオリティ・コントロール部内に、前記
   中央処理装置および前記周辺装置と１対１に接続されて
   前記バスの使用を要求するバス要求信号を選択受付けす
   るフィルタ回路と、該フィルタ回路を介して取り込まれ
   る前記バス要求信号を調停するアービタと、前記バスの
   データラインと結線され前記バスの割り込み使用を許可
   するバス・マスタを示すイネーブル・レジスタと、前記
   データラインと結線され、０以上の整数を設定する条件
   レジスタと、前記バス要求信号が前記フィルタ回路によ
   って選択され前記アービタに入力されるアービタ入力信
   号のアクティブになっている数が、前記条件レジスタに
   設定した値以下になった時コントロール信号をアクティ
   ブにする状態監視回路と、前記アービタ入力信号および
   前記コントロール信号および前記イネーブル・レジスタ
   の状態を取り込み、前記イネーブル・レジスタで前記バ
   スの割り込み使用が許可されていない装置の前記バス要
   求信号の各々に対しては、前記アービタ入力信号が全て
   インアクティブの時はイネーブル、前記アービタ入力信
   号がインアクティブになった後全ての前記アービタ入力
   信号がインアクティブになるまでの間ディセーブルとし
   、一方、前記イネーブル・レジスタで前記バスの割り込
   み使用が許可されている装置の前記バス要求信号に対す
   る前記イネーブル信号は、前記アービタ入力信号が全て
   インアクティブの時はイネーブル、前記アービタ入力信
   号が少なくとも１つアクティブになっている時は前記イ
   ネーブル・レジスタで前記バスの割り込み使用が許可さ
   れている装置の前記バス要求信号に対する前記アービタ
   入力信号がインアクティブになった後、前記状態監視回
   路によって生成されるコントロール信号がアクティブと
   なるまでの間ディセーブルとするイネーブル信号を生成
   するイネーブル生成回路とを具備することを特徴とする
   情報処理装置。 ２、中央処理装置と、該中央処理装置にバスを介して接
   続される主記憶装置と、該主記憶装置に前記バスを介し
   て接続される周辺制御装置と、該周辺制御装置によって
   制御される周辺装置と、前記バスを介して接続され前記
   バスの使用要求をラウンド・ロビンで調停するプライオ
   リティ・コントロール部とを具備する情報処理装置にお
   いて、前記プライオリティ・コントロール部内に、前記
   中央処理装置および前記周辺装置と１対１に接続されて
   前記バスの使用を要求するバス要求信号を選択受付けす
   るフィルタ回路と、該フィルタ回路を介して取り込まれ
   る前記バス要求信号を調停するアービタと、前記バスの
   データラインと結線され前記バスの割り込み使用を許可
   するバス・マスタを示すイネーブル・レジスタと、前記
   データラインと結線され、注目すべき前記アービタ入力
   信号を示す条件レジスタと、該条件レジスタで示される
   前記アービタ入力要求信号が全てインアクティブになっ
   た時コントロール信号をアクティブにする状態監視回路
   と、前記アービタ入力信号および前記コントロール信号
   および前記イネーブル・レジスタの状態を取り込み、前
   記イネーブル・レジスタで前記バスの割り込み使用が許
   可されていない装置の前記バス要求信号の各々に対して
   は、前記アービタ入力信号が全てインアクティブの時は
   イネーブル、前記アービタ入力信号がインアクティブに
   なった後全ての前記アービタ入力信号がインアクティブ
   になるまでの間ディセーブルとし、一方、前記イネーブ
   ル・レジスタで前記バスの割り込み使用が許可されてい
   る装置の前記バス要求信号に対する前記イネーブル信号
   は、前記アービタ入力信号が全てインアクティブの時は
   イネーブル、前記アービタ入力信号が少なくとも１つア
   クティブになっている時は前記イネーブル・レジスタで
   前記バスの割り込み使用が許可されている装置の前記バ
   ス要求信号に対する前記アービタ入力信号がインアクテ
   ィブになった後、前記状態監視回路によって生成される
   コントロール信号がアクティブとなるまでの間ディセー
   ブルとするイネーブル信号を生成するイネーブル生成回
   路とを具備することを特徴とする情報処理装置。