JPH0282343A - マルチプロセッサシステムの割込処理方式 - Google Patents
マルチプロセッサシステムの割込処理方式Info
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- JPH0282343A JPH0282343A JP63233426A JP23342688A JPH0282343A JP H0282343 A JPH0282343 A JP H0282343A JP 63233426 A JP63233426 A JP 63233426A JP 23342688 A JP23342688 A JP 23342688A JP H0282343 A JPH0282343 A JP H0282343A
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- 238000000034 method Methods 0.000 title claims description 9
- 238000003672 processing method Methods 0.000 claims description 8
- 230000002401 inhibitory effect Effects 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 5
- 230000000644 propagated effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 241001522296 Erithacus rubecula Species 0.000 description 1
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は割込処理方式に係り、特にマルチプロセッサシ
ステムに於いて、プロセッサを有効に活用するに好適な
割込処理方式に関する。
ステムに於いて、プロセッサを有効に活用するに好適な
割込処理方式に関する。
従来マルチプロセッサにおいては、第３図に示す様に、
入出力装置１５０からの割込信号１４．０は特定のＣＰ
Ｕ ＃ ０２００ａにのみ入力され、割込処理はＣＰ
Ｕ ＃ ０２００ａのみにて行なわれるか、ＣＰＵｔ
ｔ Ｏ２００ａより他ＣＰＵに依頼する等の方式により
実施されていた。本方式によればＣＰＵ、入出力装置共
に単純なハードウェア構成で実現できるが、反面、ＣＰ
Ｕ＃０２００ａが故障或いは何らかの要因で割込信号］
４０を受は取ることができない場合には、入出力装置１
５０からの割込は処理されないことになる。そこで、特
開昭６０−１．７９８６５号に記載のように、各プロセ
ッサよりシステム制御装置または割込制御装置にプロセ
ッサの状態を連絡し、割込制御装置がプロセッサの状態
を判断して、入出力装置からの割込を特定のプロセッサ
に入力する方法が考え出された。第２図はこの方法を用
いたシステムの構成図である。第２図に於いて、各ＣＰ
Ｕｌｏｏａ、 １００ｂ、 １００ｃ各プロセッサが
割込受付可能か否か等の状態を示すステータス信号１］
Ｏａ。
入出力装置１５０からの割込信号１４．０は特定のＣＰ
Ｕ ＃ ０２００ａにのみ入力され、割込処理はＣＰ
Ｕ ＃ ０２００ａのみにて行なわれるか、ＣＰＵｔ
ｔ Ｏ２００ａより他ＣＰＵに依頼する等の方式により
実施されていた。本方式によればＣＰＵ、入出力装置共
に単純なハードウェア構成で実現できるが、反面、ＣＰ
Ｕ＃０２００ａが故障或いは何らかの要因で割込信号］
４０を受は取ることができない場合には、入出力装置１
５０からの割込は処理されないことになる。そこで、特
開昭６０−１．７９８６５号に記載のように、各プロセ
ッサよりシステム制御装置または割込制御装置にプロセ
ッサの状態を連絡し、割込制御装置がプロセッサの状態
を判断して、入出力装置からの割込を特定のプロセッサ
に入力する方法が考え出された。第２図はこの方法を用
いたシステムの構成図である。第２図に於いて、各ＣＰ
Ｕｌｏｏａ、 １００ｂ、 １００ｃ各プロセッサが
割込受付可能か否か等の状態を示すステータス信号１］
Ｏａ。
１１０ｂ、 １１０ｃを割込制御装置１３０に与える。
割込制御装置１３０は、入出力装置１５０からの割込信
号１４０を受は取ると、ステータス信号］］Ｏａ。
号１４０を受は取ると、ステータス信号］］Ｏａ。
１１０ｂ、 １１０ｃを判断し、割込受付可能なＣＰＵ
に割込信号を与える。例えばＣＰＵ＃０１００ａが割込
受付可能な場合には、割込信号１２０ａのみをアクティ
ブにしてＣＰＵ＃０１００ａに割込を与える。本方式に
よれば、全てのプロセッサが割込を受付けられる為、特
定のプロセッサに故障等が発生しても、他のプロセッサ
が入出力装置からの割込を受付ることか可能である。
に割込信号を与える。例えばＣＰＵ＃０１００ａが割込
受付可能な場合には、割込信号１２０ａのみをアクティ
ブにしてＣＰＵ＃０１００ａに割込を与える。本方式に
よれば、全てのプロセッサが割込を受付けられる為、特
定のプロセッサに故障等が発生しても、他のプロセッサ
が入出力装置からの割込を受付ることか可能である。
〔発明が解決しようとする課題〕
上記従来技術は、プロセッサ毎に個別の割込信号を与え
る必要がある為、プロセッサの数が多くなると割込制御
装置から出力される割込信号の数もプロセッサ数に比例
して多くなるという問題がある。また、割込制御装置そ
のものが故障すると、入出力装置からの割込を全く受付
けられなくなるという問題がある。
る必要がある為、プロセッサの数が多くなると割込制御
装置から出力される割込信号の数もプロセッサ数に比例
して多くなるという問題がある。また、割込制御装置そ
のものが故障すると、入出力装置からの割込を全く受付
けられなくなるという問題がある。
本発明の目的は、割込を受付けるプロセッサを各プロセ
ッサが個別に判断することにより、信号線の数を減らし
、かつ故障に強い割込処理方式を提供することにある。
ッサが個別に判断することにより、信号線の数を減らし
、かつ故障に強い割込処理方式を提供することにある。
」二記目的は、入出力装置からの割込信号を共通バスを
介して全てのプロセッサに接続し、共通バス上に出力さ
れた各プロセッサの割込受付可否状態を各々のプロセッ
サが個別に監視、判断した後、割込受付司のプロセッサ
のみがあらかじめ定められた優先順位に従って、唯一の
プロセッサのみが前記入出力装置からの割込信号を受は
付けることにより達成される。
介して全てのプロセッサに接続し、共通バス上に出力さ
れた各プロセッサの割込受付可否状態を各々のプロセッ
サが個別に監視、判断した後、割込受付司のプロセッサ
のみがあらかじめ定められた優先順位に従って、唯一の
プロセッサのみが前記入出力装置からの割込信号を受は
付けることにより達成される。
入出力装置からの割込信号は、全てのプロセッサに共通
バスを介して接続されている為、プロセッサの増加に従
って割込信号線を増やす必要がない。また、全てのプロ
セッサの状態を各プロセッサが個別に判断し、割込受付
可能なプロセッサのみが割込信号を受けとる為、割込処
理が特定のプロセッサに集中することなく、かつ、受付
可否判断部分が冗長的に分散されている為、１台のプロ
セッサの判断部分が故障しても残りのプロセッサが割込
処理を引き継ぐことができる。
バスを介して接続されている為、プロセッサの増加に従
って割込信号線を増やす必要がない。また、全てのプロ
セッサの状態を各プロセッサが個別に判断し、割込受付
可能なプロセッサのみが割込信号を受けとる為、割込処
理が特定のプロセッサに集中することなく、かつ、受付
可否判断部分が冗長的に分散されている為、１台のプロ
セッサの判断部分が故障しても残りのプロセッサが割込
処理を引き継ぐことができる。
以下、本発明に一実施例を第１図により説明する。第１
図に於いて、マルチプロセッサシステムは３台のプロセ
ッサ、ＣＰＵ＃０１０ａ、ＣＰＵ＃１］Ｏｂ、ＣＰＵ＃
２１０ｃ、及びシステムの共通バスであるところのシス
テムバス３０、共用入出力装置４０により構成されてい
る。また各ＣＰＵと入出力装置４０は、システムバス３
０Ｊ二ロセッサ毎のＢＵＳＹ信号１４ａ、１４ｂ。
図に於いて、マルチプロセッサシステムは３台のプロセ
ッサ、ＣＰＵ＃０１０ａ、ＣＰＵ＃１］Ｏｂ、ＣＰＵ＃
２１０ｃ、及びシステムの共通バスであるところのシス
テムバス３０、共用入出力装置４０により構成されてい
る。また各ＣＰＵと入出力装置４０は、システムバス３
０Ｊ二ロセッサ毎のＢＵＳＹ信号１４ａ、１４ｂ。
１４ｃ及び割込信号２３により接続されている。
ここで、ＢＵＳＹ信号線は、割込受付の可否状態を示す
ももである。システムバス３０Ｊ二には、上記以外にア
ドレス、データ、リート／ライト等の制御信号（線）も
存在するが、本発明には直接関係なく周知であるので以
下の説明では省略している。ここでＢＵＳＹ信号１４’
ａ’、１４ｂ、１４ｃは、各プロセッサより個別に出力
され、論理「１」の時ビジー即ち割込受付不可を示し、
論理「Ｏ」の時アイドル即ち割込受付可能であることを
示す。このＢＵＳＹ信号１４．ａ、１４ｂ、１４ｃは、
プロセッサ内のマイクロプロセッサの割込禁止フラグの
状態でも良いが、本実施例に於いては、マイクロプロセ
ッサの割込禁止フラグとは別に、プロセッサが実行すべ
きジョブを多く持っている為にこれ以上割込処理等のジ
ョブを受は付けたくない場合にビジー状態にするものと
定義する。従って本ＢＵＳＹ信号１４． ａ 、 １４
ｂ 、 １４ ｃにより各プロセッサは、自分の負荷
を調整することができる。
ももである。システムバス３０Ｊ二には、上記以外にア
ドレス、データ、リート／ライト等の制御信号（線）も
存在するが、本発明には直接関係なく周知であるので以
下の説明では省略している。ここでＢＵＳＹ信号１４’
ａ’、１４ｂ、１４ｃは、各プロセッサより個別に出力
され、論理「１」の時ビジー即ち割込受付不可を示し、
論理「Ｏ」の時アイドル即ち割込受付可能であることを
示す。このＢＵＳＹ信号１４．ａ、１４ｂ、１４ｃは、
プロセッサ内のマイクロプロセッサの割込禁止フラグの
状態でも良いが、本実施例に於いては、マイクロプロセ
ッサの割込禁止フラグとは別に、プロセッサが実行すべ
きジョブを多く持っている為にこれ以上割込処理等のジ
ョブを受は付けたくない場合にビジー状態にするものと
定義する。従って本ＢＵＳＹ信号１４． ａ 、 １４
ｂ 、 １４ ｃにより各プロセッサは、自分の負荷
を調整することができる。
次に各プロセッサは、マイクロプロセッサ（以下ＭＰＵ
と略す）ｌｌａ、１１ｂ、ｌｌｃ、アドレスデコーダ１
２ａ、１２ｂ、１２ｃ、ビジーフリップフロップ１３
ａ ＋ １、 ３ ｂ 、 １．３ ｃ、及び割込受付
可否判断部であるアンドゲート１５ ａ −ｃ 。
と略す）ｌｌａ、１１ｂ、ｌｌｃ、アドレスデコーダ１
２ａ、１２ｂ、１２ｃ、ビジーフリップフロップ１３
ａ ＋ １、 ３ ｂ 、 １．３ ｃ、及び割込受付
可否判断部であるアンドゲート１５ ａ −ｃ 。
１６ ａ ” ｃ 、 １７ ａ −ｃ ｒ １８ ａ
−ｃ 、 ２０ ａ −ｃ、オアゲート１９ ａ −
ｃ、プロセッサ番号デコーダ２１ａ”ｃ、プロセッサ番
号設定スイッチ２２ａ〜Ｃにより構成される。ここでア
ドレスデコーダ１２ ａ ” ｃにはＭＰＵよりアドレ
ス（ＡＤＲ）、ライト信号（ＷＲ）が入力され、ＭＰＵ
が特定アドレスをライトすることによりビジーフリップ
フロップ１３ａ”ｃをセット／リセットし、ＢＵＳＹ信
号１４ ａ −ａをシステムバス３０に出力する。
−ｃ 、 ２０ ａ −ｃ、オアゲート１９ ａ −
ｃ、プロセッサ番号デコーダ２１ａ”ｃ、プロセッサ番
号設定スイッチ２２ａ〜Ｃにより構成される。ここでア
ドレスデコーダ１２ ａ ” ｃにはＭＰＵよりアドレ
ス（ＡＤＲ）、ライト信号（ＷＲ）が入力され、ＭＰＵ
が特定アドレスをライトすることによりビジーフリップ
フロップ１３ａ”ｃをセット／リセットし、ＢＵＳＹ信
号１４ ａ −ａをシステムバス３０に出力する。
またプロセッサ番号設定スイッチ２２ ａ ＝ ｃには
、各プロセッサにユニークに割付けられたプロセッサ番
号を設定し、これがプロセッサ番号デコーダ２１ａ”ｃ
に入力され、プロセッサ番号デコーダ２１ａ”ｃよりプ
ロセッサ番号に対応した出力が論理「１」となる。本実
施例に於いては、ＣＰＵ＃０１０ａのプロセッサ番号設
定スイッチ２２ａには“０，０”が設定され、プロセッ
サ番号デコーダ２１ａの出力「０」より論理ｒｌＪが出
力される。同様にＣＰ＃１１０ｂではプロセッサ番号デ
コ−ダ２１ｂの出力「１」より論理「１」が出力され、
ＣＰＵ＃２１０ｃではプロセッサ番号デコーダ２１ｃの
出力２より論理「１」が出力される。
、各プロセッサにユニークに割付けられたプロセッサ番
号を設定し、これがプロセッサ番号デコーダ２１ａ”ｃ
に入力され、プロセッサ番号デコーダ２１ａ”ｃよりプ
ロセッサ番号に対応した出力が論理「１」となる。本実
施例に於いては、ＣＰＵ＃０１０ａのプロセッサ番号設
定スイッチ２２ａには“０，０”が設定され、プロセッ
サ番号デコーダ２１ａの出力「０」より論理ｒｌＪが出
力される。同様にＣＰ＃１１０ｂではプロセッサ番号デ
コ−ダ２１ｂの出力「１」より論理「１」が出力され、
ＣＰＵ＃２１０ｃではプロセッサ番号デコーダ２１ｃの
出力２より論理「１」が出力される。
いま、全ＣＰＵがアイドル状態であると仮定すると、Ｃ
ＰＵ＃０１０ａに於いて、ＣＰＵ＃ＯのＢＵＳＹ信号１
４ ａが論理ｒＯＪかつ、プロセッサ番号デコーダ２１
ａの出力「０」が論理「１」となることより、アンドゲ
ート１６ａの出力さらにオアゲー１〜１９ａの出力が論
理「１」となる。
ＰＵ＃０１０ａに於いて、ＣＰＵ＃ＯのＢＵＳＹ信号１
４ ａが論理ｒＯＪかつ、プロセッサ番号デコーダ２１
ａの出力「０」が論理「１」となることより、アンドゲ
ート１６ａの出力さらにオアゲー１〜１９ａの出力が論
理「１」となる。
この状態で入出力装置４０より割込信号２３が出力され
ると、アンドゲート２０ａの出力が論理［１」となりＭ
ＰＵ１１ａに入出力装置４０よりの割込が伝搬する。割
込を受は付けた後ＭＰＵ１１ａは、割込処理プログラム
を実行する。入出力装置がシステムバス３０上に複数個
接続されている場合には、この割込処理プログラムの中
で、どの入出力装置からの割込であるかを、各入出力装
置内の割込状態レジスタの値を個々に調べて行くことに
より認識した後、割込を発生した入出力装置に対し、割
込信号２３をオフする命令を発行した後、入出力装置に
対応した処理、例えばエラー情報の読み取りや、次の入
出力動作の起動等を行う。また複数台の入出力装置から
同時に割込信号２３が発生した場合には、１台の入出力
装置からの割込信号をオフしても、他の入出力装置から
の割込信号が存在する為、割込を発生した入出力装置の
台数分だけ上記処理を繰り返してやればよい。以上の割
込処理プログラムの動作は周知である為詳細は省略する
。一方ＣＰＵ＃１１０ｂに於いては、プロセッサ番号デ
コーダ２２ｂの出力「１」のみが論理「１」の為、アン
トゲート１６ｂ、１８ｂは他方の入力の状態にかかられ
ず論理「０」のままであり、アントゲ−１−１７ｂにつ
いては、ＢＵＳＹ信号１４ａが論理「Ｏ」の為、この出
力も論理「Ｏ」となる。従って、アンドゲート１５ｂの
出力も論理ｒＯＪとなることと合わせて、オアゲート１
９ｂの出力は論理ｒＯＪとなり入出力装置４０からの割
込信号２３がＭＰｏｌｌｂに伝搬することはない、 Ｃ
Ｐ Ｕ ＃ ２］Ｏｃについても同様である。次に、Ｃ
ＰＵ＃０１０ａがビジー状態で、他の１１〜 ＣＰＵがアイドル状態の場合には、ＣＰＵ＃０１０ａに
於いては、ＢＵＳＹ信号１４ａが論理「１ノ、プロセッ
サ番号デコーダ２１ａの出力ｒＯＪのみが論理ｒ Ｉ
Ｊ 、 Ｂ Ｕ Ｓ Ｙ （ｉ ％ １４ ｂ 。
ると、アンドゲート２０ａの出力が論理［１」となりＭ
ＰＵ１１ａに入出力装置４０よりの割込が伝搬する。割
込を受は付けた後ＭＰＵ１１ａは、割込処理プログラム
を実行する。入出力装置がシステムバス３０上に複数個
接続されている場合には、この割込処理プログラムの中
で、どの入出力装置からの割込であるかを、各入出力装
置内の割込状態レジスタの値を個々に調べて行くことに
より認識した後、割込を発生した入出力装置に対し、割
込信号２３をオフする命令を発行した後、入出力装置に
対応した処理、例えばエラー情報の読み取りや、次の入
出力動作の起動等を行う。また複数台の入出力装置から
同時に割込信号２３が発生した場合には、１台の入出力
装置からの割込信号をオフしても、他の入出力装置から
の割込信号が存在する為、割込を発生した入出力装置の
台数分だけ上記処理を繰り返してやればよい。以上の割
込処理プログラムの動作は周知である為詳細は省略する
。一方ＣＰＵ＃１１０ｂに於いては、プロセッサ番号デ
コーダ２２ｂの出力「１」のみが論理「１」の為、アン
トゲート１６ｂ、１８ｂは他方の入力の状態にかかられ
ず論理「０」のままであり、アントゲ−１−１７ｂにつ
いては、ＢＵＳＹ信号１４ａが論理「Ｏ」の為、この出
力も論理「Ｏ」となる。従って、アンドゲート１５ｂの
出力も論理ｒＯＪとなることと合わせて、オアゲート１
９ｂの出力は論理ｒＯＪとなり入出力装置４０からの割
込信号２３がＭＰｏｌｌｂに伝搬することはない、 Ｃ
Ｐ Ｕ ＃ ２］Ｏｃについても同様である。次に、Ｃ
ＰＵ＃０１０ａがビジー状態で、他の１１〜 ＣＰＵがアイドル状態の場合には、ＣＰＵ＃０１０ａに
於いては、ＢＵＳＹ信号１４ａが論理「１ノ、プロセッ
サ番号デコーダ２１ａの出力ｒＯＪのみが論理ｒ Ｉ
Ｊ 、 Ｂ Ｕ Ｓ Ｙ （ｉ ％ １４ ｂ 。
１４ｃが論理「ｏ」であることよりアントゲ−１〜１５
ａ、１６ａ、１７ａ、１８ａの出力は全て論理「０」と
なりオアゲーｈ １９ ａの出力は論理「０」となり入
出力装置４０からの割込信号２３がＭＰＵ１１ａに伝搬
することはない。一方、ＣＰＵ＃１１０ｂに於いては、
ＢＵＳＹ信号１４ｂが論理ｒｌＪ 、ＢＵＳＹ信号１４
ａが論理「０」、プロセッサ番号デコーダ２１ｂの出力
「１」が論理「１」であることより、アントゲート１７
ｂの出力が論理「１」となり、オアゲー１−１９ ｂの
出力も論理「１」となる。従って割込信号２３はＭＰＵ
１１ｂに伝搬する。ＣＰＩＪ＃２１０ｅについては、上
記全てのプロセッサがアイドル状態の場合と同様に割込
信号２３はＭＰＵ１１ｃに伝搬することはない。
ａ、１６ａ、１７ａ、１８ａの出力は全て論理「０」と
なりオアゲーｈ １９ ａの出力は論理「０」となり入
出力装置４０からの割込信号２３がＭＰＵ１１ａに伝搬
することはない。一方、ＣＰＵ＃１１０ｂに於いては、
ＢＵＳＹ信号１４ｂが論理ｒｌＪ 、ＢＵＳＹ信号１４
ａが論理「０」、プロセッサ番号デコーダ２１ｂの出力
「１」が論理「１」であることより、アントゲート１７
ｂの出力が論理「１」となり、オアゲー１−１９ ｂの
出力も論理「１」となる。従って割込信号２３はＭＰＵ
１１ｂに伝搬する。ＣＰＩＪ＃２１０ｅについては、上
記全てのプロセッサがアイドル状態の場合と同様に割込
信号２３はＭＰＵ１１ｃに伝搬することはない。
最後に、全プロセッサがビジー状態の場合には、割込処
理を行う余裕がないわけではあるが、プラント状態の取
り込み要求等割込の種類によっては、プロセッサが割込
処理をする余裕の有無にかかわらず処理しなければデー
タが消失する等のケースが発生する為、どれか１つのプ
ロセッサに割込処理を行わせる必要がある。本実施例に
於いては、この処理を行うプロセッサをＣＰＵ＃Ｏ］Ｏ
ａと定め、ＢＵＳＹ信号１４ ａ −ｃが全て論理「１
」の時にアンドゲート１５ａの出力を論理「１」として
オアゲート１９ａの出力も論理「１」として割込信号２
３をＭＰＵ１１ａに伝搬させている。他のＣＰＵ＃１１
０ｂ、ＣＰＵ＃２１０ｃに於いては、プロセッサ番号デ
コーダ２１ｂ、２１ｃの出力ｒＯＪが常に論理ｒＯＪと
なる為アントゲ−１−１５ｂ 。
理を行う余裕がないわけではあるが、プラント状態の取
り込み要求等割込の種類によっては、プロセッサが割込
処理をする余裕の有無にかかわらず処理しなければデー
タが消失する等のケースが発生する為、どれか１つのプ
ロセッサに割込処理を行わせる必要がある。本実施例に
於いては、この処理を行うプロセッサをＣＰＵ＃Ｏ］Ｏ
ａと定め、ＢＵＳＹ信号１４ ａ −ｃが全て論理「１
」の時にアンドゲート１５ａの出力を論理「１」として
オアゲート１９ａの出力も論理「１」として割込信号２
３をＭＰＵ１１ａに伝搬させている。他のＣＰＵ＃１１
０ｂ、ＣＰＵ＃２１０ｃに於いては、プロセッサ番号デ
コーダ２１ｂ、２１ｃの出力ｒＯＪが常に論理ｒＯＪと
なる為アントゲ−１−１５ｂ 。
１５ｃの出力は常に論理「０」となり、全プロセッサが
ビジー状態の時には割込信号２３がＭＰＵ１１ｂ、ｌｉ
ｅに伝搬することはない。
ビジー状態の時には割込信号２３がＭＰＵ１１ｂ、ｌｉ
ｅに伝搬することはない。
本実施によれば、入出力装置からの割込信号が各プロセ
ッサに共通に入力さるように接続されている為、プロセ
ッサの台数によらず割込信号は１本ですみ、また、各プ
ロセッサが割込を受付けるか否かは、システムバス上の
状態信号により各々のプロセッサで独立に判断する為、
１台のプロセッサが故障しても残りのプロセッサだけで
割込受付可否を判断し、割込処理を行うことができる。
ッサに共通に入力さるように接続されている為、プロセ
ッサの台数によらず割込信号は１本ですみ、また、各プ
ロセッサが割込を受付けるか否かは、システムバス上の
状態信号により各々のプロセッサで独立に判断する為、
１台のプロセッサが故障しても残りのプロセッサだけで
割込受付可否を判断し、割込処理を行うことができる。
さらに、全プロセッサがビジー状態の時にも、特定のプ
ロセッサが割込を受付けるので、入出力装置からの割込
の取りもれがないという効果がある。
ロセッサが割込を受付けるので、入出力装置からの割込
の取りもれがないという効果がある。
また、本実施例に於いては、割込受付可否を判断する為
の信号としてＢＵＳＹ信号を用いたが、各プロセッサの
実行レベルを出力し、実行レベルの最も低いもの、或い
は特定の実行レベルを持つものが割込を受付ける様にし
ても良く、また、ＣＰＵの稼動率を出力し、最も稼動率
の低いものが割込を受付ける様にしても良い。また、シ
ステムバスに接続される共用入出力装置が複数台あって
も何ら差し仕えない。さらに、割込信号の数も、本実施
例に於いては１本であったが、割込要因に応じて複数本
設けても良く、その場合には、割込信号の本数に応して
各プロセッサに割込受付可否判断部も複数個設け、各割
込信号枚に割込受付可否を決定してやれば良い。
の信号としてＢＵＳＹ信号を用いたが、各プロセッサの
実行レベルを出力し、実行レベルの最も低いもの、或い
は特定の実行レベルを持つものが割込を受付ける様にし
ても良く、また、ＣＰＵの稼動率を出力し、最も稼動率
の低いものが割込を受付ける様にしても良い。また、シ
ステムバスに接続される共用入出力装置が複数台あって
も何ら差し仕えない。さらに、割込信号の数も、本実施
例に於いては１本であったが、割込要因に応じて複数本
設けても良く、その場合には、割込信号の本数に応して
各プロセッサに割込受付可否判断部も複数個設け、各割
込信号枚に割込受付可否を決定してやれば良い。
次に第２の実施例につき第４図を用いて説明する。第４
図は、第１図のマルチプロセッサシステムのＣＰＵに、
生死状態フリップフロップ５０ａ、生死状態信号（ＡＬ
ＩＶＥ信号）５１ａ及び生死状態判定回路６０ａ〜６３
ａを追加し、さらにシステムバス３１にＡＬＩＶＥ信号
５１ａ−５１ｃを各ＣＰＵ毎に追加したものである。第
４図に於いては、ＣＰＵ＃０３００ａの内部回路のみを
示し、他のＣＰＵ＃ １３００ｂ、ＣＰＵ＃ ２３００
ｃにライては内部回路を省略しである。また、以下の説
明に於いては、ＣＰＵ＃Ｏの回路及び信号については添
字ａ、ＣＰＵ＃ １については添字す、ＣＰＵ＃２につ
いては添字Ｃを用いて説明する。上記以外の回路及び信
号については第１図と同じであり、ＢＵＳＹ信号１４ａ
、１４ｂ、１４ｃの状態により割込受付可否を判断する
論理も第１図と同じである為説明は省略し、以下にプロ
セッサの生死状態を判定し、全ＣＰＵがビジー状態の場
合に唯一のプロセッサが自プロセッサの割込受付可否状
態にかかわらず入出力装置４０からの割込を受付ける論
理について説明する。
図は、第１図のマルチプロセッサシステムのＣＰＵに、
生死状態フリップフロップ５０ａ、生死状態信号（ＡＬ
ＩＶＥ信号）５１ａ及び生死状態判定回路６０ａ〜６３
ａを追加し、さらにシステムバス３１にＡＬＩＶＥ信号
５１ａ−５１ｃを各ＣＰＵ毎に追加したものである。第
４図に於いては、ＣＰＵ＃０３００ａの内部回路のみを
示し、他のＣＰＵ＃ １３００ｂ、ＣＰＵ＃ ２３００
ｃにライては内部回路を省略しである。また、以下の説
明に於いては、ＣＰＵ＃Ｏの回路及び信号については添
字ａ、ＣＰＵ＃ １については添字す、ＣＰＵ＃２につ
いては添字Ｃを用いて説明する。上記以外の回路及び信
号については第１図と同じであり、ＢＵＳＹ信号１４ａ
、１４ｂ、１４ｃの状態により割込受付可否を判断する
論理も第１図と同じである為説明は省略し、以下にプロ
セッサの生死状態を判定し、全ＣＰＵがビジー状態の場
合に唯一のプロセッサが自プロセッサの割込受付可否状
態にかかわらず入出力装置４０からの割込を受付ける論
理について説明する。
まず、ＣＰ Ｕの電源が立上ると各ＭＰＵ１１ａ〜１１
ｃはＣＰＵ内のメモリ、レジスタ等のバー１くウェアの
初期化及びチエツクを実施し、正常であれば、あらかし
め決められたアドレスをライトして生死状態フリップフ
ロップ５０ａ〜５０ｃ （以下ＡＬＩＶＥＦＦと略す）
をセラ１へする。コ（７）ＡＬＩＶＥＦＦ５０ ａ −
５０ｃはエラー検出信号７０ ａ −７０ｃによりリセ
ツ１−される。エラー検出信号７０ａ〜７０ｃは、例え
ばＣＰＵ内のメモリのパリティエラーや、Ｍ Ｐ Ｕへ
の供給クロックの停止を検出した際に出力される信号で
あるが、エラーの検出論理については本発明には無関係
であるので説明は省略する。さて、全てのＣＰＵがビジ
ーの状態でＢＵＳＹ信号１、 ４． ａ −１４，ｃが
論理「１」となっていて、かつ、全てのＣＰＵが動作可
能な状態即ちＡ Ｌ ｉ、Ｖ Ｅ信号が全て論理「１」
の場合には、プロセッサ番号設定スイッチ２２ぞ１にｒ
ｏＯＪ が設定されているＣ Ｐ Ｕ ＃ ０３００ａ
のみがアントゲ−１−６０ａ、オアゲート６３ａからの
出力が「１」となることにより入出力装置４０からの割
込信号２３を受付けることができる。次にＣＰＵ＃０３
００ａのみが動作不可能場態の場合、即ちＡＬＩＶＩＥ
＃０信号５１ａのみが論理「Ｏ」で他のＡ Ｌ Ｉ
Ｖ ＩＥ倍信号論理「１」の場合には、ＣＰＵ＃１３０
０ｂについてアントゲ−１−６０ｂの出力は常に「０」
、６１ａの出力は、プロセッサ番号設定スイッチ２２ｂ
の出力がｒｏ ＩＪ 、ＡＬＩＶＥ ＃ ２信号５１ｂ
が「１」であることより論理「１」となる。従ってオア
ゲート６３ｂの出力は「１」となりアンドゲート１５ｂ
、オアゲート１９ｂ、アンドゲート２０ｂを介して割込
信号２３がＣＰＵ＃１、３００ａに受は付けられる。こ
の時ＣＰＵ＃２については、Ａ Ｉ−Ｉ Ｖ Ｅ＃１信
号５１ｂが論理「１」、プロセッサ番号設定スイッチ２
２ｃの出力が「１０」であることより、アンドゲート６
０ｃ〜６２ｃ及びオアゲート６３の出力は全てｒＯＪと
なり、割込信号２；３を受は付けることはない。本実施
例によれば、全てのＣＰＵがビジー状態の時には、各Ｃ
ＰＵの生死状態、即ちＡＬＩＶＩＥ信号の状態により、
１または複数台のＣＰＵが故障等による動作不可能状態
となっても、残りの正常なＣＰＵの内プロセッサ番号の
最も若いＣＰＵが入出力装置４０からの割込信号２３を
受付けることができ、入出力装置からの割込の受付けも
れがないという効果がある。
ｃはＣＰＵ内のメモリ、レジスタ等のバー１くウェアの
初期化及びチエツクを実施し、正常であれば、あらかし
め決められたアドレスをライトして生死状態フリップフ
ロップ５０ａ〜５０ｃ （以下ＡＬＩＶＥＦＦと略す）
をセラ１へする。コ（７）ＡＬＩＶＥＦＦ５０ ａ −
５０ｃはエラー検出信号７０ ａ −７０ｃによりリセ
ツ１−される。エラー検出信号７０ａ〜７０ｃは、例え
ばＣＰＵ内のメモリのパリティエラーや、Ｍ Ｐ Ｕへ
の供給クロックの停止を検出した際に出力される信号で
あるが、エラーの検出論理については本発明には無関係
であるので説明は省略する。さて、全てのＣＰＵがビジ
ーの状態でＢＵＳＹ信号１、 ４． ａ −１４，ｃが
論理「１」となっていて、かつ、全てのＣＰＵが動作可
能な状態即ちＡ Ｌ ｉ、Ｖ Ｅ信号が全て論理「１」
の場合には、プロセッサ番号設定スイッチ２２ぞ１にｒ
ｏＯＪ が設定されているＣ Ｐ Ｕ ＃ ０３００ａ
のみがアントゲ−１−６０ａ、オアゲート６３ａからの
出力が「１」となることにより入出力装置４０からの割
込信号２３を受付けることができる。次にＣＰＵ＃０３
００ａのみが動作不可能場態の場合、即ちＡＬＩＶＩＥ
＃０信号５１ａのみが論理「Ｏ」で他のＡ Ｌ Ｉ
Ｖ ＩＥ倍信号論理「１」の場合には、ＣＰＵ＃１３０
０ｂについてアントゲ−１−６０ｂの出力は常に「０」
、６１ａの出力は、プロセッサ番号設定スイッチ２２ｂ
の出力がｒｏ ＩＪ 、ＡＬＩＶＥ ＃ ２信号５１ｂ
が「１」であることより論理「１」となる。従ってオア
ゲート６３ｂの出力は「１」となりアンドゲート１５ｂ
、オアゲート１９ｂ、アンドゲート２０ｂを介して割込
信号２３がＣＰＵ＃１、３００ａに受は付けられる。こ
の時ＣＰＵ＃２については、Ａ Ｉ−Ｉ Ｖ Ｅ＃１信
号５１ｂが論理「１」、プロセッサ番号設定スイッチ２
２ｃの出力が「１０」であることより、アンドゲート６
０ｃ〜６２ｃ及びオアゲート６３の出力は全てｒＯＪと
なり、割込信号２；３を受は付けることはない。本実施
例によれば、全てのＣＰＵがビジー状態の時には、各Ｃ
ＰＵの生死状態、即ちＡＬＩＶＩＥ信号の状態により、
１または複数台のＣＰＵが故障等による動作不可能状態
となっても、残りの正常なＣＰＵの内プロセッサ番号の
最も若いＣＰＵが入出力装置４０からの割込信号２３を
受付けることができ、入出力装置からの割込の受付けも
れがないという効果がある。
本実施例に於いては、全プロセッサがビジーの時に割込
を受付けるプロセッサを、動作可能なプロセッサの内爪
もプロセッサ番号の最も若いプロセッサに固定したが、
その他に、ラウン１〜ロビン方式や、プログラムにより
任意に定められたりすることも可能である。
を受付けるプロセッサを、動作可能なプロセッサの内爪
もプロセッサ番号の最も若いプロセッサに固定したが、
その他に、ラウン１〜ロビン方式や、プログラムにより
任意に定められたりすることも可能である。
尚、入出力装置に起動をかけたＣＰＵのみが入出力装置
からの割込（終了割込）を受は付ける方式では、割込発
生時に起動をかけたＣＰＵが他の高負荷のＪＯＢを実行
していた場合には、例え他のＣＩ” Ｕに空があっても
割込処理または、丁ＯＢの実行のいずれ構を待たせるし
かないが、本発明では、他の割込受付可能なＣＰＵが割
込処理を肩代わりする為、システム全体のＣＰ Ｕ使用
効率が」二かり、スループットを向上させることができ
る。
からの割込（終了割込）を受は付ける方式では、割込発
生時に起動をかけたＣＰＵが他の高負荷のＪＯＢを実行
していた場合には、例え他のＣＩ” Ｕに空があっても
割込処理または、丁ＯＢの実行のいずれ構を待たせるし
かないが、本発明では、他の割込受付可能なＣＰＵが割
込処理を肩代わりする為、システム全体のＣＰ Ｕ使用
効率が」二かり、スループットを向上させることができ
る。
本発明に於いては、ユーザータスクから入出力要求を受
けたオペレーティングシステム（以下Ｏ８と略す）が、
まずユーザータスクを待ち状態とし、主記憶上のタスク
制御テーブル（ＴＣＢ）及びデバイス制御テーブル（Ｄ
ＣＢ）にそれぞれタスクがウェイト状態であることと、
起動したタスクのタスクＮαを登録し、入出力装置に起
動をかける、その後入出力動作が終了して入出力装置か
ら終了割込が発生する。この終了割込を入出力装置に起
動をかけたＣＰＵとは別のＣＰＵが受付けた場合には、
終了割込を受付けたＣＰＵは終了割込処理を実施した後
、入出力動作を起動したＣ Ｐ Ｕが作成したＴＣＢ及
びＵＣＢを読出し、登録されているユーザータスクを再
起動し、自ＣＰＵ上で実行させることにより実現できる
。ここで、ＴＣＢ。
けたオペレーティングシステム（以下Ｏ８と略す）が、
まずユーザータスクを待ち状態とし、主記憶上のタスク
制御テーブル（ＴＣＢ）及びデバイス制御テーブル（Ｄ
ＣＢ）にそれぞれタスクがウェイト状態であることと、
起動したタスクのタスクＮαを登録し、入出力装置に起
動をかける、その後入出力動作が終了して入出力装置か
ら終了割込が発生する。この終了割込を入出力装置に起
動をかけたＣＰＵとは別のＣＰＵが受付けた場合には、
終了割込を受付けたＣＰＵは終了割込処理を実施した後
、入出力動作を起動したＣ Ｐ Ｕが作成したＴＣＢ及
びＵＣＢを読出し、登録されているユーザータスクを再
起動し、自ＣＰＵ上で実行させることにより実現できる
。ここで、ＴＣＢ。
ＵＣＢ等のシステム管理」二必要なテーブルについては
、システム共通に主記憶」二に１個のみ存在するように
しておかなければならない。以−Ｌにより、１！］ 入出力装置を起動したＣＰＵと別のＣＰＵが終了割込を
受付けても、同一のＣＰＵが終了割込を受付けた場合と
同様に処理することができる。
、システム共通に主記憶」二に１個のみ存在するように
しておかなければならない。以−Ｌにより、１！］ 入出力装置を起動したＣＰＵと別のＣＰＵが終了割込を
受付けても、同一のＣＰＵが終了割込を受付けた場合と
同様に処理することができる。
本発明によれば、各プロセッサが共通バス上の状態信号
を用いて、割込受付可否を独立に判断するので、１また
は複数台のプロセッサが故障しても、残りのプロセッサ
で割込受付可否判断及び割込処理を行うことができると
いう効果がある。
を用いて、割込受付可否を独立に判断するので、１また
は複数台のプロセッサが故障しても、残りのプロセッサ
で割込受付可否判断及び割込処理を行うことができると
いう効果がある。
第１図は本発明の一実施例構成図、第２図、第３図は従
来例によるマルチプロセッサシステムの構成図、第４図
は本発明の一実施例構成図である。 １０ａ−ｃ−ＣＰＵ、１１ ａ−ｃ−ＭＰＵ、１２ａ−
ｃ・アドレスデコーダ、１３ ａ −ｃ・・・ビジーフ
リップフロップ、１４ ａ”ｃ−ＢＵＳＹ信号、１５ａ
〜１．８ｃ、２０ａ−ｃ・・アンドゲート、１９ ａ
−ｃ オアゲート、２１ ａ −ｃ・・・プロセッサ
番号デコーダ、２２ ａ −ｃ・・プロセッサ番号設定
スイッチ、２３・・割込信号、３０・システムバス、４
０−・・入出力装置、１００ａ−ｃ、 ２００ａ −ｃ
−ＣＰＵ、１１０ａ−ｃ−ステータス信号、１２０ａ
−ｃ割込信号、１３０・・・割込制御装置、１４０・割
込信号、１５０・・・入出力装置。
来例によるマルチプロセッサシステムの構成図、第４図
は本発明の一実施例構成図である。 １０ａ−ｃ−ＣＰＵ、１１ ａ−ｃ−ＭＰＵ、１２ａ−
ｃ・アドレスデコーダ、１３ ａ −ｃ・・・ビジーフ
リップフロップ、１４ ａ”ｃ−ＢＵＳＹ信号、１５ａ
〜１．８ｃ、２０ａ−ｃ・・アンドゲート、１９ ａ
−ｃ オアゲート、２１ ａ −ｃ・・・プロセッサ
番号デコーダ、２２ ａ −ｃ・・プロセッサ番号設定
スイッチ、２３・・割込信号、３０・システムバス、４
０−・・入出力装置、１００ａ−ｃ、 ２００ａ −ｃ
−ＣＰＵ、１１０ａ−ｃ−ステータス信号、１２０ａ
−ｃ割込信号、１３０・・・割込制御装置、１４０・割
込信号、１５０・・・入出力装置。
Claims (1)
- 【特許請求の範囲】 １、複数のプロセッサと、該複数のプロセッサからアク
セス可能な共用入出力装置が共通バスを介して接続され
るマルチプロセッサシステムにおいて、各プロセッサは
、共通バスに対して、自プロセッサが割込みを受付け可
能か否かを示す状態信号を出力する状態信号出力手段と
、共通バスから他の各プロセッサの状態信号を取込む状
態信号入力手段と、該共用入出力装置からの割込信号を
共通バスを介して入力する割込信号入力手段を有し、自
プロセッサの状態信号および他プロセッサの状態信号を
もとに該割込信号を受付けるか否かを決定するようにし
たことを特徴とするマルチプロセッサシステムの割込処
理方法。 ２、複数のプロセッサと、該複数のプロセッサからアク
セス可能な共用入出力装置が共通バスを介して接続され
るマルチプロセッサシステムにおいて、該共通バスは、
共用入出力装置からの割込信号を各プロセッサに接続す
る割込信号線と、各プロセッサに接続され、或るプロセ
ッサからの割込み受付可能か否かの状態信号線を、それ
ぞれ他のプロセッサに対して接続する状態信号線を有し
、各プロセッサは共通バスから他プロセッサの状態信号
および割込信号を入力して、割込信号を受付けるか否か
決定するようにしたことを特徴とするマルチプロセッサ
システムの割込処理方法。 ３、請求項１、２記載の各プロセッサは、割込優先判定
回路を有し、割込受付可能なプロセッサが複数存在した
場合、予め決められた手順で特定のプロセッサが割込み
を受付けるようにしたことを特徴とするマルチプロセッ
サシステムの割込処理方法。 ４、請求項１、２記載の各プロセッサは、自プロセッサ
が正常に動作しているか否かを示す信号を共通バスを介
して自プロセッサ以外の他プロセッサに対して出力する
手段を有し、正常に動作しているプロセッサのみが割込
みを受付けるか否か決定するようにしたことを特徴とす
るマルチプロセッサシステムの割込処理方法。 ５、請求項１、２記載の各プロセッサは、割込受付可能
なプロセッサが１台も存在しないことを検出した場合、
予め決められた手順で、受付可否の状態にかかわらず割
込の受付けを行うようにしたことを特徴とするマルチプ
ロセッサシステムの割込処理方法。 ６、複数のプロセッサと、該複数のプロセッサからアク
セス可能な共用入出力装置が共通バスを介して接続され
るマルチプロセッサシステムにおいて、各プロセッサは
、共通バスに対して、自プロセッサが割込みを受付け可
能か否かを示す状態信号を出力する状態信号出力手段と
、共通バスから他の各プロセッサの状態信号を取込む状
態信号入力手段と、共用入出力装置からの割込信号を入
力する割込信号入力手段と、該自プロセッサの状態信号
および他プロセッサからの状態信号をもとに割込信号を
受付けるか否かを決定する割込判定手段を有し、該共通
バスは、共用入出力装置からの割込信号を各プロセッサ
の割込信号入力手段に接続する割込信号線と、各プロセ
ッサの状態信号出力手段および状態信号入力手段に接続
され各プロセッサ毎に割込みの受付が可能か否かの状態
を示すプロセッサ状態信号線を有し、プロセッサの状態
に応じて任意の１つのプロセッサが共用入出力装置から
該割込信号線に出力された割込みを受付けるようにした
ことを特徴とするマルチプロセッサシステム。 ７、入出力装置からの割込信号を共通バスを介して複数
のプロセッサに出力し、各プロセッサは他プロセッサの
割込受付可否状態を個別に監視判断し、受付可能なプロ
セッサが定められた優先順位に従つて唯一のプロセッサ
のみが割込みを受付けるようにしたことを特徴とする割
込処理方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233426A JPH0282343A (ja) | 1988-09-20 | 1988-09-20 | マルチプロセッサシステムの割込処理方式 |
| US07/408,731 US5297290A (en) | 1988-09-20 | 1989-09-18 | Method and apparatus for interruption processing in multi-processor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233426A JPH0282343A (ja) | 1988-09-20 | 1988-09-20 | マルチプロセッサシステムの割込処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282343A true JPH0282343A (ja) | 1990-03-22 |
Family
ID=16954868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63233426A Pending JPH0282343A (ja) | 1988-09-20 | 1988-09-20 | マルチプロセッサシステムの割込処理方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5297290A (ja) |
| JP (1) | JPH0282343A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5590380A (en) * | 1992-04-22 | 1996-12-31 | Kabushiki Kaisha Toshiba | Multiprocessor system with processor arbitration and priority level setting by the selected processor |
| US5581770A (en) * | 1992-06-04 | 1996-12-03 | Mitsubishi Denki Kabushiki Kaisha | Floating interruption handling system and method |
| CA2123447C (en) * | 1993-09-20 | 1999-02-16 | Richard L. Arndt | Scalable system interrupt structure for a multiprocessing system |
| US5613126A (en) * | 1994-05-31 | 1997-03-18 | Advanced Micro Devices, Inc. | Timer tick auto-chaining technique within a symmetrical multiprocessing system |
| US6952749B2 (en) * | 2001-05-02 | 2005-10-04 | Portalplayer, Inc. | Multiprocessor interrupt handling system and method |
| JP2006119802A (ja) * | 2004-10-20 | 2006-05-11 | Hitachi Ltd | マルチプロセッサシステム |
| US9195623B2 (en) | 2010-06-23 | 2015-11-24 | International Business Machines Corporation | Multiple address spaces per adapter with address translation |
| US8635430B2 (en) | 2010-06-23 | 2014-01-21 | International Business Machines Corporation | Translation of input/output addresses to memory addresses |
| US8478922B2 (en) * | 2010-06-23 | 2013-07-02 | International Business Machines Corporation | Controlling a rate at which adapter interruption requests are processed |
| US8615645B2 (en) | 2010-06-23 | 2013-12-24 | International Business Machines Corporation | Controlling the selectively setting of operational parameters for an adapter |
| US9342352B2 (en) | 2010-06-23 | 2016-05-17 | International Business Machines Corporation | Guest access to address spaces of adapter |
| US9213661B2 (en) | 2010-06-23 | 2015-12-15 | International Business Machines Corporation | Enable/disable adapters of a computing environment |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010383A (ja) * | 1983-06-30 | 1985-01-19 | Fuji Electric Co Ltd | マルチプロセツサシステムにおける負荷分散制御方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2513407B1 (fr) * | 1981-09-24 | 1987-01-16 | Finger Ulrich | Systeme d'arbitrage des demandes d'acces de plusieurs processeurs a des ressources communes, par l'intermediaire d'un bus commun |
| JPH07104841B2 (ja) * | 1986-07-24 | 1995-11-13 | 株式会社日立製作所 | 多重処理システムの割込み制御方法 |
| US4920486A (en) * | 1987-11-23 | 1990-04-24 | Digital Equipment Corporation | Distributed arbitration apparatus and method for shared bus |
-
1988
- 1988-09-20 JP JP63233426A patent/JPH0282343A/ja active Pending
-
1989
- 1989-09-18 US US07/408,731 patent/US5297290A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010383A (ja) * | 1983-06-30 | 1985-01-19 | Fuji Electric Co Ltd | マルチプロセツサシステムにおける負荷分散制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5297290A (en) | 1994-03-22 |
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