JPH04302346A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH04302346A JPH04302346A JP6723191A JP6723191A JPH04302346A JP H04302346 A JPH04302346 A JP H04302346A JP 6723191 A JP6723191 A JP 6723191A JP 6723191 A JP6723191 A JP 6723191A JP H04302346 A JPH04302346 A JP H04302346A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- interrupt
- module
- register
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は複数のプロセッサと割込
みを発生する複数の入出力機器が共有バスを介して結合
されたマルチプロセッサシステムに関し、特に、割込み
処理を行うプロセッサの特定を高速化する技術に関する
。
みを発生する複数の入出力機器が共有バスを介して結合
されたマルチプロセッサシステムに関し、特に、割込み
処理を行うプロセッサの特定を高速化する技術に関する
。
【０００２】
【従来の技術】複数のプロセッサを有するマルチプロセ
ッサシステムにおいては、入出力機器からの割込みが発
生した場合、その割込み処理を行うプロセッサを選択す
る必要がある。
ッサシステムにおいては、入出力機器からの割込みが発
生した場合、その割込み処理を行うプロセッサを選択す
る必要がある。
【０００３】従来、割込み処理を行うプロセッサを選択
するためには、システム内に入出力機器からの割込みを
受付ける専用のプロセッサを配置し、このプロセッサが
割込みを受取った後、各プロセッサの状態をチェックす
ることにより、割込み処理を行うプロセッサを決定して
いた。
するためには、システム内に入出力機器からの割込みを
受付ける専用のプロセッサを配置し、このプロセッサが
割込みを受取った後、各プロセッサの状態をチェックす
ることにより、割込み処理を行うプロセッサを決定して
いた。
【０００４】
【発明が解決しようとする課題】上述した従来の技術は
、入出力機器からの割込みが発生した後、実際の割込み
処理が開始されるまでの間に相当数の時間を必要とし、
パフォーマンスの向上が図れないという問題点があった
。さらには、入出力機器からの割込みを一括して受付け
るプロセッサに故障が発生した場合、割込み処理を行う
ことができなくなり、システムダウンを引き起こすこと
にもなる。本発明はこのような問題点を解消するために
なされたものであり、その目的は、割込み先のプロセッ
サの特定を高速化することにある。
、入出力機器からの割込みが発生した後、実際の割込み
処理が開始されるまでの間に相当数の時間を必要とし、
パフォーマンスの向上が図れないという問題点があった
。さらには、入出力機器からの割込みを一括して受付け
るプロセッサに故障が発生した場合、割込み処理を行う
ことができなくなり、システムダウンを引き起こすこと
にもなる。本発明はこのような問題点を解消するために
なされたものであり、その目的は、割込み先のプロセッ
サの特定を高速化することにある。
【０００５】
【課題を解決するための手段】本発明は、複数のプロセ
ッサモジュールと割込みを発生させる複数の入出力モジ
ュールとが共有バスを介して結合されたマルチプロセッ
サシステムであって、複数のプロセッサモジュールのそ
れぞれは、前記共有バスを介して読み書きすることがで
きる割込みレジスタと、自モジュール内のプロセッサが
割込み受付け可能状態であることを示すフラグがセット
されるフラグレジスタとを有し、一方、前記入出力モジ
ュールのそれぞれは、割込み受付け可能状態にある前記
プロセッサのＩＤ番号がセットされるプロセッサＩＤレ
ジスタを有し、また、割込み受付け可能となったプロセ
ッサが自モジュール内の前記フラグレジスタをセットす
ると、システム内のすべての入出力モジュール内の前記
プロセッサＩＤレジスタに、そのプロセッサのＩＤ番号
が書込まれるようになっており、入出力モジュールから
の割込み要求が発生した場合、その入出力モジュールは
、自己のモジュール内のプロセッサＩＤレジスタを参照
して、割込み先のプロセッサを特定し、その特定された
プロセッサが属するプロセッサモジュール内の前記割込
みレジスタに対して書込みを行い、これにより割込みが
発生することを特徴とする。
ッサモジュールと割込みを発生させる複数の入出力モジ
ュールとが共有バスを介して結合されたマルチプロセッ
サシステムであって、複数のプロセッサモジュールのそ
れぞれは、前記共有バスを介して読み書きすることがで
きる割込みレジスタと、自モジュール内のプロセッサが
割込み受付け可能状態であることを示すフラグがセット
されるフラグレジスタとを有し、一方、前記入出力モジ
ュールのそれぞれは、割込み受付け可能状態にある前記
プロセッサのＩＤ番号がセットされるプロセッサＩＤレ
ジスタを有し、また、割込み受付け可能となったプロセ
ッサが自モジュール内の前記フラグレジスタをセットす
ると、システム内のすべての入出力モジュール内の前記
プロセッサＩＤレジスタに、そのプロセッサのＩＤ番号
が書込まれるようになっており、入出力モジュールから
の割込み要求が発生した場合、その入出力モジュールは
、自己のモジュール内のプロセッサＩＤレジスタを参照
して、割込み先のプロセッサを特定し、その特定された
プロセッサが属するプロセッサモジュール内の前記割込
みレジスタに対して書込みを行い、これにより割込みが
発生することを特徴とする。
【０００６】
【作用】割込み受付け可能となったプロセッサのＩＤ番
号を、予めＩ／Ｏモジュール内のプロセッサＩＤレジス
タに設定しておくことにより、割込みを行うプロセッサ
を簡単に識別できるようになる。また、識別されたプロ
セッサの割込みレジスタに対して直接に割込み要求を伝
達することにより、割込み制御用の特別なプロセッサを
介さずに割込み処理を行える。
号を、予めＩ／Ｏモジュール内のプロセッサＩＤレジス
タに設定しておくことにより、割込みを行うプロセッサ
を簡単に識別できるようになる。また、識別されたプロ
セッサの割込みレジスタに対して直接に割込み要求を伝
達することにより、割込み制御用の特別なプロセッサを
介さずに割込み処理を行える。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のマルチプロセッサシステム
の一実施例の構成を示す図である。Ｎ個のプロセッサモ
ジュールＰＭ１〜ＰＭｎはどれも同一の構成をしており
、それぞれ、プロセッサＡ〜Ｎと、割込みレジスタ１１
ａ〜１１ｎと、フラグレジスタ１０ａ〜１０ｎと、バス
・インタフェース１２ａ〜１２ｎを有している。また、
Ｎ個のＩ／Ｏモジュール（Ｉ／Ｏ・Ｍ１〜Ｉ／Ｏ・Ｍｎ
）は、Ｉ／Ｏ機器１７ａ〜１７ｎと、プロセッサＩＤレ
ジスタ１６ａ〜１６ｎと、バス・インタフェース１５ａ
〜１５ｎを有している。 Ｎ個のプロセッサモジュールＰＭ１〜ＰＭｎとＮ個のＩ
／Ｏモジュール（Ｉ／Ｏ・Ｍ１〜Ｉ／Ｏ・Ｍｎ）とは共
有バス１９を介して接続されている。
て説明する。図１は本発明のマルチプロセッサシステム
の一実施例の構成を示す図である。Ｎ個のプロセッサモ
ジュールＰＭ１〜ＰＭｎはどれも同一の構成をしており
、それぞれ、プロセッサＡ〜Ｎと、割込みレジスタ１１
ａ〜１１ｎと、フラグレジスタ１０ａ〜１０ｎと、バス
・インタフェース１２ａ〜１２ｎを有している。また、
Ｎ個のＩ／Ｏモジュール（Ｉ／Ｏ・Ｍ１〜Ｉ／Ｏ・Ｍｎ
）は、Ｉ／Ｏ機器１７ａ〜１７ｎと、プロセッサＩＤレ
ジスタ１６ａ〜１６ｎと、バス・インタフェース１５ａ
〜１５ｎを有している。 Ｎ個のプロセッサモジュールＰＭ１〜ＰＭｎとＮ個のＩ
／Ｏモジュール（Ｉ／Ｏ・Ｍ１〜Ｉ／Ｏ・Ｍｎ）とは共
有バス１９を介して接続されている。
【０００８】双方のモジュール内のバス・インタフェー
ス（１１，１５）は、自モジュールのプロセッサＡ〜Ｎ
，およびＩ／Ｏ機器１７ａ〜１７ｎからの様々な要求を
認識し、共有バス１９上のデータ転送プロトコルに変換
するとともに、他のモジュールからのバスサイクルを監
視し、自己のプロセッサＡ〜ＮおよびＩ／Ｏ機器１７ａ
〜１７ｎに伝える機能をもつ。
ス（１１，１５）は、自モジュールのプロセッサＡ〜Ｎ
，およびＩ／Ｏ機器１７ａ〜１７ｎからの様々な要求を
認識し、共有バス１９上のデータ転送プロトコルに変換
するとともに、他のモジュールからのバスサイクルを監
視し、自己のプロセッサＡ〜ＮおよびＩ／Ｏ機器１７ａ
〜１７ｎに伝える機能をもつ。
【０００９】プロセッサモジュールＰＭ１〜ＰＭｎ内の
割込みレジスタ１１ａ〜１１ｎは、共有バス１９を介し
て読み書きすることができるレジスタであり、このレジ
スタに特定の値をセットすることによって、同一モジュ
ール内のプロセッサＡ〜Ｎに対して割込みを発生させる
ことができる。また、フラグレジスタ１０ａ〜１０ｎは
、同一モジュール内のプロセッサＡ〜Ｎが割込み受付け
可能な状態になったときにセットされるフラグを保持す
る。このフラグがセットされたとき、バス・インタフェ
ース１２ａ〜１２ｎによって、システム内のすべてのＩ
／Ｏモジュール内のプロセッサＩＤレジスタ１６ａ〜１
６ｎに対して自己のプロセッサのＩＤ番号（例えば、Ａ
〜Ｎ）の書込みが行われる。Ｉ／Ｏモジュール内のプロ
セッサＩＤレジスタ１６ａ〜１６ｎは割込みを受付ける
ことができるプロセッサのＩＤ番号がセットされるレジ
スタであり、Ｉ／Ｏ機器１７ａ〜１７ｎからの割込み要
求がＩ／Ｏモジュール内に発生した場合、バス・インタ
フェース１５ａ〜１５ｎは、自モジュール内のプロセッ
サＩＤレジスタ１６ａ〜１６ｎを参照することにより、
割込みを行うべきプロセッサを特定し、そのプロセッサ
が属するプロセッサモジュール内の割込みレジスタ１１
ａ〜１１ｎに対して書込みを行う。プロセッサＩＤレジ
スタ１６ａ〜１６ｎを参照した場合に割込み可能なプロ
セッサが複数ある場合は、例えば、自モジュールの番号
に一番近いプロセッサを選択する等、所定の優先順位に
したがって一つのプロセッサを選択する。
割込みレジスタ１１ａ〜１１ｎは、共有バス１９を介し
て読み書きすることができるレジスタであり、このレジ
スタに特定の値をセットすることによって、同一モジュ
ール内のプロセッサＡ〜Ｎに対して割込みを発生させる
ことができる。また、フラグレジスタ１０ａ〜１０ｎは
、同一モジュール内のプロセッサＡ〜Ｎが割込み受付け
可能な状態になったときにセットされるフラグを保持す
る。このフラグがセットされたとき、バス・インタフェ
ース１２ａ〜１２ｎによって、システム内のすべてのＩ
／Ｏモジュール内のプロセッサＩＤレジスタ１６ａ〜１
６ｎに対して自己のプロセッサのＩＤ番号（例えば、Ａ
〜Ｎ）の書込みが行われる。Ｉ／Ｏモジュール内のプロ
セッサＩＤレジスタ１６ａ〜１６ｎは割込みを受付ける
ことができるプロセッサのＩＤ番号がセットされるレジ
スタであり、Ｉ／Ｏ機器１７ａ〜１７ｎからの割込み要
求がＩ／Ｏモジュール内に発生した場合、バス・インタ
フェース１５ａ〜１５ｎは、自モジュール内のプロセッ
サＩＤレジスタ１６ａ〜１６ｎを参照することにより、
割込みを行うべきプロセッサを特定し、そのプロセッサ
が属するプロセッサモジュール内の割込みレジスタ１１
ａ〜１１ｎに対して書込みを行う。プロセッサＩＤレジ
スタ１６ａ〜１６ｎを参照した場合に割込み可能なプロ
セッサが複数ある場合は、例えば、自モジュールの番号
に一番近いプロセッサを選択する等、所定の優先順位に
したがって一つのプロセッサを選択する。
【００１０】次に、本実施例の具体的動作を図２を用い
て説明する。まず、Ｉ／Ｏ機器１７ａ〜１７ｎからの割
込みを受付けられる状態になったプロセッサＡ〜Ｎは、
その割込みを許可するために、自己のモジュール内のフ
ラグレジスタ１０ａ〜１０ｎをセットする（ステップ２
０）。すると、バス・インタフェース１２ａ〜１２ｎは
、フラグレジスタ１０ａ〜１０ｎがセットされたことを
認識し、共有バス１９のマスタ権を獲得し、システム内
のすべてのＩ／ＯモジュールのプロセッサＩＤレジスタ
１６ａ〜１６ｎに対して自己のプロセッサのＩＤ番号を
書込む（ステップ２１）。
て説明する。まず、Ｉ／Ｏ機器１７ａ〜１７ｎからの割
込みを受付けられる状態になったプロセッサＡ〜Ｎは、
その割込みを許可するために、自己のモジュール内のフ
ラグレジスタ１０ａ〜１０ｎをセットする（ステップ２
０）。すると、バス・インタフェース１２ａ〜１２ｎは
、フラグレジスタ１０ａ〜１０ｎがセットされたことを
認識し、共有バス１９のマスタ権を獲得し、システム内
のすべてのＩ／ＯモジュールのプロセッサＩＤレジスタ
１６ａ〜１６ｎに対して自己のプロセッサのＩＤ番号を
書込む（ステップ２１）。
【００１１】この状態で、Ｉ／Ｏ機器１７ａ〜１７ｎか
ら割込み要求が発生した場合（ステップ２２）、Ｉ／Ｏ
モジュール内のバス・インタフェース１５ａ〜１５ｎは
これを認識し、自己のモジュール内のプロセッサＩＤレ
ジスタ１６ａ〜１６ｎを参照することによって割込み先
のプロセッサを特定する（ステップ２３）。次に、特定
されたプロセッサが属するモジュール内の割込みレジス
タ１１ａ〜１１ｎ に対する書込みを行い、割込みレジ
スタをセットする（ステップ２４）。これにより、その
モジュール内のプロセッサに対する割込みが発生する（
ステップ２５）。
ら割込み要求が発生した場合（ステップ２２）、Ｉ／Ｏ
モジュール内のバス・インタフェース１５ａ〜１５ｎは
これを認識し、自己のモジュール内のプロセッサＩＤレ
ジスタ１６ａ〜１６ｎを参照することによって割込み先
のプロセッサを特定する（ステップ２３）。次に、特定
されたプロセッサが属するモジュール内の割込みレジス
タ１１ａ〜１１ｎ に対する書込みを行い、割込みレジ
スタをセットする（ステップ２４）。これにより、その
モジュール内のプロセッサに対する割込みが発生する（
ステップ２５）。
【００１２】
【発明の効果】以上説明したように本発明は、割込み受
付け可能となったプロセッサのＩＤ番号を予めＩ／Ｏモ
ジュール内のプロセッサＩＤレジスタに設定しておくこ
とによって割込みプロセッサを識別し、識別されたプロ
セッサに対して直接に割込み要求を伝達することによっ
て特別な割込み制御用のプロセッサを介さずに割込み処
理用のプロセッサを選択することができる効果がある。 このため、割込み処理用のプロセッサを即座に決定する
ことができ、従来、割込み処理プロセッサの決定に要し
ていた時間を節約できるようになった。
付け可能となったプロセッサのＩＤ番号を予めＩ／Ｏモ
ジュール内のプロセッサＩＤレジスタに設定しておくこ
とによって割込みプロセッサを識別し、識別されたプロ
セッサに対して直接に割込み要求を伝達することによっ
て特別な割込み制御用のプロセッサを介さずに割込み処
理用のプロセッサを選択することができる効果がある。 このため、割込み処理用のプロセッサを即座に決定する
ことができ、従来、割込み処理プロセッサの決定に要し
ていた時間を節約できるようになった。
【図１】本発明のマルチプロセッサシステムの一実施例
の構成を示す図である。
の構成を示す図である。
【図２】図１の実施例の具体的動作を説明するためのフ
ローチャートである。
ローチャートである。
１０ａ〜１０ｎ フラグレジスタ
１１ａ〜１１ｎ 割込みレジスタ
１２ａ〜１２ｎ バス・インタフェース１５ａ〜１５
ｎ バス・インタフェース１６ａ〜１６ｎ プロセ
ッサ・ＩＤレジスタ１７ａ〜１７ｎ Ｉ／Ｏ機器 １９ 共有バス
ｎ バス・インタフェース１６ａ〜１６ｎ プロセ
ッサ・ＩＤレジスタ１７ａ〜１７ｎ Ｉ／Ｏ機器 １９ 共有バス
Claims (1)
- 【請求項１】 複数のプロセッサモジュール（ＰＭ１
〜ＰＭｎ）と割込みを発生させる複数の入出力モジュー
ル（Ｉ／Ｏ・Ｍ１〜Ｉ／Ｏ・Ｍｎ）とが共有バス（１９
） を介して結合されたマルチプロセッサシステムであ
って、複数のプロセッサモジュール（ＰＭ１〜ＰＭｎ）
のそれぞれは、前記共有バス（１９） を介して読み書
きすることができる割込みレジスタ（１１） と、自モ
ジュール内のプロセッサ（Ａ〜Ｎ）が割込み受付け可能
状態であることを示すフラグがセットされるフラグレジ
スタ（１０） とを有し、一方、前記入出力モジュール
（Ｉ／Ｏ・Ｍ１〜Ｉ／Ｏ・Ｍｎ）のそれぞれは、割込み
受付け可能状態にある前記プロセッサのＩＤ番号がセッ
トされるプロセッサＩＤレジスタ（１６） を有し、ま
た、割込み受付け可能となったプロセッサ（Ａ〜Ｎ）が
自モジュール内の前記フラグレジスタ（１０） をセッ
トすると、システム内のすべての入出力モジュール内の
前記プロセッサＩＤレジスタ（１６） に、そのプロセ
ッサのＩＤ番号が書込まれるようになっており、入出力
モジュール（Ｉ／Ｏ・Ｍ１〜Ｉ／Ｏ・Ｍｎ）からの割込
み要求が発生した場合、その入出力モジュールは、自己
のモジュール内のプロセッサＩＤレジスタ（１６） を
参照して、割込み先のプロセッサ（Ａ〜Ｎ）を特定し、
その特定されたプロセッサが属するプロセッサモジュー
ル内の前記割込みレジスタ（１１） に対して書込みを
行い、これにより割込みが発生することを特徴とするマ
ルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6723191A JPH04302346A (ja) | 1991-03-29 | 1991-03-29 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6723191A JPH04302346A (ja) | 1991-03-29 | 1991-03-29 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302346A true JPH04302346A (ja) | 1992-10-26 |
Family
ID=13338939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6723191A Pending JPH04302346A (ja) | 1991-03-29 | 1991-03-29 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302346A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0981402A (ja) * | 1995-09-13 | 1997-03-28 | Kofu Nippon Denki Kk | マルチプロセッサシステム |
| US9123672B2 (en) | 2000-12-14 | 2015-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1991
- 1991-03-29 JP JP6723191A patent/JPH04302346A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0981402A (ja) * | 1995-09-13 | 1997-03-28 | Kofu Nippon Denki Kk | マルチプロセッサシステム |
| US9123672B2 (en) | 2000-12-14 | 2015-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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