JP3417448B2 - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JP3417448B2 JP3417448B2 JP33785996A JP33785996A JP3417448B2 JP 3417448 B2 JP3417448 B2 JP 3417448B2 JP 33785996 A JP33785996 A JP 33785996A JP 33785996 A JP33785996 A JP 33785996A JP 3417448 B2 JP3417448 B2 JP 3417448B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- asynchronous signal
- bus
- line
- processing system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理システム
に関し、より具体的には、非同期信号を処理するための
制御装置が改善された情報処理システムに関する。
に関し、より具体的には、非同期信号を処理するための
制御装置が改善された情報処理システムに関する。
【０００２】
【従来の技術】先行技術では、情報処理システム内のプ
ロセッサ（複数も可）の割込みを必要とする入出力装置
など、多数の潜在的な割込み発生源からの割込みを処理
するための技法が数多くある。しかし、電源状態インジ
ケータ、ファン状態インジケータ、温度状態インジケー
タ、アダプタ・カード存在インジケータなど、その他の
タイプの非同期信号を処理するための効率のよい技法は
あまり多くない。また、ここでは特定しないが、本発明
によって効率よく処理可能な非同期信号がこれ以外にも
存在することに留意されたい。
ロセッサ（複数も可）の割込みを必要とする入出力装置
など、多数の潜在的な割込み発生源からの割込みを処理
するための技法が数多くある。しかし、電源状態インジ
ケータ、ファン状態インジケータ、温度状態インジケー
タ、アダプタ・カード存在インジケータなど、その他の
タイプの非同期信号を処理するための効率のよい技法は
あまり多くない。また、ここでは特定しないが、本発明
によって効率よく処理可能な非同期信号がこれ以外にも
存在することに留意されたい。
【０００３】各割込み発生源から割込み制御装置への線
を備えた中央割込み制御装置を設けることは、先行技術
では一般的なことである。入出力がネットワークによっ
てプロセッサに接続可能で、そのプロセッサまたは割込
み制御装置からある程度離れたところにある可能性のあ
る多くの分散システムでは、さらに効率よく非同期一時
信号を処理する方法が必要である。
を備えた中央割込み制御装置を設けることは、先行技術
では一般的なことである。入出力がネットワークによっ
てプロセッサに接続可能で、そのプロセッサまたは割込
み制御装置からある程度離れたところにある可能性のあ
る多くの分散システムでは、さらに効率よく非同期一時
信号を処理する方法が必要である。
【０００４】
【発明が解決しようとする課題】したがって、本発明の
一目的は、各非同期信号発生源と中央非同期信号制御装
置との間に専用線を設ける必要がなく、分散情報処理シ
ステムで非同期信号を効率よく処理することにある。
一目的は、各非同期信号発生源と中央非同期信号制御装
置との間に専用線を設ける必要がなく、分散情報処理シ
ステムで非同期信号を効率よく処理することにある。
【０００５】
【課題を解決するための手段】したがって、情報処理シ
ステムは、１つまたは複数のプロセッサと、プロセッサ
同士を接続するシステム・バスまたはネットワークと、
システム・バスまたはネットワークに接続されたメモリ
・システムと、システム・バスに接続された非同期信号
制御装置と、システム・バスまたは制御装置に接続され
た１つまたは複数の入出力ブリッジと、入出力ブリッジ
に接続された入出力バスと、入出力バスに接続された１
つまたは複数の装置であって、追加の装置が第２の入出
力バスに接続可能なもう１つの入出力バス間ブリッジを
おそらく含み、第１またはホスト・ブリッジがレジスタ
を有する遠隔非同期信号制御論理装置を含み、レジスタ
内の各位置への入力がホスト・ブリッジより後段の非同
期信号発生源からのものであるような１つまたは複数の
装置と、シャドウ・レジスタ・アドレス・バッファとを
含み、いずれも、任意のレジスタ位置での変化がサンプ
ル回路によって検出されたときに、周知の直接メモリ・
アクセス（ＤＭＡ）技法などのプロセッサ・バイパス技
法によりレジスタの内容全体がシャドウ・レジスタ・ア
ドレス・バッファ内に示されたシャドウ・レジスタに送
られるように、レジスタの出力に接続されたサンプル回
路の制御下にある。
ステムは、１つまたは複数のプロセッサと、プロセッサ
同士を接続するシステム・バスまたはネットワークと、
システム・バスまたはネットワークに接続されたメモリ
・システムと、システム・バスに接続された非同期信号
制御装置と、システム・バスまたは制御装置に接続され
た１つまたは複数の入出力ブリッジと、入出力ブリッジ
に接続された入出力バスと、入出力バスに接続された１
つまたは複数の装置であって、追加の装置が第２の入出
力バスに接続可能なもう１つの入出力バス間ブリッジを
おそらく含み、第１またはホスト・ブリッジがレジスタ
を有する遠隔非同期信号制御論理装置を含み、レジスタ
内の各位置への入力がホスト・ブリッジより後段の非同
期信号発生源からのものであるような１つまたは複数の
装置と、シャドウ・レジスタ・アドレス・バッファとを
含み、いずれも、任意のレジスタ位置での変化がサンプ
ル回路によって検出されたときに、周知の直接メモリ・
アクセス（ＤＭＡ）技法などのプロセッサ・バイパス技
法によりレジスタの内容全体がシャドウ・レジスタ・ア
ドレス・バッファ内に示されたシャドウ・レジスタに送
られるように、レジスタの出力に接続されたサンプル回
路の制御下にある。
【０００６】本発明の特徴は、要求の発生から適切なプ
ロセッサへの要求の提示までの待ち時間が最小限になる
ように非同期信号制御装置内のシャドウ・レジスタに遠
隔線レジスタの内容を伝送するために直接メモリ・アク
セスなどのプロセッサ・バイパス技法を使用する機構に
よって、多数の装置を有する大規模システム内の非同期
信号発生源が容易かつ効率よく処理できることである。
ロセッサへの要求の提示までの待ち時間が最小限になる
ように非同期信号制御装置内のシャドウ・レジスタに遠
隔線レジスタの内容を伝送するために直接メモリ・アク
セスなどのプロセッサ・バイパス技法を使用する機構に
よって、多数の装置を有する大規模システム内の非同期
信号発生源が容易かつ効率よく処理できることである。
【０００７】上記以外の本発明の特徴および利点は、添
付図面に関連して以下に示す本発明の好ましい実施例の
詳細な説明において明らかになるだろう。
付図面に関連して以下に示す本発明の好ましい実施例の
詳細な説明において明らかになるだろう。
【０００８】
【発明の実施の形態】次に図１を参照して、本発明を実
施する情報処理システムについて説明する。
施する情報処理システムについて説明する。
【０００９】情報処理システム１００は、複数のプロセ
ッサ１０２と、メモリ・システム１０４と、経路指定論
理回路を含むシステム・バスまたはネットワーク１０６
と、入出力装置などの割込み発生源またはその他の非同
期信号発生源から割込み要求を受け取り、適切なプロセ
ッサ１０２に要求を向ける割込み制御装置１０８とを含
む。また、システム・バスまたはネットワーク１０６に
は、１つまたは複数のホスト・ブリッジ１１６、１１８
も接続されている。このホスト・ブリッジは、システム
・バス１０６と、ＰＣＩバス１２０、１２２などの入出
力バスとの間を橋渡しするものである。ＰＣＩバス１２
０および１２２には、１２８、１３０、１４２、１４４
などの複数の装置をそれぞれ接続することができる。ま
た、ＰＣＩバス１２０および１２２には、遠隔割込み制
御装置１２４および１２６もそれぞれ接続されている。
ッサ１０２と、メモリ・システム１０４と、経路指定論
理回路を含むシステム・バスまたはネットワーク１０６
と、入出力装置などの割込み発生源またはその他の非同
期信号発生源から割込み要求を受け取り、適切なプロセ
ッサ１０２に要求を向ける割込み制御装置１０８とを含
む。また、システム・バスまたはネットワーク１０６に
は、１つまたは複数のホスト・ブリッジ１１６、１１８
も接続されている。このホスト・ブリッジは、システム
・バス１０６と、ＰＣＩバス１２０、１２２などの入出
力バスとの間を橋渡しするものである。ＰＣＩバス１２
０および１２２には、１２８、１３０、１４２、１４４
などの複数の装置をそれぞれ接続することができる。ま
た、ＰＣＩバス１２０および１２２には、遠隔割込み制
御装置１２４および１２６もそれぞれ接続されている。
【００１０】遠隔割込み制御装置１２４および１２６
は、それぞれ、ホスト・ブリッジ１１６および１１８内
に容易に含めることができることに留意されたい。
は、それぞれ、ホスト・ブリッジ１１６および１１８内
に容易に含めることができることに留意されたい。
【００１１】ＰＣＩバス１２０には、ＩＳＡバス１３４
とシステムとの接続を可能にするためにＰＣＩ／ＩＳＡ
間ブリッジ１３２も接続されている。ＩＳＡバス１３４
には装置１３６および１３８が接続されている。ＩＳＡ
バス１３４には、装置１４０も接続されている。装置１
４０は、Ｉｎｔｅｌ８２５９集積回路によって実現する
ことができる。それぞれの装置１２８、１３０、１３
６、１３８、１４２、１４４は、割込み線レジスタ１４
８または割込み線レジスタ１５０のいずれかの入力に接
続された割込み線を１本ずつ備えている。
とシステムとの接続を可能にするためにＰＣＩ／ＩＳＡ
間ブリッジ１３２も接続されている。ＩＳＡバス１３４
には装置１３６および１３８が接続されている。ＩＳＡ
バス１３４には、装置１４０も接続されている。装置１
４０は、Ｉｎｔｅｌ８２５９集積回路によって実現する
ことができる。それぞれの装置１２８、１３０、１３
６、１３８、１４２、１４４は、割込み線レジスタ１４
８または割込み線レジスタ１５０のいずれかの入力に接
続された割込み線を１本ずつ備えている。
【００１２】次に図２および図３を参照して、本発明の
好ましい実施例による割込み処理機構についてより詳細
に説明する。
好ましい実施例による割込み処理機構についてより詳細
に説明する。
【００１３】様々な割込み発生源１２８、１３０、１３
６、または１３８から遠隔割込み制御装置１２４内の割
込み線レジスタ１４８に入力される割込み線は、レジス
タ・ビット変化検出回路１５２によって監視される。割
込み線レジスタ１４８内のいずれかのビットが変化する
と、割込みシャドウ・レジスタ・アドレス・バッファ１
４６内のアドレスによって識別された割込み制御装置１
０８内の割込みシャドウ・レジスタに割込み線レジスタ
１４８の内容がＤＭＡ転送によって伝送される。
６、または１３８から遠隔割込み制御装置１２４内の割
込み線レジスタ１４８に入力される割込み線は、レジス
タ・ビット変化検出回路１５２によって監視される。割
込み線レジスタ１４８内のいずれかのビットが変化する
と、割込みシャドウ・レジスタ・アドレス・バッファ１
４６内のアドレスによって識別された割込み制御装置１
０８内の割込みシャドウ・レジスタに割込み線レジスタ
１４８の内容がＤＭＡ転送によって伝送される。
【００１４】割込みシャドウ・レジスタ・アドレス・バ
ッファ１４６内のアドレスに応じて割込み線レジスタ１
４８の内容を割込みシャドウ・レジスタ１１２または１
１４に転送する機構は、当技術分野では周知の直接メモ
リ・アクセス（ＤＭＡ）プロセスによって処理される。
ＤＭＡは、プロセッサの介入なしに情報処理システム内
のユニット間で転送する場合に広く使用されている。
ッファ１４６内のアドレスに応じて割込み線レジスタ１
４８の内容を割込みシャドウ・レジスタ１１２または１
１４に転送する機構は、当技術分野では周知の直接メモ
リ・アクセス（ＤＭＡ）プロセスによって処理される。
ＤＭＡは、プロセッサの介入なしに情報処理システム内
のユニット間で転送する場合に広く使用されている。
【００１５】割込み制御装置１０８内の割込みシャドウ
・レジスタ１１２および１１４の出力は割込み制御装置
論理回路１１０に接続され、この論理回路は、装置１２
８などの特定の装置に関連して発生した割込みのビット
位置を判定し、装置１２８などからの割込みを表す割込
み要求をプロセッサ１０２の１つに送る。割込み制御装
置論理回路１１０の割込み線出力は、装置１２８などの
入出力装置からのソース割込み線をシャドウ化する。
・レジスタ１１２および１１４の出力は割込み制御装置
論理回路１１０に接続され、この論理回路は、装置１２
８などの特定の装置に関連して発生した割込みのビット
位置を判定し、装置１２８などからの割込みを表す割込
み要求をプロセッサ１０２の１つに送る。割込み制御装
置論理回路１１０の割込み線出力は、装置１２８などの
入出力装置からのソース割込み線をシャドウ化する。
【００１６】割込み線レジスタ１４８または割込みシャ
ドウ・レジスタ１１２および１１４内のビット位置の数
は、割込み発生源と見なすことができる装置の数に基づ
いている。実際のレジスタ・サイズは、割込み発生源と
見なすことができる１６〜３２個の装置を表す１６また
は３２ビットであると思われる。
ドウ・レジスタ１１２および１１４内のビット位置の数
は、割込み発生源と見なすことができる装置の数に基づ
いている。実際のレジスタ・サイズは、割込み発生源と
見なすことができる１６〜３２個の装置を表す１６また
は３２ビットであると思われる。
【００１７】システムの処理サイクルに比べて割込み活
動が低くなっている場合、遠隔割込み制御装置と中央割
込み制御装置を情報処理システムに含めることにより、
既存のシステム上ですべての割込み発生源からの割込み
を効率よく処理することができる。
動が低くなっている場合、遠隔割込み制御装置と中央割
込み制御装置を情報処理システムに含めることにより、
既存のシステム上ですべての割込み発生源からの割込み
を効率よく処理することができる。
【００１８】一般にプロセッサ・クロック・サイクルは
２０ナノ秒未満であり、非同期信号の発生頻度は毎秒１
０００回未満なので、このような非同期信号がシステム
・パフォーマンスの著しい低下を表すことはない。した
がって、本発明による非同期信号制御機構により、費用
効果が高く実用的な解決策が得られる。
２０ナノ秒未満であり、非同期信号の発生頻度は毎秒１
０００回未満なので、このような非同期信号がシステム
・パフォーマンスの著しい低下を表すことはない。した
がって、本発明による非同期信号制御機構により、費用
効果が高く実用的な解決策が得られる。
【００１９】本発明により情報処理システムに含まれる
個々の構成要素は、当技術分野では周知であり、多くの
場合、市販されているものなので、このような構成要素
については詳しく説明しない。
個々の構成要素は、当技術分野では周知であり、多くの
場合、市販されているものなので、このような構成要素
については詳しく説明しない。
【００２０】例示のために本発明の特定の実施例につい
て説明してきたが、本発明の精神または範囲を逸脱せず
に様々な変更が可能であることに留意されたい。
て説明してきたが、本発明の精神または範囲を逸脱せず
に様々な変更が可能であることに留意されたい。
【００２１】したがって、本発明の範囲は、特許請求の
範囲およびそれと同等のもののみに制限されるものであ
る。
範囲およびそれと同等のもののみに制限されるものであ
る。
【００２２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２３】（１）１つまたは複数のプロセッサと、１
つまたは複数のプロセッサに接続されたシステム・バス
と、システム・バスに接続されたメモリ・システムと、
システム・バスに接続された第１の非同期信号制御装置
と、システム・バスに接続された１つまたは複数の入出
力ブリッジと、各入出力ブリッジに接続され、第１のプ
ロトコルで動作する第１の入出力バスと、各入出力バス
に接続された１つまたは複数の装置と、入出力バスの１
つに接続され、非同期信号発生源からの要求を検出し、
プロセッサ・バイパス伝送を使用して第１の非同期信号
制御装置に要求を伝送するための第２の非同期信号制御
装置とを含むことを特徴とする、情報処理システム。 （２）１つまたは複数の入出力バス間ブリッジと、第２
の入出力バスに接続された１つまたは複数の装置とをさ
らに含むことを特徴とする、上記（１）に記載の情報処
理システム。 （３）前記第２の入出力バスが第２のプロトコルで動作
することを特徴とする、上記（２）に記載の情報処理シ
ステム。 （４）前記第２の非同期信号制御装置が、潜在的な非同
期信号発生源である各装置ごとにビット位置を１つずつ
有する線レジスタと、シャドウ・レジスタ・アドレス・
バッファと、線レジスタの出力に接続されたサンプル回
路であって、いずれかのレジスタ・ビット位置の変化が
サンプル回路によって検出されたときにプロセッサ・バ
イパス伝送によりシャドウ・レジスタ・アドレス・バッ
ファ内に示されたシャドウ・レジスタに線レジスタの内
容が伝送されるようなサンプル回路とをさらに含むこと
を特徴とする、上記（１）に記載の情報処理システム。 （５）前記プロセッサ・バイパス伝送が直接メモリ・ア
クセス手段によって実施されることを特徴とする、上記
（４）に記載の情報処理システム。 （６）非同期信号線の状態が変化したときに線バッファ
の内容の伝送先になる第１の非同期信号制御装置内のシ
ャドウ・レジスタのアドレスが、シャドウ・アドレス・
バッファによって格納されることを特徴とする、上記
（４）に記載の情報処理システム。 （７）前記第１の非同期信号制御装置が、潜在的な非同
期信号発生源である各装置ごとにそれぞれがビット位置
を１つずつ有する、１つまたは複数のシャドウ割込み線
レジスタと、検出された要求を１つまたは複数のプロセ
ッサのうちの１つに向けるための制御論理回路とをさら
に含むことを特徴とする、上記（１）に記載の情報処理
システム。 （８）潜在的な非同期信号発生源である各装置ごとにそ
れぞれがビット位置を１つずつ有する、１つまたは複数
のシャドウ線レジスタと、検出された要求を１つまたは
複数のプロセッサのうちの１つに向けるための制御論理
回路とを含むことを特徴とする、非同期信号制御装置。 （９）潜在的な非同期信号発生源である各装置ごとにビ
ット位置を１つずつ有する線レジスタと、シャドウ・レ
ジスタ・アドレス・バッファと、線レジスタの出力に接
続されたサンプル回路であって、いずれかのレジスタ・
ビット位置の変化がサンプル回路によって検出されたと
きにプロセッサ・バイパス伝送によりシャドウ・レジス
タ・アドレス・バッファ内に示されたシャドウ・レジス
タに線レジスタの内容が伝送されるようなサンプル回路
とを含むことを特徴とする、遠隔割込み制御装置。
つまたは複数のプロセッサに接続されたシステム・バス
と、システム・バスに接続されたメモリ・システムと、
システム・バスに接続された第１の非同期信号制御装置
と、システム・バスに接続された１つまたは複数の入出
力ブリッジと、各入出力ブリッジに接続され、第１のプ
ロトコルで動作する第１の入出力バスと、各入出力バス
に接続された１つまたは複数の装置と、入出力バスの１
つに接続され、非同期信号発生源からの要求を検出し、
プロセッサ・バイパス伝送を使用して第１の非同期信号
制御装置に要求を伝送するための第２の非同期信号制御
装置とを含むことを特徴とする、情報処理システム。 （２）１つまたは複数の入出力バス間ブリッジと、第２
の入出力バスに接続された１つまたは複数の装置とをさ
らに含むことを特徴とする、上記（１）に記載の情報処
理システム。 （３）前記第２の入出力バスが第２のプロトコルで動作
することを特徴とする、上記（２）に記載の情報処理シ
ステム。 （４）前記第２の非同期信号制御装置が、潜在的な非同
期信号発生源である各装置ごとにビット位置を１つずつ
有する線レジスタと、シャドウ・レジスタ・アドレス・
バッファと、線レジスタの出力に接続されたサンプル回
路であって、いずれかのレジスタ・ビット位置の変化が
サンプル回路によって検出されたときにプロセッサ・バ
イパス伝送によりシャドウ・レジスタ・アドレス・バッ
ファ内に示されたシャドウ・レジスタに線レジスタの内
容が伝送されるようなサンプル回路とをさらに含むこと
を特徴とする、上記（１）に記載の情報処理システム。 （５）前記プロセッサ・バイパス伝送が直接メモリ・ア
クセス手段によって実施されることを特徴とする、上記
（４）に記載の情報処理システム。 （６）非同期信号線の状態が変化したときに線バッファ
の内容の伝送先になる第１の非同期信号制御装置内のシ
ャドウ・レジスタのアドレスが、シャドウ・アドレス・
バッファによって格納されることを特徴とする、上記
（４）に記載の情報処理システム。 （７）前記第１の非同期信号制御装置が、潜在的な非同
期信号発生源である各装置ごとにそれぞれがビット位置
を１つずつ有する、１つまたは複数のシャドウ割込み線
レジスタと、検出された要求を１つまたは複数のプロセ
ッサのうちの１つに向けるための制御論理回路とをさら
に含むことを特徴とする、上記（１）に記載の情報処理
システム。 （８）潜在的な非同期信号発生源である各装置ごとにそ
れぞれがビット位置を１つずつ有する、１つまたは複数
のシャドウ線レジスタと、検出された要求を１つまたは
複数のプロセッサのうちの１つに向けるための制御論理
回路とを含むことを特徴とする、非同期信号制御装置。 （９）潜在的な非同期信号発生源である各装置ごとにビ
ット位置を１つずつ有する線レジスタと、シャドウ・レ
ジスタ・アドレス・バッファと、線レジスタの出力に接
続されたサンプル回路であって、いずれかのレジスタ・
ビット位置の変化がサンプル回路によって検出されたと
きにプロセッサ・バイパス伝送によりシャドウ・レジス
タ・アドレス・バッファ内に示されたシャドウ・レジス
タに線レジスタの内容が伝送されるようなサンプル回路
とを含むことを特徴とする、遠隔割込み制御装置。
【図１】本発明による情報処理システムのブロック図で
ある。
ある。
【図２】本発明による非同期信号制御装置のブロック図
である。
である。
【図３】本発明による遠隔非同期信号制御装置のブロッ
ク図である。
ク図である。
１００ 情報処理システム
１０２ プロセッサ
１０４ メモリ・システム
１０６ システム・バスまたはネットワーク
１０８ 割込み制御装置
１１６ ホスト・ブリッジ
１１８ ホスト・ブリッジ
１２０ ＰＣＩバス
１２２ ＰＣＩバス
１２４ 遠隔割込み制御装置
１２６ 遠隔割込み制御装置
１２８ 装置
１３０ 装置
１３２ ＰＣＩ／ＩＳＡ間ブリッジ
１３４ ＩＳＡバス
１３６ 装置
１３８ 装置
１４０ 装置
１４２ 装置
１４４ 装置
１４８ 割込み線レジスタ
１５０ 割込み線レジスタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジョー・クリストファー・セント＝クレ
ア
アメリカ合衆国78681 テキサス州ラウ
ンド・ロック ヴァレー・ヴュー・コー
ヴ 2603
(72)発明者 スティーヴン・マーク・ターバー
アメリカ合衆国78717 テキサス州オー
スチン イーフリアム・ロード 8308
(56)参考文献 特開 平２−230356（ＪＰ，Ａ)
特開 平１−217659（ＪＰ，Ａ)
特開 昭62−37760（ＪＰ，Ａ)
特開 昭62−105257（ＪＰ，Ａ)
特開 平２−79128（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/24 310
G06F 9/46
ＥＵＲＯＰＡＴ（ＱＵＥＳＴＥＬ)
ＷＰＩ（ＤＩＡＬＯＧ)
Claims (7)
- 【請求項１】（Ａ）１つまたは複数のプロセッサと、 （Ｂ）１つまたは複数のプロセッサに接続されたシステ
ム・バスと、 （Ｃ）システム・バスに接続されたメモリ・システム
と、 （Ｄ）システム・バスに接続された第１の非同期信号制
御装置と、 （Ｅ）システム・バスに接続された１つまたは複数の入
出力ブリッジと、 （Ｆ）各入出力ブリッジに接続され、第１のプロトコル
で動作する第１の入出力バスと、 （Ｇ）各入出力バスに接続された１つまたは複数の装置
と、 （Ｈ）入出力バスの１つに接続され、非同期信号発生源
からの要求を検出し、プロセッサ・バイパス伝送を使用
して第１の非同期信号制御装置に要求を伝送するための
第２の非同期信号制御装置と、を含み、 前記第２の非同期信号制御装置が、 （ａ）潜在的な非同期信号発生源である各装置ごとにビ
ット位置を１つずつ有する線レジスタと、 （ｂ）シャドウ・レジスタ・アドレス・バッファと、 （ｃ）線レジスタの出力に接続されたサンプル回路であ
って、いずれかのレジスタ・ビット位置の変化がサンプ
ル回路によって検出されたときにプロセッサ・バイパス
伝送によりシャドウ・レジスタ・アドレス・バッファ内
に示されたシャドウ・レジスタに線レジスタの内容が伝
送されるようなサンプル回路と、をさらに含むことを特
徴とする、情報処理システム。 - 【請求項２】１つまたは複数の入出力バス間ブリッジ
と、 第２の入出力バスに接続された１つまたは複数の装置と
をさらに含むことを特徴とする、請求項１に記載の情報
処理システム。 - 【請求項３】前記第２の入出力バスが第２のプロトコル
で動作することを特徴とする、請求項２に記載の情報処
理システム。 - 【請求項４】前記プロセッサ・バイパス伝送が直接メモ
リ・アクセス手段によって実施されることを特徴とす
る、請求項１に記載の情報処理システム。 - 【請求項５】非同期信号線の状態が変化したときに線バ
ッファの内容の伝送先になる第１の非同期信号制御装置
内のシャドウ・レジスタのアドレスが、シャドウ・アド
レス・バッファによって格納されることを特徴とする、
請求項１に記載の情報処理システム。 - 【請求項６】前記第１の非同期信号制御装置が、 潜在的な非同期信号発生源である各装置ごとにそれぞれ
がビット位置を１つずつ有する、１つまたは複数のシャ
ドウ割込み線レジスタと、 検出された要求を１つまたは複数のプロセッサのうちの
１つに向けるための制御論理回路とをさらに含むことを
特徴とする、請求項１に記載の情報処理システム。 - 【請求項７】潜在的な非同期信号発生源である各装置ご
とにビット位置を１つずつ有する線レジスタと、 シャドウ・レジスタ・アドレス・バッファと、 線レジスタの出力に接続されたサンプル回路であって、
いずれかのレジスタ・ビット位置の変化がサンプル回路
によって検出されたときにプロセッサ・バイパス伝送に
よりシャドウ・レジスタ・アドレス・バッファ内に示さ
れたシャドウ・レジスタに線レジスタの内容が伝送され
るようなサンプル回路とを含むことを特徴とする、遠隔
割込み制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/592272 | 1996-01-26 | ||
| US08/592,272 US5640570A (en) | 1996-01-26 | 1996-01-26 | Information handling system for transmitting contents of line register from asynchronous controller to shadow register in another asynchronous controller determined by shadow register address buffer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09212448A JPH09212448A (ja) | 1997-08-15 |
| JP3417448B2 true JP3417448B2 (ja) | 2003-06-16 |
Family
ID=24370012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33785996A Expired - Fee Related JP3417448B2 (ja) | 1996-01-26 | 1996-12-18 | 情報処理システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5640570A (ja) |
| JP (1) | JP3417448B2 (ja) |
| KR (1) | KR100222365B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793995A (en) | 1996-07-19 | 1998-08-11 | Compaq Computer Corporation | Bus system for shadowing registers |
| US5764997A (en) * | 1996-10-21 | 1998-06-09 | Advanced Micro Devices, Inc. | System for generating interrupt requests from either side of an inter-chip bus |
| US5898888A (en) * | 1996-12-13 | 1999-04-27 | International Business Machines Corporation | Method and system for translating peripheral component interconnect (PCI) peer-to-peer access across multiple PCI host bridges within a computer system |
| US6275888B1 (en) * | 1997-11-19 | 2001-08-14 | Micron Technology, Inc. | Method for configuring peer-to-peer bus bridges in a computer system using shadow configuration registers |
| US6122679A (en) * | 1998-03-13 | 2000-09-19 | Compaq Computer Corporation | Master DMA controller with re-map engine for only spawning programming cycles to slave DMA controllers which do not match current programming cycle |
| US6714994B1 (en) * | 1998-12-23 | 2004-03-30 | Advanced Micro Devices, Inc. | Host bridge translating non-coherent packets from non-coherent link to coherent packets on conherent link and vice versa |
| US6892263B1 (en) * | 2000-10-05 | 2005-05-10 | Sun Microsystems, Inc. | System and method for hot swapping daughtercards in high availability computer systems |
| KR20170065845A (ko) * | 2015-12-04 | 2017-06-14 | 삼성전자주식회사 | 프로세서 및 제어 방법 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01126751A (ja) * | 1987-11-11 | 1989-05-18 | Fujitsu Ltd | グルーピング装置 |
| JPH0743653B2 (ja) * | 1990-07-25 | 1995-05-15 | 株式会社東芝 | 割込みコントローラ |
| US5287523A (en) * | 1990-10-09 | 1994-02-15 | Motorola, Inc. | Method for servicing a peripheral interrupt request in a microcontroller |
| US5426739A (en) * | 1992-03-16 | 1995-06-20 | Opti, Inc. | Local bus - I/O Bus Computer Architecture |
| US5379384A (en) * | 1992-06-05 | 1995-01-03 | Intel Corporation | Configuration data loopback in a bus bridge circuit |
| US5448743A (en) * | 1992-07-21 | 1995-09-05 | Advanced Micro Devices, Inc. | General I/O port interrupt mechanism |
| US5371742A (en) * | 1992-08-12 | 1994-12-06 | At&T Corp. | Table driven fault recovery system with redundancy and priority handling |
| JPH06180653A (ja) * | 1992-10-02 | 1994-06-28 | Hudson Soft Co Ltd | 割り込み処理方法および装置 |
| US6311286B1 (en) * | 1993-04-30 | 2001-10-30 | Nec Corporation | Symmetric multiprocessing system with unified environment and distributed system functions |
| US5381541A (en) * | 1993-05-26 | 1995-01-10 | International Business Machines Corp. | Computer system having planar board with single interrupt controller and processor card with plural processors and interrupt director |
| US5519872A (en) * | 1993-12-30 | 1996-05-21 | Intel Corporation | Fast address latch with automatic address incrementing |
| US5535341A (en) * | 1994-02-24 | 1996-07-09 | Intel Corporation | Apparatus and method for determining the status of data buffers in a bridge between two buses during a flush operation |
| US5533204A (en) * | 1994-04-18 | 1996-07-02 | Compaq Computer Corporation | Split transaction protocol for the peripheral component interconnect bus |
| US5535419A (en) * | 1994-05-27 | 1996-07-09 | Advanced Micro Devices | Sytem and method for merging disk change data from a floppy disk controller with data relating to an IDE drive controller |
| US5530891A (en) * | 1994-05-31 | 1996-06-25 | Advanced Micro Devices | System management interrupt mechanism within a symmetrical multiprocessing system |
| US5530946A (en) * | 1994-10-28 | 1996-06-25 | Dell Usa, L.P. | Processor failure detection and recovery circuit in a dual processor computer system and method of operation thereof |
-
1996
- 1996-01-26 US US08/592,272 patent/US5640570A/en not_active Expired - Fee Related
- 1996-10-18 KR KR1019960046663A patent/KR100222365B1/ko not_active IP Right Cessation
- 1996-12-18 JP JP33785996A patent/JP3417448B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09212448A (ja) | 1997-08-15 |
| US5640570A (en) | 1997-06-17 |
| KR100222365B1 (ko) | 1999-10-01 |
| KR970059945A (ko) | 1997-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6629179B1 (en) | Message signaled interrupt generating device and method | |
| US9128920B2 (en) | Interrupt handling systems and methods for PCIE bridges with multiple buses | |
| US6223238B1 (en) | Method of peer-to-peer mastering over a computer bus | |
| US7328300B2 (en) | Method and system for keeping two independent busses coherent | |
| EP0752667B1 (en) | Method and apparatus for hybrid packet-switched and circuit-switched flow control in a computer system | |
| US7966379B2 (en) | In-band event polling | |
| US6883053B2 (en) | Data transfer control circuit with interrupt status register | |
| JPH04318654A (ja) | マイクロプロセッサへの割り込みのリダイレクションシステム | |
| GB2248007A (en) | Local area network terminal server with data movement module | |
| CN107636630B (zh) | 中断控制器 | |
| JP3417448B2 (ja) | 情報処理システム | |
| US7783809B2 (en) | Virtualization of pin functionality in a point-to-point interface | |
| JP3442932B2 (ja) | 情報処理システム | |
| US5968144A (en) | System for supporting DMA I/O device using PCI bus and PCI-PCI bridge comprising programmable DMA controller for request arbitration and storing data transfer information | |
| JP3600536B2 (ja) | 書き込みデータの破壊を制限する方法及びシステムとｐｃｉバス・システム | |
| US6073198A (en) | System for peer-to-peer mastering over a computer bus | |
| US7346072B2 (en) | Arbitration mechanism for packet transmission | |
| US20040111549A1 (en) | Method, system, and program for improved interrupt processing | |
| US7073007B1 (en) | Interrupt efficiency across expansion busses | |
| US6631428B1 (en) | Apparatus and method for completing transactions in all flow control classes | |
| JPH07334453A (ja) | メモリアクセスシステム | |
| JPS61269545A (ja) | 計算機システム | |
| JPS6049465A (ja) | マイクロコンピユ−タ間のデ−タ転送方法 | |
| JPH04302346A (ja) | マルチプロセッサシステム | |
| WO1999050755A1 (en) | System and method of peer-to-peer mastering over a computer bus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080411 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |