JP3442932B2

JP3442932B2 - 情報処理システム

Info

Publication number: JP3442932B2
Application number: JP19325396A
Authority: JP
Inventors: ジョン・エム・カイザー; ウォーレン・イー・マウル; ラビ・ケイ・アリミリ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-09-29
Filing date: 1996-07-23
Publication date: 2003-09-02
Anticipated expiration: 2016-07-23
Also published as: US6061757A; JPH0997184A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理システムに
関し、特に、割込み源と割込みプロセッサ間で効率的に
割込みを知らせる手段を含む情報処理システムに関す
る。

【０００２】

【従来の技術】データ処理システムにおいて、割込み
は、所与の割込み源において割込み条件が存在すること
をプロセッサに知らせるために使用される。この割込み
源は、例えば特定タイプのサービスを要求するシステム
・バス上のアダプタ・カードであったりする。要求サー
ビスは、データの転送を開始したり、最近変化したステ
ータス・レジスタを読出したりする。

【０００３】プロセッサが割込みを受諾するように条件
付けされている、すなわち、割込みを許可されている
と、プロセッサは割込みの受信に際して割込み処理を開
始する。この割込み処理は通常、プロセッサが割込み源
に問い合わせるステップと、割込みのタイプにもとづき
機能を実行するステップと、割込みをリセット／ターン
・オフするステップとを含む。

【０００４】また通常のシステムでは割込み優先順位が
設けられる。複数の割込み信号が所与の時刻にアクティ
ブになると、割込み優先順位を使用することにより、プ
ロセッサは最初にサービスされるべき割込みがわかる。

【０００５】割込み制御装置は、例えば割込み信号のリ
セットなどの、要求される特定の割込みハンドシェーク
機能をオフロードするように設計される。典型的なこう
した割込み制御装置は、インテル８２５９制御装置であ
り、Intel Component Data Catalog、1981（インテル社
から入手可能。Literature Department、3065 BowersAv
enue、Santa Clara、CA）に記載されている。これらの
割込み制御装置は複数割込み源をモニタし、単一の割込
み信号線を用いてプロセッサに割込みを発生する。

【０００６】今日の割込み通知方法は主に、数少ない割
込み源または優先レベルを有するユニプロセッサ・シス
テム用に設計されている。ほとんどのシステムは、プレ
ーナ上に配線される１本以上の割込み信号線を介して、
割込みを送信する。割込みをサービスできる複数のプロ
セッサが存在するマルチプロセッサ環境では、これらの
タイプの割込み通知技術は、バスの複雑性を増すことに
なる。各割込み源からの割込み信号は、各プロセッサ
に、またはこうした割込みをサービスできる割込み制御
装置に配線されなければならない。

【０００７】多重処理データ処理システムのニーズを満
足する試みは、システム内の各プロセッサに対して専用
の割込み制御装置を要求した。このアプローチは高価な
だけでなく、複数の割込み源から生成される割込みの集
中的な管理を可能にせず、これらの割込みはそのサービ
スのために、複数のプロセッサに経路指定されなければ
ならない。

【０００８】従って、拡張可能で、多くの割込み源及び
優先レベルを可能にする方法が必要とされる。更に、複
数プロセッサ及び複数割込み制御装置を操作する多重処
理システムにおいて有用な、割込み情報を通知する方法
が必要とされる。

【０００９】今日の割込みシステムはハードウェア特有
であり、可変量のソフトウェア依存性を有する。割込み
要求の数またはタイプの変更は、特定のオペレーティン
グ・システム・ソフトウェアの変更を要求する。基礎と
なるハードウェア割込み構造からのソフトウェア独立性
を提供する割込みサブシステムが必要とされる。

【００１０】上述の多くの問題を解決する従来システム
の例が、米国特許出願番号第１２４１８２号で述べられ
ている。

【００１１】しかしながら、従来システムは本発明によ
り指摘され解決される問題を解決しない。本発明では、
割込みがＩ／Ｏ装置から割込みパケットにより知らされ
る。割込みパケットは割込み処理論理または割込み経路
指定論理に送信され、優先順位に従い、経路指定論理に
より受諾または拒否される。拒否された割込みはＩ／Ｏ
制御論理にキュー待機され、割込み再発行信号により合
図されるとき、再送される。

【００１２】

【発明が解決しようとする課題】従って、本発明の目的
は、割込み経路指定論理により、情報処理システム内の
プロセッサに割込みを効率的に知らせることであり、割
込み経路指定論理は割込みパケットをスヌープして、最
も高い優先順位の割込みが受諾されるように選択し、低
優先順位の割込みを返却し、これらの割込みは、割込み
再発行信号が全ての割込み要求ユニットに送信されるま
で、要求ユニットにより保持される。

【００１３】

【課題を解決するための手段】従って、情報処理システ
ムは１つ以上の処理ユニットと、プロセッサ・データ・
バス、メモリ・システム、及びＩ／Ｏバスに接続される
データ管理ユニットと、プロセッサ・アドレス・バス、
メモリ・システム、及びＩ／Ｏバスに接続されるアドレ
ス管理ユニットとを含む。データ管理ユニットは割込み
経路指定論理を含み、これは割込みパケットをスヌープ
し、その情報をレジスタに記憶し、特定の割込みが受諾
または拒否されたかを示す信号を生成する。割込み論理
が高い優先順位の割込み保留を有する場合、現割込みパ
ケットが割込み返却トランザクションを用いて要求装置
に返却され、要求装置はパケット内のバス・ユニットＩ
Ｄフィールドを復号化することにより、返却トランザク
ションを受諾する。割込みは再度キュー待機され、割込
み再送トランザクションが送信されるまで、保留状態に
保持される。割込み再送トランザクションは、割込み優
先順位の高位から低位への変化に際して、全ての可能な
割込み源に同報され、これは通常、プロセッサが最も高
い優先順位の割込み処理を割込み終了（ＥＯＩ）にて終
了するとき、実行される。

【００１４】本発明の利点は、異なる優先順位を有する
割込みが、複数プロセッサを有する情報処理システム内
の割込み経路指定論理により効率的に処理されることで
ある。

【００１５】本発明は更に、入出力制御論理が所定経過
時間後に拒否された割込みを再送する従来システムに比
較して、待ち時間に関する利点を有し、また拒否された
割込みを即時再送するシステムに比較しても、効率的な
利点を有する。

【００１６】

【発明の実施の形態】図１を参照して、本発明を実現す
る情報処理システムについて述べることにする。

【００１７】情報処理システム１０は１つ以上の処理ユ
ニット１２を含み、各処理ユニットはプロセッサ・デー
タ・バス１４に接続されるデータ出力、及びプロセッサ
・アドレス・バス１６に接続されるアドレス出力を有す
る。データ管理ユニット（ＤＭＵ）１８がプロセッサ・
データ・バス１４に接続され、アドレス管理ユニット
（ＡＭＵ）２０がプロセッサ・アドレス・バス１６に接
続される。高速Ｉ／Ｏ装置制御装置４０も、プロセッサ
・データ・バス１４及びプロセッサ・アドレス・バス１
６に接続され得る。データ管理ユニット１８は、メモリ
・データ・バス２２によりメモリ・システム２４に接続
され、Ｉ／Ｏバス２６によりＩ／Ｏブリッジ３２に、及
びブリング・アップ・バス３０に接続される。アドレス
管理ユニット２０は、メモリ・システム２４のアドレス
・ライン２８、及びＩ／Ｏバス２６に接続される。Ｉ／
Ｏバス２６は、データ管理ユニット１８、アドレス管理
ユニット２０、及びＩ／Ｏ制御装置３２の間を接続す
る。ブリング・アップ・バス３０は、データ管理ユニッ
ト１８をブリング・アップ・ルーチン記憶装置３４に接
続し、後者は読出し専用記憶装置（ＲＯＳ）または不揮
発性ＲＡＭ（ＮＶＲＡＭ）として実現され得る。

【００１８】前記の各ユニットは既知であるので、ここ
ではデータ管理ユニット１８及びアドレス管理ユニット
２０を除き、詳細には述べないことにする。

【００１９】次に図２乃至図４を参照しながら、データ
管理ユニット１８について説明する。

【００２０】データ管理ユニット１８は、プロセッサ・
データ・バス１４、メモリ・データ・バス２２、Ｉ／Ｏ
データ・バス２６などの多数のバスからの入力、及びア
ドレス管理ユニット２０により生成される多数の制御信
号に応答する。

【００２１】データ管理ユニット１８への全ての入力信
号が、入力ラッチに次のようにラッチされる。

【００２２】プロセッサ・データ・バス信号は入力ラッ
チ２０２にラッチされ、Ｉ／Ｏデータ信号は入力ラッチ
２０４にラッチされ、メモリ・データ信号は入力ラッチ
２０６にラッチされ、ブリング・アップ・バス３０から
の信号は、入力ラッチ２０８にラッチされる。

【００２３】アドレス管理ユニット２０からの制御信号
は、次のようにラッチされる。

【００２４】内部レジスタ制御は入力ラッチ２１０に記
憶され、プロセッサ・バス制御は入力ラッチ２１２に記
憶され、メモリ制御は入力ラッチ２１４に記憶され、グ
ラフィックス制御は入力ラッチ２１６に記憶される。入
力ラッチ２１０、２１２、２１４及び２１６の出力は、
データ制御論理２１８に入力される。データ制御論理２
１８は、データ管理ユニット１８を通過するデータをゲ
ートする制御信号を提供する。更に、データ制御論理２
１８は出力ラッチ２５０への出力を提供し、これは、グ
ラフィックス・コマンド・バスを介して、ＡＭＵ２０内
のラッチ３０８（図７参照）に伝送されるグラフィック
ス・コマンドを表す。

【００２５】プロセッサ・データ・バス・ラッチ２０２
の出力は、プロセッサ・データ・バス・バッファ２２２
及び内部レジスタ２２０の入力に接続される。プロセッ
サ・・データ・バス・バッファ２２２の出力は、出力ラ
ッチ２４２、並びにマルチプレクサ２３４及び２３６に
接続される。データはデータ制御論理２１８の制御の下
で、プロセッサ・データ・バス・バッファ２２２からゲ
ート出力される。内部レジスタ２２０は、マルチプレク
サ２３８の入力に接続される出力を有する。図示のよう
に、内部レジスタ２２０の出力も、データ制御論理２１
８により制御される。

【００２６】Ｉ／Ｏデータ・ラッチ２０４の出力は、Ｉ
／Ｏデータ・バッファ２２４、グラフィックス制御論理
及びバッファ２２６に接続される。Ｉ／Ｏデータ・バッ
ファ２２４の出力は、マルチプレクサ２３４及び２３８
の入力として接続される。グラフィックス制御論理及び
バッファ２２６の出力は、マルチプレクサ２３４及び２
３６に接続される。メモリ・データ・バス入力ラッチ２
０６は、エラー訂正コード（ＥＣＣ）論理２３２に接続
される出力を有し、ＥＣＣ論理２３２の出力は、メモリ
・データ・バッファ２２８及びグラフィックス制御論理
及びバッファ２２６の入力に接続される。メモリ・デー
タ・バッファ２２８の出力は、マルチプレクサ２３６及
び２３８に接続される。

【００２７】ブリング・アップ・バス入力ラッチ２０８
は、ブリング・アップ・データ・バッファ２３０に接続
される出力を有し、ブリング・アップ・データ・バッフ
ァ２３０はマルチプレクサ２３８に接続される出力を有
する。

【００２８】前述したように、レジスタ及びバッファ２
２０、２２２、２２４、２２６、２２８、２３０からの
データのゲートは、データ制御論理２１８により制御さ
れる。マルチプレクサ２３４及び２３６は各々３つの入
力を有し、マルチプレクサ２３８は４つの入力を有し、
これらの入力はデータ制御論理２１８により制御され
て、それぞれのマルチプレクサ２３４、２３６及び２３
８の出力には、レジスタまたはバッファ２２０、２２
２、２２４、２２６、２２８、２３０の１つからの入力
を表す出力が提供される。

【００２９】より詳細には、マルチプレクサ２３４の出
力は、メモリ・システム２４（図１参照）に伝送される
データのエラー訂正コードを生成するＥＣＣ生成論理２
４０に接続される。ＥＣＣ生成論理２４０の出力は、メ
モリ・データ・バス２２に接続される出力ラッチ２４４
に接続される。マルチプレクサ２３６の出力は、Ｉ／Ｏ
データ・バス２６に接続される出力を有する出力ラッチ
２４６に接続される。

【００３０】マルチプレクサ２３８は、プロセッサ・デ
ータ・バス１４に接続される出力を有する出力ラッチ２
４８に接続される。

【００３１】ブロック２６０及び２６２に含まれる回路
及び論理は、Ｉ／Ｏデータ・バス２６のデータを制御及
び受け渡し、プロセッサ・データ・バス１４とは非同期
に刻時される。Ｉ／Ｏバス２６上のＩ／Ｏデータを、プ
ロセッサ・バス１４上のプロセッサ・クロックの速度に
同期せず、算術演算的にも必ずしも関連しないクロック
速度で駆動するために、別々のクロック（図示せず）が
使用される。例えば、プロセッサ・バス・クロック速度
が１００ＭＨｚのときに、Ｉ／Ｏデータ・バス・クロッ
ク速度が３２ＭＨｚであったりする。

【００３２】データ管理ユニット１８の使用により、プ
ロセッサ・クロックをＩ／Ｏデータ・クロックから分離
することにより、プロセッサとデータ管理ユニット間の
トランザクションが、従来のように、低速で実行される
Ｉ／Ｏ要求により低速化されることなく、プロセッサ速
度で実行され得る。

【００３３】次に、図５乃至図７を参照しながら、本発
明によるアドレス管理ユニットについて説明する。

【００３４】アドレス管理ユニット２０への次の入力
が、入力ラッチに次のようにラッチされる。

【００３５】メモリ構成インタフェース信号が入力ラッ
チ３０２に接続され、プロセッサ・アドレス・バス１６
からのプロセッサ・アドレス・バス信号が入力ラッチ３
０４にラッチされ、Ｉ／Ｏアドレス信号が入力ラッチ３
０６にラッチされ、グラフィックス・コマンド・バス信
号が入力ラッチ３０８にラッチされる。入力ラッチ３０
２の出力は、メモリ実行キュー及び制御論理３２８に接
続される。プロセッサ・アドレス・バス・ラッチ３０４
からの出力は、コマンド及びアドレス復号論理３１０並
びにＩ／Ｏディレクトリ制御論理３１１に接続される。
コマンド及びアドレス復号論理３１０の出力は、内部レ
ジスタ制御３１６、メモリ書込みキュー３１８、メモリ
読出しキュー３２０、プロセッサからＩ／Ｏへのコマン
ド・キュー３２２、及び割込み制御３２４への入力とし
て接続される。Ｉ／Ｏディレクトリ制御論理３１１の出
力は、プロセッサからＩ／Ｏへのコマンド・キュー３２
２に接続される。

【００３６】Ｉ／Ｏアドレス入力ラッチ３０６は、コマ
ンド及びアドレス復号論理３１２に接続される出力を有
する。コマンド及びアドレス復号論理３１２の出力は、
割込み制御論理３２４の入力、及びＩ／Ｏからプロセッ
サへのコマンド・キュー論理３２６に接続される。グラ
フィックス・コマンド入力ラッチ３０８は、コマンド及
びアドレス復号論理３１４に接続される出力を有し、コ
マンド及びアドレス復号論理３１４は、出力ラッチ３４
８に接続される第１の出力を有する。出力ラッチ３４８
は、データ管理ユニット１８へのグラフィックス制御の
ための出力信号を生成する。コマンド及びアドレス復号
論理３１４の第２の出力は、プロセッサからＩ／Ｏへの
コマンド・キュー論理３２２及びＩ／Ｏからプロセッサ
へのコマンド・キュー論理３２６に接続される。

【００３７】プロセッサからＩ／Ｏへのコマンド・キュ
ー論理３２２及びＩ／Ｏからプロセッサへのコマンド・
キュー論理３２６は、各々、割込み制御論理３２４から
の出力である第３の入力を有する。

【００３８】内部レジスタ制御論理３１６の出力は出力
ラッチ３３４の入力に接続され、出力ラッチ３３４が内
部レジスタ制御信号をデータ管理ユニット１８に提供す
る。メモリ書込みキュー論理３１８及びメモリ読出しキ
ュー論理３２０の出力は、メモリ実行キュー及び制御論
理３２８に接続される。また、メモリ構成インタフェー
スからの入力ラッチ３０２からの出力も、メモリ実行キ
ュー及び制御論理３２８に接続される。メモリ実行キュ
ー及び制御論理３２８の第１の出力は出力ラッチ３３６
に接続され、これがメモリ制御信号をデータ管理ユニッ
ト１８に提供する。メモリ実行キュー及び制御論理３２
８からの第２の出力は出力ラッチ３３８に接続され、こ
れがメモリ・アドレス及び制御信号をメモリ２４（図１
参照）に提供する。プロセッサからＩ／Ｏへのコマンド
・キュー論理３２２の出力は、Ｉ／Ｏコマンド実行論理
３３０の入力に接続される。Ｉ／Ｏコマンド実行論理３
３０の第１の出力はラッチ３４０にラッチされ、Ｉ／Ｏ
アドレス・バス２６に伝送される。Ｉ／Ｏコマンド実行
論理３３０の第２の出力はラッチ３４２にラッチされ、
データ管理ユニット１８に伝送されるＩ／Ｏ制御信号と
なる。Ｉ／Ｏからプロセッサへのコマンド・キュー論理
３２６の出力は、プロセッサ・コマンド実行論理３３２
に接続される。プロセッサ・コマンド実行論理３３２は
出力ラッチ３４４に接続され、データ管理ユニット１８
に伝送されるプロセッサ制御を表す第１の出力セット
と、プロセッサ・アドレス・バス１６に接続される出力
を有する出力ラッチ３４６にラッチされる第２の出力セ
ットとを有する。

【００３９】図２乃至図４に関連して上述したように、
Ｉ／Ｏバス２６は、プロセッサ・データ・バス１４及び
プロセッサ・アドレス・バス１６と非同期に異なる周波
数で動作し得る。図５乃至図７に示されるように、Ｉ／
Ｏアドレス、コマンド及びデータに関連するブロック３
６０及び３６２に含まれる論理は、図２乃至図４に関連
して上述したプロセッサ・バス・クロックとは独立で非
同期のＩ／Ｏクロックの制御の下で動作する。従って、
Ｉ／Ｏバス２６上のアドレス、データ、制御信号及び割
込みは、データ管理ユニット１８及びアドレス管理ユニ
ット２０の制御の下で、プロセッサ・データ・バス１４
及びプロセッサ・アドレス・バス１６に直接接続される
プロセッサ１２の性能を最適化するように処理される。

【００４０】割込み処理装置及び方法：図８を参照し
て、割込みパケット・フォーマットについて説明する。

【００４１】例えば任意のＩ／Ｏ制御装置３２などの要
求ユニットからの各割込みは、図８に示されるようにフ
ォーマットされなければならず、割込みパケット・フォ
ーマット４００は、コマンド・タイプ・フィールド４０
２、バス・タグ情報フィールド４０４、バス・ユニット
ＩＤ番号フィールド４０６、割込み源番号フィールド４
０８、及び割込み優先番号フィールド４１０を含む。コ
マンド・タイプ・フィールド４０２は、次に示す４つの
異なるコマンドの１つを含み得る。コマンド・タイプ０：割込み提示パケットコマンド・タイプ１：割込みＥＯＩパケットコマンド・タイプ２：割込み返却パケットコマンド・タイプ３：割込み再発行パケット

【００４２】全ての共通割込みトランザクションが、前
記４つの割込みコマンド・タイプに当てはまらなければ
ならない。

【００４３】図９乃至図１２を参照して、本発明による
割込み経路指定論理のオペレーションについて説明す
る。割込みは、Ｉ／Ｏバス２６上の任意のＩ／Ｏ制御装
置３２に接続される任意のＩ／Ｏ装置により、またはプ
ロセッサ・アドレス・バス１６に接続される高速Ｉ／Ｏ
装置により生成され得る。説明の都合上、図９乃至図１
２は４つのセクションに分解される。

【００４４】図９は、割込み経路指定論理３２４（図６
参照）による同時（concurrent）割込みパケットの処理
を示すフローチャートである。

【００４５】図１０は、プロセッサが割込みを終了し、
低優先順位のキュー待機割込みを処理するために、割込
みレベルを変更するプロセスを示す。

【００４６】図１１は、Ｉ／Ｏブリッジによる、ある装
置からの割込みの処理を示す。

【００４７】図１２は、Ｉ／Ｏブリッジによる割込み経
路指定論理からの割込み信号の処理を示す。

【００４８】最初に図９を参照して、割込み処理プロセ
ス５００について説明する。割込み経路指定論理が割込
みパケットを受信すると（５０２）、その優先順位がテ
ストされ、新たな割込みが、現在処理されている直前の
割込みよりも高い優先順位を有するか否かが判断される
（５０４）。新たな割込みの方が高い優先順位を有する
場合、直前の割込みが新たな割込みにより置換され（５
０６）、直前の割込みが、割込み返却パケット（割込み
パケット・フォーマット４００のコマンド・タイプ２に
相当）により、プロセッサ・アドレス・バス１６または
Ｉ／Ｏアドレス・バス２６に返却される。次に情報処理
システムは割込むべきプロセッサを選択し（これは本発
明の範囲を越える手段による）、割込みを選択されたプ
ロセッサに知らせる（５０８）。

【００４９】新たな割込みパケットが直前の割込みより
も低い優先順位を有する場合には、新たな割込みは、割
込み返却パケット（割込みパケット・フォーマット４０
０のコマンド・タイプ２に相当）により、アドレス・バ
スに返却される（５１０）。

【００５０】次に図１０を参照して、プロセッサが割込
みの処理を終了し、割込み処理レベルを変更すると（５
１２）、割込み終了通知信号が、割込みＥＯＩパケット
（割込みパケット・フォーマット４００のコマンド・タ
イプ１に相当）により、アドレス・バスに送信される
（５１４）。次に、割込みレベルの最後の変更以来、任
意の割込みが返却されたか否かがテストされる（５１
６）。割込みが返却された場合、全てのアドレス・バス
上のＩ／Ｏ装置に対して、割込み再発行パケット（割込
みパケット・フォーマット４００のコマンド・タイプ３
に相当）を送信することにより、割込みを再度提示する
ように要求する（５１８）。割込みレベルの最後の変更
以来、割込みが返却されなかった場合には、プロセスの
この部分が終了する。

【００５１】次に図１１を参照して、Ｉ／Ｏブリッジに
より実行される、ある装置により開始される割込みの処
理について説明する。ある装置が割込みを知らせると
（５２０）、Ｉ／Ｏブリッジはその装置に対して割込み
保留指示をラッチする（５２２）。Ｉ／Ｏブリッジは、
プロセッサ・アドレス・バス１６またはＩ／Ｏアドレス
・バス２６を介して割込み経路指定論理に、要求装置に
対応する適切な優先順位と一緒に、割込みパケットを割
込みパケット・フォーマット４００のコマンド・タイプ
０により送信する（５２４）。

【００５２】次に図１２を参照して、割込み経路指定論
理からの割込み応答信号の処理について説明する。割込
み経路指定論理は、割込みタイプ・パケットを、プロセ
ッサ・アドレス・バス１６またはＩ／Ｏアドレス・バス
２６のいずれかに接続されるＩ／Ｏブリッジに送信する
（５３２）。パケットがコマンド・タイプ１のＥＯＩパ
ケットか否かがテストされる（５３４）。ＥＯＩパケッ
トの場合、識別装置の割込み保留標識がリセットされ
（５３６）、プロセスは終了する。ＥＯＩパケットでな
い場合には、パケットがコマンド・タイプ３の割込み再
発行パケットか否かがテストされる（５３８）。割込み
再発行パケットの場合、割込みレベルの最後の変更以
来、任意の割込みが返却されたか否かがテストされる
（５４０）。返却された場合、最も高い優先順位の割込
み保留がコマンド・タイプ０を有する割込みパケットを
送信することにより再度提示され（５４２）、プロセス
は終了する。割込みレベルの最後の変更以来、割込みが
返却されなかった場合、プロセスは終了する。割込み経
路指定論理により発行されたパケットが割込み再発行パ
ケットでない場合（５３８）、パケットがコマンド・タ
イプ２の割込み返却パケットか否かがテストされる（５
４４）。割込み返却パケットの場合、保留の割込みが再
発行パケットを待機していることを示すラッチがセット
され（５４６）、プロセスは終了する。パケットが割込
み返却パケットでない場合には、プロセスは終了する。

【００５３】次に図１３を参照して、割込みトランザク
ションの例について説明する。図では、バス・ユニット
制御装置またはＩ／Ｏブリッジ３２を表すために省略形
ＢＵＣが使用される。

【００５４】中央割込み経路指定論理６０２への入出力
は、一般に図の上から下に向かって時間順に示される。
すなわち、ＢＵＣ１割込みはＢＵＣ２割込みより以前に
発生し、ＢＵＣ２割込みはＢＵＣ１割込み返却より以前
に発生する（以下同様）。

【００５５】第１の優先レベルＢＵＣ１を有する割込み
が、中央割込み経路指定論理６０２に提示される。割込
み経路指定論理６０２は割込みをＣＰＵＸに渡す（１
２）。第２の割込みがＢＵＣ２により割込み経路指定論
理６０２に提示される。ＢＵＣ２割込みがＢＵＣ１によ
り提示される割込みよりも高い優先レベルを有すると仮
定すると、ＢＵＣ１割込みがコマンド・タイプ２の割込
み返却パケットと一緒に返却される。第３の割込みはＢ
ＵＣ３により提示されるが、ここでＢＵＣ３割込みがＣ
ＰＵＸにより受諾されるＢＵＣ２割込みよりも低い優
先レベルを有すると仮定すると、ＢＵＣ３割込みは返却
される。

【００５６】続いてＢＵＣ２割込みが処理され、ＣＰＵ
Ｘは割込み終了（ＥＯＩ）信号を生成する。割込み経
路指定論理６０２はこの信号を受けて、コマンド・タイ
プ１のＥＯＩパケットを、任意のアドレス・バスに接続
されるＢＵＣに送信する。次に割込み再送信号が全ての
ＢＵＣに同報され、あらゆる保留の割込みが再度割込み
経路指定論理６０２に提示され得ることを示す。再度、
ＢＵＣ１及びＢＵＣ３からの割込みが割込み経路指定論
理６０２に提示され、ＢＵＣ１割込みが返却される。な
ぜなら、これはＢＵＣ３割込みよりも低い優先レベルを
有するからである。プロセスは上述のように継続する。

【００５７】アドレス・バス上の割込み要求の提示を制
御することにより、これらのバス上での不要なトラフィ
ックが排除され、バス性能が改良される。

【００５８】以上、本発明の特定の態様について述べて
きたが、当業者には本発明の趣旨及び範囲から逸脱する
こと無く、様々な変更が可能であることが理解されよ
う。

【００５９】

【００６０】

【図面の簡単な説明】

【図１】本発明を実現する情報処理システムのブロック
図である。

【図２】本発明によるデータ管理ユニットのブロック図
である。

【図３】本発明によるデータ管理ユニットのブロック図
である。

【図４】本発明によるデータ管理ユニットのブロック図
である。

【図５】本発明によるアドレス管理ユニットのブロック
図である。

【図６】本発明によるアドレス管理ユニットのブロック
図である。

【図７】本発明によるアドレス管理ユニットのブロック
図である。

【図８】本発明による割込みパケット・フォーマットを
示す図である。

【図９】本発明による割込み処理のフローチャートを示
す図である。

【図１０】本発明による割込み処理のフローチャートを
示す図である。

【図１１】本発明による割込み処理のフローチャートを
示す図である。

【図１２】本発明による割込み処理のフローチャートを
示す図である。

【図１３】本発明による割込みトランザクションの例を
示す図である。

【符号の説明】

１０情報処理システム１８データ管理ユニット２０アドレス管理ユニット４００割込みパケット・フォーマット５００割込み処理プロセス

───────────────────────────────────────────────────── フロントページの続き (72)発明者ウォーレン・イー・マウルアメリカ合衆国78613、テキサス州シダー・パーク、タク・ロード 12131 (72)発明者ラビ・ケイ・アリミリアメリカ合衆国78664、テキサス州ラウンド・ロック、ミモザ・トレイル 2209 (56)参考文献特開平２−310657（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/46 - 9/54 G06F 13/24 - 13/26 G06F 13/10 - 13/14 G06F 15/16 - 15/177

Claims

(57)【特許請求の範囲】

【請求項１】データ入出力及びアドレス入出力を有する
複数のプロセッサと、前記各プロセッサの前記データ入出力に接続される単一
のプロセッサ・データ・バスと、前記各プロセッサの前記アドレス入出力に接続される単
一のプロセッサ・アドレス・バスと、前記プロセッサ・データ・バスに接続され、該プロセッ
サ・データ・バス及び前記プロセッサ・アドレス・バス
を介して前記複数のプロセッサの各々に対する情報フロ
ーを制御するバス分離ユニットと、前記バス分離ユニットに結合されたデータ入出力及びア
ドレス入出力を有するメモリ・システムと、前記バス分離ユニットに接続されるデータ・ライン及び
アドレス・ラインを有する入出力バスと、前記入出力バス及び少なくとも１つの入出力装置に接続
され、該少なくとも１つの入出力装置に関連する割込み
を経路指定する少なくとも１つの入出力制御装置と、を含む、情報処理システムであって、前記バス分離ユニ
ットが割込み経路指定論理を含み、該割込み経路指定論
理が、１つの入出力装置から発した新たな割込みを割込み提示
パケットの形式で受領する際に、該新たな割込みが現在
処理されている直前の割込みよりも高い優先順位を有す
るか否かを判断する手段と、前記新たな割込みの方が高い優先順位を有する場合、前
記直前の割込みを該新たな割込みにより置換し、該直前
の割込みを割込み返却パケットの形式で該直前の割込み
を要求した入出力装置に返却して、該直前の割込みを該
入出力装置において再度キュー待機させる手段と、前記複数のプロセッサのうち何れかのプロセッサにおけ
る割込みの処理が完了し且つ割込み処理レベルが変更さ
れる際に、割込み処理レベルの最後の変更以来、何れか
の割込みが返却されたか否かをテストし、割込みが返却
された場合、前記入出力バスおよび前記アドレス・バス
に接続される全ての入出力装置に対して割込み再発行パ
ケットを送信することにより、割込みを再度提示するよ
うに要求する手段と、を含み、前記割込み返却パケットの形式で返却された割
込みを保持する入出力装置の各々が、前記割込み再発行
パケットに応答してそれぞれの割込みを割込み提示パケ
ットの形式で前記バス分離ユニットに再送することを特
徴とする情報処理システム。
【請求項２】前記要求した入出力装置が、前記割込み返
却パケット内のユニットＩＤフィールドを復号化する手
段を含む、請求項１記載の情報処理システム。