JPH05108553A - バス結合装置 - Google Patents
バス結合装置Info
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- JPH05108553A JPH05108553A JP27253491A JP27253491A JPH05108553A JP H05108553 A JPH05108553 A JP H05108553A JP 27253491 A JP27253491 A JP 27253491A JP 27253491 A JP27253491 A JP 27253491A JP H05108553 A JPH05108553 A JP H05108553A
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- buses
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Abstract
(57)【要約】
【目的】 マイクロコンピュータまたはマイクロプロセ
ッサにおいて、ハードウェアの負担が少なく、かつバス
権獲得待ち状態を低減する。 【構成】 共用データの伝送経路となる１組のバス１に
は、演算器２や演算器制御部（図示せず）から構成され
るＣＰＵ３と、レジスタ４と、レジスタ５，６と、レジ
スタ５，６のデータに基づいて周辺部（図示せず）を制
御する周辺部コントロール７，８とが接続されている。
ＣＰＵ３からのバス制御信号９をトランスファーゲート
１０，１３に入力することによりバス１を電気的に切断
でき、バス１３を電気的に接続することができる。これ
により、バス１を、ＣＰＵ３およびレジスタ４が接続さ
れている部分と、レジスタ４およびレジスタ５，６が接
続されている部分とに分割し、ＣＰＵ３およびレジスタ
４間およびレジスタ４およびレジスタ５，６間のデータ
伝送を独立させる。
ッサにおいて、ハードウェアの負担が少なく、かつバス
権獲得待ち状態を低減する。 【構成】 共用データの伝送経路となる１組のバス１に
は、演算器２や演算器制御部（図示せず）から構成され
るＣＰＵ３と、レジスタ４と、レジスタ５，６と、レジ
スタ５，６のデータに基づいて周辺部（図示せず）を制
御する周辺部コントロール７，８とが接続されている。
ＣＰＵ３からのバス制御信号９をトランスファーゲート
１０，１３に入力することによりバス１を電気的に切断
でき、バス１３を電気的に接続することができる。これ
により、バス１を、ＣＰＵ３およびレジスタ４が接続さ
れている部分と、レジスタ４およびレジスタ５，６が接
続されている部分とに分割し、ＣＰＵ３およびレジスタ
４間およびレジスタ４およびレジスタ５，６間のデータ
伝送を独立させる。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロコンピュー
タまたはマイクロプロセッサにおいて、共用データの伝
送経路となるバスをソフトウェアによるプログラム実行
により任意に分割・接続可能としたバス結合装置に関す
るものである。
タまたはマイクロプロセッサにおいて、共用データの伝
送経路となるバスをソフトウェアによるプログラム実行
により任意に分割・接続可能としたバス結合装置に関す
るものである。
【０００２】
【従来の技術】従来、マイクロコンピュータまたはマイ
クロプロセッサにおいて、共用データの伝送経路となる
バスの構成としては、共用データの伝送経路を１組のバ
スから構成し、このバスにレジスタ（メモリ）または演
算器を接続し、データを伝送する装置が考えられてい
る。
クロプロセッサにおいて、共用データの伝送経路となる
バスの構成としては、共用データの伝送経路を１組のバ
スから構成し、このバスにレジスタ（メモリ）または演
算器を接続し、データを伝送する装置が考えられてい
る。
【０００３】この装置の場合、レジスタ・演算器間、ま
たはレジスタ・レジスタ間でのデータ伝送が別タイミン
グで行なわれる場合、バス衝突もなく効率良くデータが
やり取りされるが、データ伝送が同一タイミングで発生
する場合もあり、その場合、レジスタ・演算器間、また
はレジスタ・レジスタ間のいずれかに優先度をつけてデ
ータの衝突が発生しないように工夫されている。一例と
してＣＰＵによるレジスタ・演算器間のデータ伝送と、
ＤＭＡ（ダイレクト・メモリ・アクセス）によるレジス
タ・レジスタ間のデータ伝送とを考える。
たはレジスタ・レジスタ間でのデータ伝送が別タイミン
グで行なわれる場合、バス衝突もなく効率良くデータが
やり取りされるが、データ伝送が同一タイミングで発生
する場合もあり、その場合、レジスタ・演算器間、また
はレジスタ・レジスタ間のいずれかに優先度をつけてデ
ータの衝突が発生しないように工夫されている。一例と
してＣＰＵによるレジスタ・演算器間のデータ伝送と、
ＤＭＡ（ダイレクト・メモリ・アクセス）によるレジス
タ・レジスタ間のデータ伝送とを考える。
【０００４】ＤＭＡのデータ伝送の方法としては、ＣＰ
Ｕがバスを使用しないタイミングを利用してデータを伝
送する方法と、ＣＰＵの動作を一旦停止してデータを伝
送する方法とがある。前者の方法ではＣＰＵ側にバス使
用の優先権があり、ＤＭＡがＣＰＵと同時にバス使用要
求を発生させた場合、ＤＭＡ側が処理待ち状態となり、
一方、後者の方法では、逆にＤＭＡ側にバス使用の優先
権があり、ＣＰＵ側が処理待ち状態となる。したがっ
て、両者ともバスデータの衝突は回避できるが、バス要
求が同時にあった場合には、どちらか一方のみが処理さ
れるため、システムのスループットが低下していた。
Ｕがバスを使用しないタイミングを利用してデータを伝
送する方法と、ＣＰＵの動作を一旦停止してデータを伝
送する方法とがある。前者の方法ではＣＰＵ側にバス使
用の優先権があり、ＤＭＡがＣＰＵと同時にバス使用要
求を発生させた場合、ＤＭＡ側が処理待ち状態となり、
一方、後者の方法では、逆にＤＭＡ側にバス使用の優先
権があり、ＣＰＵ側が処理待ち状態となる。したがっ
て、両者ともバスデータの衝突は回避できるが、バス要
求が同時にあった場合には、どちらか一方のみが処理さ
れるため、システムのスループットが低下していた。
【０００５】一方、マイクロコンピュータやマイクロプ
ロセッサでは、プログラムデータや演算データがＲＯＭ
領域に存在する場合と、ＲＡＭ領域に存在する場合とが
ある。この２領域のデータを獲得（フェッチ）するため
に、ＲＯＭとＲＡＭのバスが分離構成されているバス構
成が考えられている。この場合、ＲＯＭとＲＡＭのデー
タを同時にアクセスできるので、非常に効率良くデータ
の伝送ができる。しかし、２種類のバスをデータのフェ
ッチ装置に配線する必要があり、システムに占めるバス
配線量の割合が増大していた。
ロセッサでは、プログラムデータや演算データがＲＯＭ
領域に存在する場合と、ＲＡＭ領域に存在する場合とが
ある。この２領域のデータを獲得（フェッチ）するため
に、ＲＯＭとＲＡＭのバスが分離構成されているバス構
成が考えられている。この場合、ＲＯＭとＲＡＭのデー
タを同時にアクセスできるので、非常に効率良くデータ
の伝送ができる。しかし、２種類のバスをデータのフェ
ッチ装置に配線する必要があり、システムに占めるバス
配線量の割合が増大していた。
【０００６】また、ＲＯＭとＲＡＭのバスを分離しない
バス構成が考えられているが、ＲＯＭデータとＲＡＭデ
ータの衝突を避けるため、バスの調停処理が必要であ
り、バスを使用できないレジスタまたはＣＰＵは、処理
待ち状態となる。
バス構成が考えられているが、ＲＯＭデータとＲＡＭデ
ータの衝突を避けるため、バスの調停処理が必要であ
り、バスを使用できないレジスタまたはＣＰＵは、処理
待ち状態となる。
【０００７】
【発明が解決しようとする課題】このような従来のバス
構成では、以下に示す問題点があった。 （Ａ） 共用データの伝送経路を１組のバスにより構成
した場合、バスに接続された機能ユニット（レジスタま
たは演算器）のいずれかがバス権獲得待ち状態となる。
構成では、以下に示す問題点があった。 （Ａ） 共用データの伝送経路を１組のバスにより構成
した場合、バスに接続された機能ユニット（レジスタま
たは演算器）のいずれかがバス権獲得待ち状態となる。
【０００８】（Ｂ） 一の共用データの伝送経路を１組
のバスにより構成し、他の共用データの伝送経路を他の
１組のバスにより構成した場合、システムに占めるバス
配線量の割合が増大する。 （Ｃ） 一の共用データの伝送経路および他の共用デー
タの伝送経路を１組のバスにより構成した場合、機能ユ
ニット（レジスタまたは演算器）のいずれかがバス権獲
得待ち状態となる。
のバスにより構成し、他の共用データの伝送経路を他の
１組のバスにより構成した場合、システムに占めるバス
配線量の割合が増大する。 （Ｃ） 一の共用データの伝送経路および他の共用デー
タの伝送経路を１組のバスにより構成した場合、機能ユ
ニット（レジスタまたは演算器）のいずれかがバス権獲
得待ち状態となる。
【０００９】この発明の目的は上記課題を解決するもの
で、ハードウェアの負担が少なく、かつバス権獲得待ち
状態を低減したバス結合装置を提供することである。
で、ハードウェアの負担が少なく、かつバス権獲得待ち
状態を低減したバス結合装置を提供することである。
【００１０】
【課題を解決するための手段】請求項１記載のバス結合
装置は、複数の機能ユニット間の共用データの伝送経路
を１組のバスにより構成し、ソフトウェアを介して電気
的に１組のバスを切断または接続するバス制御手段を持
ち、このバス制御手段により１組のバスを切断して１組
のバスを複数のバス構成に変更可能としたものである。
装置は、複数の機能ユニット間の共用データの伝送経路
を１組のバスにより構成し、ソフトウェアを介して電気
的に１組のバスを切断または接続するバス制御手段を持
ち、このバス制御手段により１組のバスを切断して１組
のバスを複数のバス構成に変更可能としたものである。
【００１１】請求項２記載のバス結合装置は、第１の機
能ユニット間の共用データの伝送経路となる第１の１組
のバスと、第２の機能ユニット間の共用データの伝送経
路となる第２の１組のバスとをソフトウェアを介して電
気的に接続するバス制御手段を持ち、このバス制御手段
により第１の１組のバスと第２の１組のバスとを接続し
て１組のバス構成に変更可能としたものである。
能ユニット間の共用データの伝送経路となる第１の１組
のバスと、第２の機能ユニット間の共用データの伝送経
路となる第２の１組のバスとをソフトウェアを介して電
気的に接続するバス制御手段を持ち、このバス制御手段
により第１の１組のバスと第２の１組のバスとを接続し
て１組のバス構成に変更可能としたものである。
【００１２】
【作用】この発明の構成によれば、バス制御手段によ
り、ソフトウェアを介して電気的にバスの切断と接続ま
たはバス間の切断と接続を可能としたことにより、１組
のバス構成から複数のバス構成への変更および複数のバ
ス構成から１組のバス構成への変更が任意に可能とな
る。
り、ソフトウェアを介して電気的にバスの切断と接続ま
たはバス間の切断と接続を可能としたことにより、１組
のバス構成から複数のバス構成への変更および複数のバ
ス構成から１組のバス構成への変更が任意に可能とな
る。
【００１３】したがって、複数の機能ユニット間の共用
データの伝送経路を１組のバスにより構成した場合にこ
の１組のバスをバス制御手段により分割することによっ
て、バスに接続した各機能ユニットのバス権獲得待ち状
態をなくすことができる。また、第１の機能ユニット間
の第１の共用データの伝送経路を第１の１組のバスによ
り構成し、第２の機能ユニット間の第２の共用データの
伝送経路を第２の１組のバスにより構成した場合にバス
制御手段により第１の１組のバスと第２の１組のバスと
を接続することによって、システムに占めるバス配線量
の割合を増大させることがなく、第１および第２の１組
のバスに接続した各機能ユニットのバス権獲得待ち状態
を低減することができる。
データの伝送経路を１組のバスにより構成した場合にこ
の１組のバスをバス制御手段により分割することによっ
て、バスに接続した各機能ユニットのバス権獲得待ち状
態をなくすことができる。また、第１の機能ユニット間
の第１の共用データの伝送経路を第１の１組のバスによ
り構成し、第２の機能ユニット間の第２の共用データの
伝送経路を第２の１組のバスにより構成した場合にバス
制御手段により第１の１組のバスと第２の１組のバスと
を接続することによって、システムに占めるバス配線量
の割合を増大させることがなく、第１および第２の１組
のバスに接続した各機能ユニットのバス権獲得待ち状態
を低減することができる。
【００１４】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１はこの発明の第１の実施例の
バス結合装置の構成を示すブロック図、図２および図３
は同バス結合装置のバス分割時を説明するためのブロッ
ク図である。なお、図２および図３において、図１と同
符号の部分は同様の部分を示す。
照しながら説明する。図１はこの発明の第１の実施例の
バス結合装置の構成を示すブロック図、図２および図３
は同バス結合装置のバス分割時を説明するためのブロッ
ク図である。なお、図２および図３において、図１と同
符号の部分は同様の部分を示す。
【００１５】図１に示すように、マイクロコンピュータ
またはマイクロプロセッサにおいて、共用データの伝送
経路となる１組のバス１には、複数の機能ユニットすな
わち、演算器２や演算器制御部（図示せず）から構成さ
れるＣＰＵ３と、レジスタ（データメモリ）４と、レジ
スタ５，６と、レジスタ５，６のデータに基づいて周辺
部（図示せず）を制御する周辺部コントロール７，８と
が接続されている。
またはマイクロプロセッサにおいて、共用データの伝送
経路となる１組のバス１には、複数の機能ユニットすな
わち、演算器２や演算器制御部（図示せず）から構成さ
れるＣＰＵ３と、レジスタ（データメモリ）４と、レジ
スタ５，６と、レジスタ５，６のデータに基づいて周辺
部（図示せず）を制御する周辺部コントロール７，８と
が接続されている。
【００１６】また、９はＣＰＵ３により出力されるバス
制御信号、１０はバス１をソフトウェアにより電気的に
切断および接続するためのバス制御手段となるトランス
ファーゲート、１１，１４はレジスタ４をバス１に接続
するためのバス、１３はバス１４をソフトウエアにより
電気的に切断および接続するためのバス制御手段となる
トランスファーゲート、１２はＮＯＴ回路、１５は周辺
部コントロール７，８より出力される呼出信号をＣＰＵ
３に入力するためのＣＰＵ・周辺部間信号線である。ま
た、レジスタ４はマルチポートメモリであり、バス１
１，１４を接続した相異なる２つのポートを有してお
り、また、このレジスタ４のデータは、各ユニット（演
算器２およびレジスタ５，６）に共通して用いられる共
用データである。また、レジスタ５，６は、周辺部コン
トロール７，８が使用すべきデータをバス１を介して獲
得し、周辺部の動作結果を再びバス１に出力するもので
あり、ＣＰＵ３と非同期に動作する。
制御信号、１０はバス１をソフトウェアにより電気的に
切断および接続するためのバス制御手段となるトランス
ファーゲート、１１，１４はレジスタ４をバス１に接続
するためのバス、１３はバス１４をソフトウエアにより
電気的に切断および接続するためのバス制御手段となる
トランスファーゲート、１２はＮＯＴ回路、１５は周辺
部コントロール７，８より出力される呼出信号をＣＰＵ
３に入力するためのＣＰＵ・周辺部間信号線である。ま
た、レジスタ４はマルチポートメモリであり、バス１
１，１４を接続した相異なる２つのポートを有してお
り、また、このレジスタ４のデータは、各ユニット（演
算器２およびレジスタ５，６）に共通して用いられる共
用データである。また、レジスタ５，６は、周辺部コン
トロール７，８が使用すべきデータをバス１を介して獲
得し、周辺部の動作結果を再びバス１に出力するもので
あり、ＣＰＵ３と非同期に動作する。
【００１７】また、システム内に使用すべきデータが存
在するとすれば、レジスタ４、またはレジスタ５，６の
いずれかに格納されており、ＣＰＵ３から出力されるア
ドレス情報（図示せず）により、レジスタ４、またはレ
ジスタ５，６のいずれかが選択される。このように構成
したバス結合装置では、ＣＰＵ３の動作によりバス１を
介してレジスタ５または６にデータを書き込み、このデ
ータに基づいて周辺部が動作を開始し、ＣＰＵ３はバス
制御信号９を出力する。
在するとすれば、レジスタ４、またはレジスタ５，６の
いずれかに格納されており、ＣＰＵ３から出力されるア
ドレス情報（図示せず）により、レジスタ４、またはレ
ジスタ５，６のいずれかが選択される。このように構成
したバス結合装置では、ＣＰＵ３の動作によりバス１を
介してレジスタ５または６にデータを書き込み、このデ
ータに基づいて周辺部が動作を開始し、ＣＰＵ３はバス
制御信号９を出力する。
【００１８】このバス制御信号９はトランスファーゲー
ト１０に入力されるとともにＮＯＴ回路１２を介してト
ランスファーゲート１３に入力される。バス１はトラン
スファーゲート１０により電気的に切断または接続可能
であり、また、バス１４はトランスファーゲート１３に
より電気的に切断または接続可能である。バス制御信号
９が“１”のときは、トランスファゲート１０はオン状
態となり、ＣＰＵ３およびレジスタ４が接続されている
バス１の部分と、レジスタ５および６が接続されている
バス１の部分とを電気的に接続することにより、バス１
は１本のバスとなる。同時に、トランスファーゲート１
３はオフ状態となり、バス１４は電気的に切断される。
ト１０に入力されるとともにＮＯＴ回路１２を介してト
ランスファーゲート１３に入力される。バス１はトラン
スファーゲート１０により電気的に切断または接続可能
であり、また、バス１４はトランスファーゲート１３に
より電気的に切断または接続可能である。バス制御信号
９が“１”のときは、トランスファゲート１０はオン状
態となり、ＣＰＵ３およびレジスタ４が接続されている
バス１の部分と、レジスタ５および６が接続されている
バス１の部分とを電気的に接続することにより、バス１
は１本のバスとなる。同時に、トランスファーゲート１
３はオフ状態となり、バス１４は電気的に切断される。
【００１９】また、バス制御信号９が“０”のときは、
トランスファゲート１０はオフ状態となり、バス１は、
ＣＰＵ３およびレジスタ４が接続されている部分（図２
参照）と、レジスタ４およびレジスタ５，６が接続され
ている部分（図３参照）とに電気的に切断される。同時
に、トランスファーゲート１３はオン状態となり、バス
１４を介してレジスタ４をバス１に結合させる（図３参
照）。
トランスファゲート１０はオフ状態となり、バス１は、
ＣＰＵ３およびレジスタ４が接続されている部分（図２
参照）と、レジスタ４およびレジスタ５，６が接続され
ている部分（図３参照）とに電気的に切断される。同時
に、トランスファーゲート１３はオン状態となり、バス
１４を介してレジスタ４をバス１に結合させる（図３参
照）。
【００２０】ＣＰＵ３およびレジスタ４間では演算デー
タや演算結果の引き渡しを行い、また、レジスタ５，６
およびレジスタ４間では周辺部動作データの引き渡しを
行う。このようなデータの引き渡しは、ＣＰＵ３と、周
辺部コントローラ７，８に接続した周辺部が非同期に動
作しているため、同時に発生することとなる。このよう
な場合、ＣＰＵ３はバス制御信号９を“０”とし、バス
１を電気的に切断しバス１４を接続してＣＰＵ３および
レジスタ４が接続されている部分（図２参照）と、レジ
スタ４およびレジスタ５，６が接続されている部分（図
３参照）とに分割する。これにより、レジスタ４および
レジスタ５，６間でのデータ伝送と、レジスタ４および
演算器３間でのデータ伝送とを独立して行うことがで
き、従来のようなバス権獲得待ち状態をなくすことがで
きる。
タや演算結果の引き渡しを行い、また、レジスタ５，６
およびレジスタ４間では周辺部動作データの引き渡しを
行う。このようなデータの引き渡しは、ＣＰＵ３と、周
辺部コントローラ７，８に接続した周辺部が非同期に動
作しているため、同時に発生することとなる。このよう
な場合、ＣＰＵ３はバス制御信号９を“０”とし、バス
１を電気的に切断しバス１４を接続してＣＰＵ３および
レジスタ４が接続されている部分（図２参照）と、レジ
スタ４およびレジスタ５，６が接続されている部分（図
３参照）とに分割する。これにより、レジスタ４および
レジスタ５，６間でのデータ伝送と、レジスタ４および
演算器３間でのデータ伝送とを独立して行うことがで
き、従来のようなバス権獲得待ち状態をなくすことがで
きる。
【００２１】また、ＣＰＵ３により周辺部の制御を行う
場合には、周辺部コントロール７，８からＣＰＵ３に、
ＣＰＵ・周辺部間信号線１５を介して呼び出し信号が出
力される。ＣＰＵ３はこの呼び出し信号を受けてバス制
御信号９を“１”としバス１を結合し、ＣＰＵ３からレ
ジスタ５，６にアクセス可能な状態とした後、バス１を
介し周辺部への制御を行なう。
場合には、周辺部コントロール７，８からＣＰＵ３に、
ＣＰＵ・周辺部間信号線１５を介して呼び出し信号が出
力される。ＣＰＵ３はこの呼び出し信号を受けてバス制
御信号９を“１”としバス１を結合し、ＣＰＵ３からレ
ジスタ５，６にアクセス可能な状態とした後、バス１を
介し周辺部への制御を行なう。
【００２２】このようにトランスファーゲート１０，１
３を用いてソフトウェアによりバス１の電気的な切断お
よび接続を任意に実行可能としたことにより、ＣＰＵ３
により周辺部を動作させるためにレジスタ５，６にデー
タを設定した後、バス権獲得待ち状態を設けなくてもＣ
ＰＵ３と周辺部は非同期に動作可能となり、システムス
ループットが向上する。
３を用いてソフトウェアによりバス１の電気的な切断お
よび接続を任意に実行可能としたことにより、ＣＰＵ３
により周辺部を動作させるためにレジスタ５，６にデー
タを設定した後、バス権獲得待ち状態を設けなくてもＣ
ＰＵ３と周辺部は非同期に動作可能となり、システムス
ループットが向上する。
【００２３】図４はこの発明の第２の実施例のバス結合
装置の構成を示すブロック図である。図４に示すよう
に、マイクロコンピュータまたはマイクロプロセッサに
おいて、ＲＯＭ１６は、第１の１組のバスとなるプログ
ラムデータバス（以下「バス」という。）１７を介して
プログラムデータフェッチ部１８に接続されており、Ｒ
ＯＭ１６およびプログラムデータフェッチ部１８は第１
の機能ユニットとなる。また、データＲＡＭ１９は、第
２の１組のバスとなるＲＡＭデータバス（以下「バス」
という。）２０を介して、オペランドアドレス計算部２
１に接続されており、データＲＡＭ１９およびオペラン
ドアドレス計算部２１は第２の機能ユニットとなる。ま
た、バス１７とバス２０は、バス制御手段となるトラン
スファーゲート２２を介して接続されており、バス調停
部２３からのバス結合信号２４が“１”のときに電気的
に接続される。また、バス調停部２３は、プログラムデ
ータフェッチ部１８およびオペランドアドレス計算部２
１からバス権獲得信号２５，２６を受取ることにより、
両者のＲＯＭ１６またはデータＲＡＭ１９へのアクセス
に対して調停を行なうものである。また、オペランドア
ドレス計算部２１は、マイクロコンピュータまたはマイ
クロプロセッサのオペランドデータ獲得先を決定する。
なお、バス権獲得に関する優先度は（オペランドアドレ
ス計算部２１）＞（プログラムデータフェッチ部１８）
とする。
装置の構成を示すブロック図である。図４に示すよう
に、マイクロコンピュータまたはマイクロプロセッサに
おいて、ＲＯＭ１６は、第１の１組のバスとなるプログ
ラムデータバス（以下「バス」という。）１７を介して
プログラムデータフェッチ部１８に接続されており、Ｒ
ＯＭ１６およびプログラムデータフェッチ部１８は第１
の機能ユニットとなる。また、データＲＡＭ１９は、第
２の１組のバスとなるＲＡＭデータバス（以下「バス」
という。）２０を介して、オペランドアドレス計算部２
１に接続されており、データＲＡＭ１９およびオペラン
ドアドレス計算部２１は第２の機能ユニットとなる。ま
た、バス１７とバス２０は、バス制御手段となるトラン
スファーゲート２２を介して接続されており、バス調停
部２３からのバス結合信号２４が“１”のときに電気的
に接続される。また、バス調停部２３は、プログラムデ
ータフェッチ部１８およびオペランドアドレス計算部２
１からバス権獲得信号２５，２６を受取ることにより、
両者のＲＯＭ１６またはデータＲＡＭ１９へのアクセス
に対して調停を行なうものである。また、オペランドア
ドレス計算部２１は、マイクロコンピュータまたはマイ
クロプロセッサのオペランドデータ獲得先を決定する。
なお、バス権獲得に関する優先度は（オペランドアドレ
ス計算部２１）＞（プログラムデータフェッチ部１８）
とする。
【００２４】このように構成したバス結合装置は、プロ
グラムデータフェッチ部１８によりＲＯＭ１６にアクセ
スし、オペランドアドレス計算部２１によりデータＲＡ
Ｍ１９にアクセスする場合には、バス結合信号２４を
“０”とすることによりトランスファーゲート２２をオ
フ状態とし、バス１７およびバス２０を非接続とする。
これにより、プログラムデータフェッチ部１８はＲＯＭ
１６にアクセスし、オペランドアドレス計算部２１はデ
ータＲＡＭ１９にアクセスする。
グラムデータフェッチ部１８によりＲＯＭ１６にアクセ
スし、オペランドアドレス計算部２１によりデータＲＡ
Ｍ１９にアクセスする場合には、バス結合信号２４を
“０”とすることによりトランスファーゲート２２をオ
フ状態とし、バス１７およびバス２０を非接続とする。
これにより、プログラムデータフェッチ部１８はＲＯＭ
１６にアクセスし、オペランドアドレス計算部２１はデ
ータＲＡＭ１９にアクセスする。
【００２５】次に、プログラムデータフェッチ部１８が
データＲＡＭ１９からデータを獲得する場合を説明す
る。バス調停部２３は、オペランドアドレス計算部２１
がデータＲＡＭ１９をアクセスしていないことを確認
し、バス結合信号２４を“１”とすることにより、トラ
ンスファーゲート２２をオン状態とし、バス１７とバス
２０を接続する。これにより、プログラムデータフェッ
チ部１８は、バス２０，トランスファーゲート２２およ
びバス１７を介して、データＲＡＭ１９のデータ獲得が
可能となる。なお、オペランドアドレス計算部２１が、
データＲＡＭ１９をアクセスしている場合には、バス調
停部２３は、アクセス中断信号２７をプログラムデータ
フェッチ部１８に出力しアクセス待ち状態とする。
データＲＡＭ１９からデータを獲得する場合を説明す
る。バス調停部２３は、オペランドアドレス計算部２１
がデータＲＡＭ１９をアクセスしていないことを確認
し、バス結合信号２４を“１”とすることにより、トラ
ンスファーゲート２２をオン状態とし、バス１７とバス
２０を接続する。これにより、プログラムデータフェッ
チ部１８は、バス２０，トランスファーゲート２２およ
びバス１７を介して、データＲＡＭ１９のデータ獲得が
可能となる。なお、オペランドアドレス計算部２１が、
データＲＡＭ１９をアクセスしている場合には、バス調
停部２３は、アクセス中断信号２７をプログラムデータ
フェッチ部１８に出力しアクセス待ち状態とする。
【００２６】次に、オペランドアドレス計算部２１が、
ＲＯＭ１６からデータを獲得する場合を説明する。バス
調停部２３はプログラムデータフェッチ部１８に対して
アクセス中断信号２７を出力することにより、プログラ
ムデータフェッチ部１８をアクセス待ち状態とし、さら
にバス結合信号２４を“１”にしてバス１７とバス２０
を接続する。これにより、オペランドアドレス計算部２
１は、バス２０，トランスファーゲート２２およびバス
１７を介して、ＲＯＭ１６のデータ獲得が可能となる。
ＲＯＭ１６からデータを獲得する場合を説明する。バス
調停部２３はプログラムデータフェッチ部１８に対して
アクセス中断信号２７を出力することにより、プログラ
ムデータフェッチ部１８をアクセス待ち状態とし、さら
にバス結合信号２４を“１”にしてバス１７とバス２０
を接続する。これにより、オペランドアドレス計算部２
１は、バス２０，トランスファーゲート２２およびバス
１７を介して、ＲＯＭ１６のデータ獲得が可能となる。
【００２７】このようにトランスファーゲート２２を用
いてソフトウェアによりバス１７およびバス２０間の電
気的な接続を行うことにより、プログラムフェッチ部１
８からデータＲＡＭ１９へのアクセスまたはオペランド
アドレス計算部２１からＲＯＭ１６へのアクセスを行う
ことができる。これにより、システム内に複数のバス構
成すなわちプログラムデータの伝送経路となるバス１７
およびＲＡＭデータの伝送経路となるバス２０が存在す
る場合でも、従来のように各機能ユニットの全てにバス
を配線することが不要となり、したがってシステムに占
めるバス配線量の割合が増大することがなく、また、同
一バス・別アクセスタイミングによるバス権獲得待ち状
態も極力押さえることができる。
いてソフトウェアによりバス１７およびバス２０間の電
気的な接続を行うことにより、プログラムフェッチ部１
８からデータＲＡＭ１９へのアクセスまたはオペランド
アドレス計算部２１からＲＯＭ１６へのアクセスを行う
ことができる。これにより、システム内に複数のバス構
成すなわちプログラムデータの伝送経路となるバス１７
およびＲＡＭデータの伝送経路となるバス２０が存在す
る場合でも、従来のように各機能ユニットの全てにバス
を配線することが不要となり、したがってシステムに占
めるバス配線量の割合が増大することがなく、また、同
一バス・別アクセスタイミングによるバス権獲得待ち状
態も極力押さえることができる。
【００２８】
【発明の効果】この発明のバス結合装置によれば、バス
制御手段により、ソフトウェアを介して電気的にバスの
切断と接続またはバス間の切断と接続を可能としたこと
により、１組のバス構成から複数のバス構成への変更お
よび複数のバス構成から１組のバス構成への変更が任意
に可能となる。
制御手段により、ソフトウェアを介して電気的にバスの
切断と接続またはバス間の切断と接続を可能としたこと
により、１組のバス構成から複数のバス構成への変更お
よび複数のバス構成から１組のバス構成への変更が任意
に可能となる。
【００２９】したがって、複数の機能ユニット間の共用
データの伝送経路を１組のバスにより構成した場合にこ
の１組のバスをバス制御手段により分割することによっ
て、バスに接続した各機能ユニットのバス権獲得待ち状
態をなくすことができる。また、第１の機能ユニット間
の第１の共用データの伝送経路を第１の１組のバスによ
り構成し、第２の機能ユニット間の第２の共用データの
伝送経路を第２の１組のバスにより構成した場合にバス
制御手段により第１の１組のバスと第２の１組のバスと
を接続することによって、システムに占めるバス配線量
の割合を増大させることがなく、第１および第２の１組
のバスに接続した各機能ユニットのバス権獲得待ち状態
を低減することができる。
データの伝送経路を１組のバスにより構成した場合にこ
の１組のバスをバス制御手段により分割することによっ
て、バスに接続した各機能ユニットのバス権獲得待ち状
態をなくすことができる。また、第１の機能ユニット間
の第１の共用データの伝送経路を第１の１組のバスによ
り構成し、第２の機能ユニット間の第２の共用データの
伝送経路を第２の１組のバスにより構成した場合にバス
制御手段により第１の１組のバスと第２の１組のバスと
を接続することによって、システムに占めるバス配線量
の割合を増大させることがなく、第１および第２の１組
のバスに接続した各機能ユニットのバス権獲得待ち状態
を低減することができる。
【００３０】その結果、ハードウェア負担の少なく、か
つバス権獲得待ち状態を極力押さえ、システムスループ
ットを向上させるバス結合装置を実現することができ
る。
つバス権獲得待ち状態を極力押さえ、システムスループ
ットを向上させるバス結合装置を実現することができ
る。
【図１】この発明の第１の実施例のバス結合装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】同バス結合装置のバス分割時を説明するための
ブロック図である。
ブロック図である。
【図３】同バス結合装置のバス分割時を説明するための
ブロック図である。
ブロック図である。
【図４】この発明の第２の実施例のバス結合装置の構成
を示すブロック図である。
を示すブロック図である。
１ バス（１組のバス） ２ 演算器（機能ユニット） ４ レジスタ（機能ユニット） ５ レジスタ（機能ユニット） ６ レジスタ（機能ユニット） 10 トランスファーゲート（バス制御手段） 13 トランスファーゲート（バス制御手段） 17 プログラムデータバス（第１の１組のバス） 20 ＲＡＭデータバス（第２の１組のバス） 22 トランスファーゲート（バス制御手段） 16 ＲＯＭ（第１の機能ユニット） 18 プログラムデータフェッチ部（第１の機能ユニッ
ト） 19 データＲＡＭ（第２の機能ユニット） 21 オペランドアドレス計算部（第２の機能ユニッ
ト）
ト） 19 データＲＡＭ（第２の機能ユニット） 21 オペランドアドレス計算部（第２の機能ユニッ
ト）
Claims (2)
- 【請求項１】 複数の機能ユニット間の共用データの伝
送経路を１組のバスにより構成し、ソフトウェアを介し
て電気的に前記１組のバスを切断または接続するバス制
御手段を持ち、このバス制御手段により前記１組のバス
を切断して前記１組のバスを複数のバス構成に変更可能
としたことを特徴とするバス結合装置。 - 【請求項２】 第１の機能ユニット間の共用データの伝
送経路となる第１の１組のバスと、第２の機能ユニット
間の共用データの伝送経路となる第２の１組のバスとを
ソフトウェアを介して電気的に接続するバス制御手段を
持ち、このバス制御手段により前記第１の１組のバスと
前記第２の１組のバスとを接続して１組のバス構成に変
更可能としたことを特徴とするバス結合装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27253491A JPH05108553A (ja) | 1991-10-21 | 1991-10-21 | バス結合装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27253491A JPH05108553A (ja) | 1991-10-21 | 1991-10-21 | バス結合装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108553A true JPH05108553A (ja) | 1993-04-30 |
Family
ID=17515238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27253491A Pending JPH05108553A (ja) | 1991-10-21 | 1991-10-21 | バス結合装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003085128A (ja) * | 2001-09-13 | 2003-03-20 | Fujitsu Ltd | 半導体装置 |
| JPWO2017038557A1 (ja) * | 2015-09-01 | 2018-06-14 | 株式会社北里コーポレーション | 胚移植用具および胚移植用器具 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262870A (ja) * | 1985-05-16 | 1986-11-20 | Mitsubishi Electric Corp | バス制御方式 |
| JPS6431251A (en) * | 1987-07-28 | 1989-02-01 | Nec Corp | Microprocessor |
| JPH01177664A (ja) * | 1988-01-07 | 1989-07-13 | Nec Corp | バス接続制御方式 |
| JPH02130662A (ja) * | 1988-11-10 | 1990-05-18 | Fujitsu Ltd | 情報処理システム |
-
1991
- 1991-10-21 JP JP27253491A patent/JPH05108553A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262870A (ja) * | 1985-05-16 | 1986-11-20 | Mitsubishi Electric Corp | バス制御方式 |
| JPS6431251A (en) * | 1987-07-28 | 1989-02-01 | Nec Corp | Microprocessor |
| JPH01177664A (ja) * | 1988-01-07 | 1989-07-13 | Nec Corp | バス接続制御方式 |
| JPH02130662A (ja) * | 1988-11-10 | 1990-05-18 | Fujitsu Ltd | 情報処理システム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003085128A (ja) * | 2001-09-13 | 2003-03-20 | Fujitsu Ltd | 半導体装置 |
| JPWO2017038557A1 (ja) * | 2015-09-01 | 2018-06-14 | 株式会社北里コーポレーション | 胚移植用具および胚移植用器具 |
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