JP2522855B2 - システム記憶装置の制御システム - Google Patents
システム記憶装置の制御システムInfo
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- JP2522855B2 JP2522855B2 JP2277080A JP27708090A JP2522855B2 JP 2522855 B2 JP2522855 B2 JP 2522855B2 JP 2277080 A JP2277080 A JP 2277080A JP 27708090 A JP27708090 A JP 27708090A JP 2522855 B2 JP2522855 B2 JP 2522855B2
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Description
【発明の詳細な説明】 ［概要］ システム記憶装置と複数のデータ処理装置が接続され
たシステムにおけるシステム記憶装置の制御システムに
関し、 システムの構成を簡略化することを目的とし、 システム記憶装置と複数のデータ処理装置が接続さ
れ、各データ処理装置とシステム記憶装置間のデータの
転送はチャネルを経由せず直接転送するシステムにおい
て、各データ処理装置は当該データ処理システムを制御
するサービスプロセッサを、システム記憶装置は当該シ
ステム記憶装置を制御するサービスプロセッサをそれぞ
れ別個に持ち、それぞれのサービスプロセッサ間を制御
信号線で接続し、データ処理装置から出される構成制御
関連の命令をシステム記憶装置側サービスプロセッサ経
由でシステム記憶装置に送り、実行するように構成す
る。
たシステムにおけるシステム記憶装置の制御システムに
関し、 システムの構成を簡略化することを目的とし、 システム記憶装置と複数のデータ処理装置が接続さ
れ、各データ処理装置とシステム記憶装置間のデータの
転送はチャネルを経由せず直接転送するシステムにおい
て、各データ処理装置は当該データ処理システムを制御
するサービスプロセッサを、システム記憶装置は当該シ
ステム記憶装置を制御するサービスプロセッサをそれぞ
れ別個に持ち、それぞれのサービスプロセッサ間を制御
信号線で接続し、データ処理装置から出される構成制御
関連の命令をシステム記憶装置側サービスプロセッサ経
由でシステム記憶装置に送り、実行するように構成す
る。
［産業上の利用分野］ 本発明はシステム記憶装置（SSU）と複数のデータ処
理装置が接続されたシステムにおけるシステム記憶装置
の制御システムに関する。
理装置が接続されたシステムにおけるシステム記憶装置
の制御システムに関する。
システム記憶装置を複数のデータ処理装置が共有する
システムが従来より用いられている。例えば、ホットス
タンバイシステムでは、システム記憶装置との間でデー
タの転送を行っているデータ処理システムに障害が発生
したら、速やかに他のデータ処理装置に切換えて処理を
続行できるようになっている。この種のシステムでは、
各データ転送バスが各データ処理装置毎にシステム記憶
装置と直接接続されている場合が多く、かつそれぞれの
データ処理装置をサービスプロセッサ（SVP）で制御し
ているため、構成が複雑であり、簡単な構成のシステム
が要求されている。
システムが従来より用いられている。例えば、ホットス
タンバイシステムでは、システム記憶装置との間でデー
タの転送を行っているデータ処理システムに障害が発生
したら、速やかに他のデータ処理装置に切換えて処理を
続行できるようになっている。この種のシステムでは、
各データ転送バスが各データ処理装置毎にシステム記憶
装置と直接接続されている場合が多く、かつそれぞれの
データ処理装置をサービスプロセッサ（SVP）で制御し
ているため、構成が複雑であり、簡単な構成のシステム
が要求されている。
［従来の技術］ 第６図は従来システムの構成概念図である。図におい
て、１はシステム記憶装置で、例えば半導体メモリが用
いられ、高速の書込みと読出しができるようになってい
る。２は該システム記憶装置１と接続された複数のデー
タ処理装置（クラスタともいう）である。３は各データ
処理装置２とシステム記憶装置１間を接続するデータ転
送バスである。図に示すように、データ処理装置２とシ
ステム記憶装置１間はデータ転送バス３で直接接続され
ている。
て、１はシステム記憶装置で、例えば半導体メモリが用
いられ、高速の書込みと読出しができるようになってい
る。２は該システム記憶装置１と接続された複数のデー
タ処理装置（クラスタともいう）である。３は各データ
処理装置２とシステム記憶装置１間を接続するデータ転
送バスである。図に示すように、データ処理装置２とシ
ステム記憶装置１間はデータ転送バス３で直接接続され
ている。
４は各データ処理装置２と接続され、該データ処理装
置２の各種制御を行うサービスプロセッサ（SVP）、５
は各サービスプロセッサ４とシステム記憶装置１間を接
続するSVP制御バスである。図では、データ処理装置２
は２個示しているが、例えば４個等の任意の数であって
もよい。
置２の各種制御を行うサービスプロセッサ（SVP）、５
は各サービスプロセッサ４とシステム記憶装置１間を接
続するSVP制御バスである。図では、データ処理装置２
は２個示しているが、例えば４個等の任意の数であって
もよい。
このように構成されたシステムにおいて、各データ処
理装置２はその内部のメモリコントロールユニットの制
御の下に、システム記憶装置１とデータ処理装置２内部
のメモリとの間でデータ転送を行う。この場合におい
て、各データ処理装置２間のシステム記憶装置１へのア
クセスの競合制御等は、データ処理装置２内のCPUが行
う。サービスプロセッサ４は、自己の相当するデータ処
理装置２の動作を必要に応じてチェックし、メンテナン
スを行っている。チェックの結果、障害等が発生してい
たら、データ処理装置２をシステム記憶装置１から切り
離す等の構成制御を行っている。
理装置２はその内部のメモリコントロールユニットの制
御の下に、システム記憶装置１とデータ処理装置２内部
のメモリとの間でデータ転送を行う。この場合におい
て、各データ処理装置２間のシステム記憶装置１へのア
クセスの競合制御等は、データ処理装置２内のCPUが行
う。サービスプロセッサ４は、自己の相当するデータ処
理装置２の動作を必要に応じてチェックし、メンテナン
スを行っている。チェックの結果、障害等が発生してい
たら、データ処理装置２をシステム記憶装置１から切り
離す等の構成制御を行っている。
メンテナンスとしては、例えばSVP制御バス５からシ
ステム記憶装置１にデータを入れてやるスキャン・イン
動作や、システム記憶装置１のラッチデータをチェック
するスキャンアウト動作等により行う方法がある。な
お、ホットスタンバイ動作を行なわせる場合には、SVP4
あるいはデータ処理装置２がデータ処理装置２の障害を
発見したら、速やかに他のデータ処理装置２に切換える
ようにする。
ステム記憶装置１にデータを入れてやるスキャン・イン
動作や、システム記憶装置１のラッチデータをチェック
するスキャンアウト動作等により行う方法がある。な
お、ホットスタンバイ動作を行なわせる場合には、SVP4
あるいはデータ処理装置２がデータ処理装置２の障害を
発見したら、速やかに他のデータ処理装置２に切換える
ようにする。
［発明が解決しようとする課題］ 上述した従来システムでは、データ処理装置２からア
クセスできるシステム記憶装置１は、専用のサービスプ
ロセッサを持たないため、接続している各データ処理装
置２側のサービスプロセッサ４でシステム記憶装置１の
制御を行っているため、以下に示すような問題があっ
た。
クセスできるシステム記憶装置１は、専用のサービスプ
ロセッサを持たないため、接続している各データ処理装
置２側のサービスプロセッサ４でシステム記憶装置１の
制御を行っているため、以下に示すような問題があっ
た。
全てのデータ処理装置２のサービスプロセッサ４から
アクセスできなければならないため、システム記憶装置
１に各データ処理装置からのアクセス口（インタフェー
ス）が必要になる。
アクセスできなければならないため、システム記憶装置
１に各データ処理装置からのアクセス口（インタフェー
ス）が必要になる。
異なる種類のデータ処理装置２をシステム記憶装置１
に接続する場合、通常アクセス口はデータ処理装置２の
種類毎に異なるサポートが必要になる。
に接続する場合、通常アクセス口はデータ処理装置２の
種類毎に異なるサポートが必要になる。
サービスプロセッサ４は、通常データ処理装置２の内
部に固有な制御も受け持っているので、システム記憶装
置１の接続はそのデータ処理装置２のサービスプロセッ
サ４にシステム記憶装置１の内部に固有な制御を受け持
たせなければならなくなる。
部に固有な制御も受け持っているので、システム記憶装
置１の接続はそのデータ処理装置２のサービスプロセッ
サ４にシステム記憶装置１の内部に固有な制御を受け持
たせなければならなくなる。
個別に出る各データ処理装置２からの構成制御関連の
命令は、システム記憶装置１で優先制御するか、あるい
はデータ処理装置２のサービスプロセッサ４間にLANを
新たに接続し、それを使用して優先制御をサービスプロ
セッサ４間で行うことが必要となる。
命令は、システム記憶装置１で優先制御するか、あるい
はデータ処理装置２のサービスプロセッサ４間にLANを
新たに接続し、それを使用して優先制御をサービスプロ
セッサ４間で行うことが必要となる。
このように、従来システムでは構成が複雑となり、そ
の制御も複雑であった。
の制御も複雑であった。
本発明はこのような課題に鑑みてなされたものであっ
て、システムの構成を簡略化することができるシステム
記憶装置の制御システムを提供することを目的としてい
る。
て、システムの構成を簡略化することができるシステム
記憶装置の制御システムを提供することを目的としてい
る。
［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。第６図と同
一のものは、同一の符号を付して示す。図において、１
はシステム記憶装置、２は該システム記憶装置１と接続
される複数のデータ処理装置である。各データ処理装置
２とシステム記憶装置１間のデータの転送はチャネルを
経由せず直接転送するようになっている。10は各データ
処理装置２を制御するサービスプロセッサ（SVP）、11
はシステム記憶装置１を制御するサービスプロセッサで
ある。これらサービスプロセッサ10と11間は制御信号線
12により接続されている。
一のものは、同一の符号を付して示す。図において、１
はシステム記憶装置、２は該システム記憶装置１と接続
される複数のデータ処理装置である。各データ処理装置
２とシステム記憶装置１間のデータの転送はチャネルを
経由せず直接転送するようになっている。10は各データ
処理装置２を制御するサービスプロセッサ（SVP）、11
はシステム記憶装置１を制御するサービスプロセッサで
ある。これらサービスプロセッサ10と11間は制御信号線
12により接続されている。
［作用］ それぞれのサービスプロセッサ10,11間を制御信号線1
2で接続し、データ処理装置２から出される構成制御関
連の命令をシステム記憶装置側サービスプロセッサ11経
由でシステム記憶装置１に送り、実行するように構成す
る。そして、システム記憶装置１の内部に固有の制御は
システム記憶装置側サービスプロセッサ11で制御し、デ
ータ処理装置２から出力される構成制御関連の命令は制
御信号線12経由で、データ処理装置側サービスプロセッ
サ10からシステム記憶装置側サービスプロセッサ11に送
り、当該サービスプロセッサ11により実行させるように
する。これにより、従来システムのように、各データ処
理装置２付属のサービスプロセッサがシステム記憶装置
１と直接接続される構成（第６図参照）が不要となり、
システム構成の簡略化が図れる。
2で接続し、データ処理装置２から出される構成制御関
連の命令をシステム記憶装置側サービスプロセッサ11経
由でシステム記憶装置１に送り、実行するように構成す
る。そして、システム記憶装置１の内部に固有の制御は
システム記憶装置側サービスプロセッサ11で制御し、デ
ータ処理装置２から出力される構成制御関連の命令は制
御信号線12経由で、データ処理装置側サービスプロセッ
サ10からシステム記憶装置側サービスプロセッサ11に送
り、当該サービスプロセッサ11により実行させるように
する。これにより、従来システムのように、各データ処
理装置２付属のサービスプロセッサがシステム記憶装置
１と直接接続される構成（第６図参照）が不要となり、
システム構成の簡略化が図れる。
［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第２図は本発明の一実施例を示す構成ブロック図であ
る。第１図と同一のものは、同一の符号を付して示す。
図において、システム記憶装置１は、システム記憶装置
本体1a,SCIインタフェース部1b及びデータインタフェー
ス部1cとで構成されている。データ処理装置２は、CPU2
a,メモリコントロールユニット（MCU）2b,主記憶装置
（MSU）2c及びチャネルプロセッサ（CHP）2dとで構成さ
れている。
る。第１図と同一のものは、同一の符号を付して示す。
図において、システム記憶装置１は、システム記憶装置
本体1a,SCIインタフェース部1b及びデータインタフェー
ス部1cとで構成されている。データ処理装置２は、CPU2
a,メモリコントロールユニット（MCU）2b,主記憶装置
（MSU）2c及びチャネルプロセッサ（CHP）2dとで構成さ
れている。
13はサービスプロセッサ10とデータ処理装置２間のイ
ンタフェース制御回路（SCI）、14はサービスプロセッ
サ10とLAN12間のインタフェース制御回路（XCA）であ
る。ここでは、制御信号線12としてLAN（ローカル・エ
リア・ネットワーク）が用いられている。
ンタフェース制御回路（SCI）、14はサービスプロセッ
サ10とLAN12間のインタフェース制御回路（XCA）であ
る。ここでは、制御信号線12としてLAN（ローカル・エ
リア・ネットワーク）が用いられている。
15はシステム記憶装置側サービスプロセッサ11とLAN1
2間のインタフェース制御回路、16はシステム記憶装置
側サービスプロセッサ11とシステム記憶装置１間のイン
タフェース制御回路である。このように構成された回路
の動作を説明すれば、以下のとおりである。
2間のインタフェース制御回路、16はシステム記憶装置
側サービスプロセッサ11とシステム記憶装置１間のイン
タフェース制御回路である。このように構成された回路
の動作を説明すれば、以下のとおりである。
先ず、通常のシステム記憶装置１とデータ処理装置２
間のデータの転送は、以下のようにして行われる。先
ず、データ処理装置２内のCPU2aがメモリコントロール
ユニット2bに起動をかける。このCPU2aからの起動を受
け取ると、メモリコントロールユニット2bは、システム
記憶装置１と主記憶装置2c間でデータ転送を開始する。
間のデータの転送は、以下のようにして行われる。先
ず、データ処理装置２内のCPU2aがメモリコントロール
ユニット2bに起動をかける。このCPU2aからの起動を受
け取ると、メモリコントロールユニット2bは、システム
記憶装置１と主記憶装置2c間でデータ転送を開始する。
このデータ転送には、システム記憶装置１からのデー
タの読込み、又はシステム記憶装置１へのデータの書込
みの両方を含む。例えば、システム記憶装置１から読出
したデータを主記憶装置2cに書込む場合には、システム
記憶装置本体1a→データ・インタフェース部1c→メモリ
コントロールユニット2b→主記憶装置2cの流れでデータ
転送が行われる。このようなデータ転送が終了したら、
メモリコントロールユニット2bからCPU2aに割込みでデ
ータ転送終了通知を上げる。
タの読込み、又はシステム記憶装置１へのデータの書込
みの両方を含む。例えば、システム記憶装置１から読出
したデータを主記憶装置2cに書込む場合には、システム
記憶装置本体1a→データ・インタフェース部1c→メモリ
コントロールユニット2b→主記憶装置2cの流れでデータ
転送が行われる。このようなデータ転送が終了したら、
メモリコントロールユニット2bからCPU2aに割込みでデ
ータ転送終了通知を上げる。
次に、サービスプロセッサ10によるデータ処理装置２
のメンテナンス処理について説明する。データ処理装置
側サービスプロセッサ10は、LAN12に対して構成制御関
連の命令を発行する。この命令は、サービスプロセッサ
10→インタフェース制御回路14→LAN12→インタフェー
ス制御回路15→システム記憶装置側サービスプロセッサ
11のルートでシステム記憶装置側サービスプロセッサ11
に入る。システム記憶装置側サービスプロセッサ11は、
データ処理装置側サービスプロセッサ10からの命令を受
け取ると、その命令に応じた制御をシステム記憶装置１
に対して行う。例えば、前述したスキャン・イン，スキ
ャン・アウト等を行う。
のメンテナンス処理について説明する。データ処理装置
側サービスプロセッサ10は、LAN12に対して構成制御関
連の命令を発行する。この命令は、サービスプロセッサ
10→インタフェース制御回路14→LAN12→インタフェー
ス制御回路15→システム記憶装置側サービスプロセッサ
11のルートでシステム記憶装置側サービスプロセッサ11
に入る。システム記憶装置側サービスプロセッサ11は、
データ処理装置側サービスプロセッサ10からの命令を受
け取ると、その命令に応じた制御をシステム記憶装置１
に対して行う。例えば、前述したスキャン・イン，スキ
ャン・アウト等を行う。
第３図はLAN12経由でデータ処理装置側サービスプロ
セッサ10とシステム記憶装置側サービスプロセッサ11間
で転送される各種命令の種類を示す図である。図には18
個の命令を示している。21はコマンド名を、22は命令の
方向を、23はデータの内容とバイト数を、24は使用目的
等を示している。データの方向22としては、サービスプ
ロセッサ→システム記憶装置，サービスプロセッサ→サ
ービスプロセッサ及びサービスプロセッサとシステム記
憶装置間の双方向通信の場合がある。
セッサ10とシステム記憶装置側サービスプロセッサ11間
で転送される各種命令の種類を示す図である。図には18
個の命令を示している。21はコマンド名を、22は命令の
方向を、23はデータの内容とバイト数を、24は使用目的
等を示している。データの方向22としては、サービスプ
ロセッサ→システム記憶装置，サービスプロセッサ→サ
ービスプロセッサ及びサービスプロセッサとシステム記
憶装置間の双方向通信の場合がある。
例えば、１番目の命令のコマンドは read TODという命令であり、その命令の方向はサー
ビスプロセッサ側からシステム記憶装置へ流れる。この
命令の内容は時刻データで、そのバイト数は８バイトで
ある。この命令は、初期立ち上げ時の時刻データをセッ
トするために用いられる。
ビスプロセッサ側からシステム記憶装置へ流れる。この
命令の内容は時刻データで、そのバイト数は８バイトで
ある。この命令は、初期立ち上げ時の時刻データをセッ
トするために用いられる。
次に、第17番目の命令 stopはサービスプロセッサからサービスプロセッサへ
与えられる命令であり、データの内容は当該サービスプ
ロセッサの識別番号（ID）が４バイトで与えられる。こ
の命令は、任意のCPUを停止指示するもので、試験用に
用いられる。
与えられる命令であり、データの内容は当該サービスプ
ロセッサの識別番号（ID）が４バイトで与えられる。こ
の命令は、任意のCPUを停止指示するもので、試験用に
用いられる。
第18番目の命令は startであり、サービスプロセッサからサービスプロ
セッサへの与えられ、データの内容は当該サービスプロ
セッサの識別番号（ID）が４バイトで与えられる。この
命令は、任意のCPUを起動指示するもので、試験用に用
いられる。その他の命令については、説明を省略する。
セッサへの与えられ、データの内容は当該サービスプロ
セッサの識別番号（ID）が４バイトで与えられる。この
命令は、任意のCPUを起動指示するもので、試験用に用
いられる。その他の命令については、説明を省略する。
次に、データ処理装置２を障害等のために切り離す
（リセット）する場合について説明する。その命令コー
ドは resetで与えられ、コマンドコードは0X0401で与えら
れる。第４図は、コマンドフレームのパラメータを示す
図である。ユニットコード（２バイト）とリセット種別
（２バイト）で構成される。ユニットコードは制御対象
ユニットを指定するものである。リセット種別は、リセ
ットの種別を指定するもので、第５図に示すとおりの種
別がある。
（リセット）する場合について説明する。その命令コー
ドは resetで与えられ、コマンドコードは0X0401で与えら
れる。第４図は、コマンドフレームのパラメータを示す
図である。ユニットコード（２バイト）とリセット種別
（２バイト）で構成される。ユニットコードは制御対象
ユニットを指定するものである。リセット種別は、リセ
ットの種別を指定するもので、第５図に示すとおりの種
別がある。
上述の説明では、システム記憶装置１と接続されるデ
ータ処理装置２の数が２個の場合について説明したが、
本発明はこれに限るものではなく、それ以上の数のデー
タ処理装置２が接続される場合であってもよい。また、
制御信号線12の種類も必ずしもLANに限る必要はなく、
その他の信号線であってもよい。
ータ処理装置２の数が２個の場合について説明したが、
本発明はこれに限るものではなく、それ以上の数のデー
タ処理装置２が接続される場合であってもよい。また、
制御信号線12の種類も必ずしもLANに限る必要はなく、
その他の信号線であってもよい。
［発明の効果］ 以上、詳細に説明したように、本発明によればシステ
ム記憶装置側に該システム記憶装置を制御するためのサ
ービスプロセッサを設け、このサービスプロセッサと各
データ処理装置対応のサービスプロセッサ間で制御信号
のやりとりを行うようにすることにより、システム記憶
装置側では、サーピスプロセッサとのアクセス口が不要
となり、システム構成を簡略化することができ、以下の
ような効果が得られる。
ム記憶装置側に該システム記憶装置を制御するためのサ
ービスプロセッサを設け、このサービスプロセッサと各
データ処理装置対応のサービスプロセッサ間で制御信号
のやりとりを行うようにすることにより、システム記憶
装置側では、サーピスプロセッサとのアクセス口が不要
となり、システム構成を簡略化することができ、以下の
ような効果が得られる。
システム記憶装置には専用のSVPのみ接続されるの
で、アクセス口は１個でよい。
で、アクセス口は１個でよい。
異なる種類のデータ処理装置をシステム記憶装置に接
続する場合でも、SVP間はLANで接続するため、その通信
手続きを守りさえすれば、SVP間の通信を行うことがで
きる。
続する場合でも、SVP間はLANで接続するため、その通信
手続きを守りさえすれば、SVP間の通信を行うことがで
きる。
システム記憶装置には専用のSVPが接続されるので、
そのSVPでシステム記憶装置の内部に固有の制御を行う
ため、システム記憶装置に接続するデータ処理装置のSV
Pへの影響はなくなる。
そのSVPでシステム記憶装置の内部に固有の制御を行う
ため、システム記憶装置に接続するデータ処理装置のSV
Pへの影響はなくなる。
個別に出る各データ処理装置からの構成制御関連の命
令は、システム記憶装置のSVPにより一括処理されるた
め、システム記憶装置あるいはSVP間での優先制御は必
要でなくなる。
令は、システム記憶装置のSVPにより一括処理されるた
め、システム記憶装置あるいはSVP間での優先制御は必
要でなくなる。
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図はデータ処理装置側サービスプロセッサとシステ
ム記憶装置側サービスプロセッサ間で転送される命令の
種類を示す図、 第４図はコマンドフレームのパラメータを示す図、 第５図はリセット種別を示す図、 第６図は従来システムの構成概念図である。 第１図において、 １はシステム記憶装置、 ２はデータ処理装置、 ３はデータ転送バス、 10はデータ処理装置側サービスプロセッサ、 11はシステム記憶装置側サービスプロセッサである。
ム記憶装置側サービスプロセッサ間で転送される命令の
種類を示す図、 第４図はコマンドフレームのパラメータを示す図、 第５図はリセット種別を示す図、 第６図は従来システムの構成概念図である。 第１図において、 １はシステム記憶装置、 ２はデータ処理装置、 ３はデータ転送バス、 10はデータ処理装置側サービスプロセッサ、 11はシステム記憶装置側サービスプロセッサである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋元 勲 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】システム記憶装置（１）と複数のデータ処
理装置（２）が接続され、各データ処理装置（２）とシ
ステム記憶装置（１）間のデータの転送はチャネルを経
由せず直接転送するシステムにおいて、 各データ処理装置（２）は当該データ処理システム
（２）を制御するサービスプロセッサ（10）を、システ
ム記憶装置（１）は当該システム記憶装置（１）を制御
するサービスプロセッサ（11）をそれぞれ別個に持ち、 それぞれのサービスプロセッサ（10），（11）間を制御
信号線（12）で接続し、データ処理装置（２）から出さ
れる構成制御関連の命令をシステム記憶装置側サービス
プロセッサ（11）経由でシステム記憶装置（１）に送
り、実行するように構成したことを特徴とするシステム
記憶装置の制御システム。 - 【請求項２】前記制御信号線（12）としてLANを用いた
ことを特徴とする請求項１記載のシステム記憶装置の制
御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277080A JP2522855B2 (ja) | 1990-10-16 | 1990-10-16 | システム記憶装置の制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277080A JP2522855B2 (ja) | 1990-10-16 | 1990-10-16 | システム記憶装置の制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04151754A JPH04151754A (ja) | 1992-05-25 |
| JP2522855B2 true JP2522855B2 (ja) | 1996-08-07 |
Family
ID=17578500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP2522855B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7574581B2 (en) | 2003-04-28 | 2009-08-11 | International Business Machines Corporation | Cross-chip communication mechanism in distributed node topology to access free-running scan registers in clock-controlled components |
-
1990
- 1990-10-16 JP JP2277080A patent/JP2522855B2/ja not_active Expired - Fee Related
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|---|---|
| JPH04151754A (ja) | 1992-05-25 |
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