JP2001223765A - 耐故障性システム及びその故障検出方法 - Google Patents

Abstract

(57)【要約】 【課題】 一つの情報処理装置の故障による影響を最小
限に留め、データの破壊や他の情報処理装置への影響を
与えない耐故障性システム及びその故障検出方法を提供
する。 【解決手段】 情報処理装置１０，２０からＩ／Ｏ装置
３６へのデータをそれぞれ第１バッファ３２ａ，３２ｂ
に記憶し、比較回路３７により両バッファに記憶されて
いるデータの整合性を照合する。整合性を有している場
合にはデータをＩ／Ｏ装置３６に転送し、整合性を有し
ていない場合には故障系を切り離して正常系で処理を継
続するようにしたので、故障が生じた際にＩ／Ｏ装置３
６に不適切なデータが転送されることがない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２４時間連続運転
が要求される通信網のノードシステムや企業内のサーバ
などに利用する耐故障性システムに関するものである。

【０００２】

【従来の技術】従来、この種の耐故障性システムを実現
する方式として、図１０に示すようなものが知られてい
る。図１０は従来の耐故障性システムの構成図である。

【０００３】図１０に示すように、この耐故障性システ
ムは、２つの情報処理装置１１０及び１２０を備えてい
る。各情報処理装置１１０，１２０は、それぞれバス１
１１，１２１を介して中央処理装置（以下ＣＰＵ（Cent
ral Processing Unit）と言う）１１２，１２２、主記
憶装置１１３，１２３、Ｉ／Ｏ装置１１４，１２４等が
接続されており、一対の情報処理装置１１０及び１２０
はそれぞれ同一の処理を行っている。

【０００４】各情報処理装置１１０及び１２０のバス１
１１，１２１には、照合回路１３０が接続されている。
この照合回路１３０は、各バス１１１及び１２１をモニ
タし、各バス１１１及び１２１に流れる情報を比較す
る。その結果、両者に流れる情報に不一致が生じた場合
には、各ＣＰＵ１１２，１２２に割込を上げて障害処理
を行っている。

【０００５】

【発明が解決しようとする課題】しかし、従来の耐故障
性システムには、以下のような問題点があった。すなわ
ち、照合回路１３０で障害を検出した際に、故障した情
報処理装置を切り離すとともに正常な情報処理装置で処
理を継続できたとしても、そのときには既に主記憶装置
のアクセスの他に、外部記憶装置やネットワークインタ
フェイスなどＩ／Ｏ装置のアクセスが終了している。こ
のため、一つの情報処理装置の障害による影響が大きく
なってしまい、障害復旧が困難となる場合があった。

【０００６】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、一つの情報処理装置
の故障による影響を最小限に留め、データの破壊や他の
情報処理装置への影響を与えない耐故障性システム及び
その故障検出方法を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明では、それぞれ中央処理装置とバス
とを有し互いに同一の処理を行う複数の情報処理装置
と、各情報処理装置のバスと接続するとともに各情報処
理装置における処理の同一性を照合する照合手段とを有
する耐故障性システムにおいて、前記照合手段を介して
各情報処理装置と接続する周辺回路を備え、前記照合手
段は、各情報処理装置に対応して設けた第１の記憶手段
と、各情報処理装置のバスに流れる周辺回路へのデータ
を該情報処理装置に対応する前記第１の記憶手段に転送
する第１の転送手段と、各第１の記憶手段に記憶されて
いるデータの整合性を照合する整合性照合手段と、整合
性照合手段により各第１の記憶手段に記憶されているデ
ータが整合性を有していると判定した場合には該データ
を周辺回路側に転送する第２の転送手段とを備えたこと
を特徴とするものを提案する。

【０００８】本発明によれば、各情報処理装置から周辺
回路へのデータは第１の転送手段により該情報処理装置
に対応する第１の記憶手段に記憶され、照合回路により
該第１の記憶手段に記憶された各情報処理装置に対応す
るデータの整合性が照合される。そして、各データが整
合性を有している場合には該データは周辺回路側に転送
される。したがって、データが整合性を有していない場
合には、あらかじめ用意された判断手法により疑わしい
データを判別し該データを周辺回路へ転送しないように
すれば、一つの情報処理装置の故障による影響を最小限
に留め、データの破壊や他の情報処理装置への影響を回
避することができる。

【０００９】また、請求項２の発明では、請求項１記載
の耐故障性システムにおいて、各情報処理装置から周辺
回路へのデータ書き込み時において、前記第１の転送手
段は、第１の記憶手段へのデータ転送が終了すると情報
処理装置に対して周辺回路へのデータ書き込みが終了し
たことを通知することを特徴とするものを提案する。

【００１０】本発明によれば、各情報処理装置から周辺
回路へのデータ書き込みを行う場合には、情報処理装置
は、第１の記憶手段にデータが記憶された時点で書き込
み終了の通知を受ける。すなわち、周辺回路への実際の
データ書き込みが終了していなくても書き込み終了通知
を受けることができるので、情報処理装置における周辺
回路へのデータ書き込みを高速化することができる。

【００１１】さらに、請求項３の発明では、請求項１又
は２何れか１項記載の耐故障性システムにおいて、前記
照合手段は、周辺回路側から各情報処理装置へのデータ
を記憶する第２の記憶手段と、該第２の記憶手段に記憶
されているデータを各情報処理装置へ転送するととも
に、周辺回路から各情報処理装置へのデータ書き込み時
において、第２の記憶手段へのデータ転送が終了すると
周辺回路に対して情報処理装置へのデータ書き込みが終
了したことを通知する第３の転送手段とを備えたことを
特徴とするものを提案する。

【００１２】本発明によれば、周辺回路から情報処理装
置へのデータ書き込み時には、第３の転送手段により該
データが第２の記憶手段に転送され、該転送が終了する
と、周辺回路に対して情報処理装置へのデータ書き込み
が終了したことが通知される。すなわち、情報処理装置
への実際のデータ書き込みが終了していなくても書き込
み終了通知を受けることができるので、周辺回路におけ
る情報処理装置へのデータ書き込みを高速化することが
できる。

【００１３】さらに、請求項４の発明では、それぞれ中
央処理装置とバスとを有し互いに同一の処理を行う複数
の情報処理装置と、各情報処理装置のバスと接続すると
ともに各情報処理装置における処理の同一性を照合する
照合手段とを有する耐故障性システムの故障検出方法に
おいて、前記照合手段を介して各情報処理装置と周辺回
路とを接続し、各情報処理装置に対応して第１の記憶手
段を設けるとともに、各情報処理装置のバスを流れる周
辺回路へのデータを該情報処理装置に対応する第１の記
憶手段に転送し、各第１の記憶手段に照合すべきデータ
が揃った際に該第１の記憶手段に記憶されているデータ
の整合性を照合し、該照合の結果整合性を有していない
場合には各情報処理装置に対して結果を報告し、整合性
を有している場合には該データを前記周辺回路に転送す
ることを特徴とするものを提案する。

【００１４】本発明によれば、各情報処理装置から周辺
回路へのデータは該情報処理装置に対応する第１の記憶
手段に記憶され、該第１の記憶手段に記憶された各情報
処理装置に対応するデータの整合性が照合される。そし
て、各データが整合性を有している場合には該データは
周辺回路側に転送される。また、データが整合性を有し
ていない場合には、各情報処理装置に対して該結果が報
告される。したがって、一つの情報処理装置の故障によ
る影響を最小限に留め、データの破壊や他の情報処理装
置への影響を回避することができる。

【００１５】さらに、請求項５の発明は、請求項４記載
の耐故障性システムの故障検出方法において、各情報処
理装置から周辺回路へのデータ書き込み時において、第
１の記憶手段へのデータ転送が終了すると情報処理装置
に対して周辺回路へのデータ書き込みが終了したことを
通知することを特徴とするものを提案する。

【００１６】本発明によれば、各情報処理装置から周辺
回路へのデータ書き込みを行う場合には、情報処理装置
は、第１の記憶手段にデータが記憶された時点で書き込
み終了の通知を受ける。すなわち、周辺回路への実際の
データ書き込みが終了していなくても書き込み終了通知
を受けることができるので、情報処理装置における周辺
回路へのデータ書き込みを高速化することができる。

【００１７】

【発明の実施の形態】本発明の一実施の形態に係る耐故
障性システムについて図面を参照して説明する。図１は
耐故障性システムの構成図、図２及び図３はバッファの
構造を説明する図である。

【００１８】図１に示すように、この耐故障性システム
は、同一の処理を行う情報処理装置１０及び２０と、各
情報処理装置１０及び２０と接続する耐故障性機構３０
とを備えている。

【００１９】各情報処理装置１０，２０は、それぞれ第
１バス１１，２１と、第１バス１１，２１に接続した中
央処理装置（以下ＣＰＵと言う）１２，２２、主記憶装
置１３，２３を備えるとともに、該第１バス１１，２１
にＩ／Ｏ装置を有する耐故障性機構３０を接続してい
る。このように、この耐故障性システムでは、耐故障性
を考慮してＩ／Ｏ装置を耐故障性機構３０側に配置する
とともに、性能低下を防止するために主記憶装置を各情
報処理装置１０，２０側に配置している。

【００２０】耐故障性機構３０は、それぞれ情報処理装
置１０，２０に対応して設けられた第１バスコントロー
ラ３１ａ，３１ｂと、各第１バスコントローラ３１ａ，
３１ｂに接続された第１バッファ３２ａ，３２ｂとを備
えている。第１のバスコントローラ３１ａ，３１ｂは、
それぞれ情報処理装置１０，２０の第１バス１１，２１
と接続している。また、第１バスコントローラ３１ａ，
３１ｂは、各情報処理装置１０，２０に設けられている
アービタ（図示省略）が行う調停により、対応する各第
１バス１１，２１の使用権を獲得・解放可能となってい
る。

【００２１】また、耐故障性機構３０は、第１バスコン
トローラ３１ａ，３１ｂと接続するとともに第２バス３
３と接続する第２コントローラ３４を備えている。この
第２バスコントローラ３４は、第２バス３３を調停する
アービタ（図示省略）を有している。また、この第２コ
ントローラ３４は、第２バッファ３５を備えている。

【００２２】さらに、耐故障性機構３０は第２バス３３
に接続された周辺回路である外部記憶装置などのＩ／Ｏ
装置３６を備えている。このＩ／Ｏ装置３６はＤＭＡ
（Direct Memory Access）コントローラを備えており、
レジスタにＣＰＵ１１，２１から制御情報を書き込まれ
ることによって自律的にデータ送受信を行う。

【００２３】さらに、耐故障性機構３０は、第１バッフ
ァ３２ａ，３２ｂに記憶されているデータを相互に比較
する比較回路３７を備えている。この比較回路３７に
は、第２バスコントローラ３４からの指示に基づき第１
バスコントローラ３１ａ，３１ｂを介して第１バッファ
３２ａ，３２ｂからデータが入力される。比較回路３７
による比較結果は第２バスコントローラ３４に対して出
力される。

【００２４】第１バスコントローラ３１ａ，３１ｂ、第
２バスコントローラ３４は、それぞれ制御情報であるバ
スコマンドから、（Ａ）ＣＰＵがＩ／Ｏ装置へデータ・
制御情報を書き込む場合、（Ｂ）ＣＰＵがＩ／Ｏ装置か
らデータ・ステータス情報を読み込む場合、（Ｃ）Ｉ／
Ｏ装置が主記憶装置へデータを書き込む場合、（Ｄ）Ｉ
／Ｏ装置が主記憶装置からデータを読み込む場合の以上
４つのケースを識別可能である。

【００２５】第１バッファ３２ａ，３２ｂは、図２に示
すように、上記（Ａ）用・（Ｂ）用・（Ｄ）用の３つの
バッファを備えている。上記（Ａ）用のバッファ３２ａ
（Ａ），３２ｂ（Ａ）は、データ・Ｉ／Ｏ制御情報・バ
ス制御情報・アドレスを格納するＦＩＦＯ（First In F
irst Out）バッファ、上記（Ｂ）用のバッファ３２ａ
（Ｂ），３２ｂ（Ｂ）は、バス制御情報・アドレスを格
納する一面のバッファ、上記（Ｄ）用のバッファ３２ａ
（Ｄ），３２ｂ（Ｄ）は、データ・アドレスを格納する
一面のバッファである。なお、第１バッファ３２ａ及び
３２ｂの構造は互いに同じなので、図２では第１バッフ
ァ３２ａのみを図示した。

【００２６】第２バッファ３５は、図３に示すように、
上記（Ｃ）用・（Ｄ）用の２つのバッファを備えてい
る。上記（Ｃ）用のバッファ３５（Ｃ）は、データ・Ｉ
／Ｏ制御情報・バス制御情報・アドレスを格納するＦＩ
ＦＯバッファ、上記（Ｄ）用のバッファ３５（Ｄ）は、
バス制御情報・アドレスを格納する一面のバッファであ
る。

【００２７】以下、上記（Ａ）〜（Ｄ）の４つのケース
に分けて耐故障性システムの動作について説明する。

【００２８】まず、上記（Ａ）ＣＰＵがＩ／Ｏ装置へデ
ータ・制御情報を書き込む場合について図４を参照して
説明する。図４は耐故障性システムの動作を説明する図
である。

【００２９】［ステップＳＡ１］まず、ＣＰＵ１２は情
報処理装置１０の第１バス１１のバス権を獲得し、該第
１バス１１にＩ／Ｏ装置３６に対するライトコマンドを
投げる。情報処理装置２０と情報処理装置１０は同一の
処理を行うので、ＣＰＵ２２は情報処理装置２０の第１
バス２１のバス権を獲得し、該第１バス２１にＩ／Ｏ装
置３６に対するライトコマンドを投げる。

【００３０】［ステップＳＡ２］第１バスコントローラ
３１ａは、第１バッファ３２ａにバス制御情報・データ
・ライトアドレスを格納する。格納が完了したら第１バ
スコントローラ３１ａは第１バス１１に終了信号を出力
する。この時点で、ＣＰＵ１２はライト動作を終了し第
１バス１１のバス権を解放する。同様に、第１バスコン
トローラ３１ｂは、第１バッファ３２ｂにバス制御情報
・データ・ライトアドレスを格納する。格納が完了した
ら第１バスコントローラ３１ｂは第１バス２１に終了信
号を出力する。この時点で、ＣＰＵ２２はライト動作を
終了し第１バス１１のバス権を解放する。

【００３１】［ステップＳＡ３］第２バスコントローラ
３４は、第２バス３３のバス権を獲得する。また、第２
バスコントローラ３４は、第１バスコントローラ３１ａ
及び３１ｂの使用権を獲得する。次いで、第２バスコン
トローラ３４は、第１バスコントローラ３１ａに対し
て、第１バッファ３２ａからライトアドレス・データな
どを比較回路３７に入力するよう指示を出す。同様に、
第２バスコントローラ３４は、第１バスコントローラ３
１ｂに対して、第１バッファ３２ｂからライトアドレス
・データなどを比較回路３７に入力するよう指示を出
す。

【００３２】［ステップＳＡ４］比較回路３７によりデ
ータの整合性を照合した結果、両データが「不一致」で
ある場合には、第２バスコントローラ３４は第１バスコ
ントローラ３１ａ及び３１ｂに対して当該結果を通知す
る。第１バスコントローラ３１ａ，３１ｂは、それぞれ
ＣＰＵ１２，２２へ割込を上げ、障害処理を行い、故障
系を切り離して正常系で処理を継続する。例えば障害処
理としては、それぞれの情報処理装置において、あらか
じめ用意した自律試験項目により診断を実施し、その結
果に基づいてより疑わしい方の情報処理装置を切り離し
正常系で処理を継続させるようにする。一方、前記結果
が「一致」である場合には、第２バスコントローラ３４
は第２バス３３へライトコマンドを出力する。

【００３３】［ステップＳＡ５］該当するＩ／Ｏ装置３
６は、データ・制御情報等を受け取り、第２バス３３に
終了信号を出力する。

【００３４】［ステップＳＡ６］第２バスコントローラ
３４は、Ｉ／Ｏ装置３６からの終了信号を受けて第２バ
ス３３のバス権を解放する。次いで、第２バスコントロ
ーラ３４は、第１バスコントローラ３１ａ，３１ｂを解
放する。

【００３５】次に、上記（Ｂ）ＣＰＵがＩ／Ｏ装置から
データ・ステータス情報を読み込む場合について図５を
参照して説明する。図５は耐故障性システムの動作を説
明する図である。

【００３６】［ステップＳＢ１］まず、ＣＰＵ１２は情
報処理装置１０の第１バス１１のバス権を獲得し、該第
１バス１１にＩ／Ｏ装置３６に対するリードコマンドを
投げる。情報処理装置２０と情報処理装置１０は同一の
処理を行うので、ＣＰＵ２２は情報処理装置２０の第１
バス２１のバス権を獲得し、該第１バス２１にＩ／Ｏ装
置３６に対するリードコマンドを投げる。

【００３７】［ステップＳＢ２］第１バスコントローラ
３１ａは、第１バッファ３２ａにバス制御情報とリード
アドレスを格納する。ここで、第１バスコントローラ３
１ａは当該格納が終了しても終了信号を出力しないの
で、ＣＰＵ１２のリード動作は終了しない。同様に、第
１バスコントローラ３１ｂは、第１バッファ３２ｂにバ
ス制御情報とリードアドレスを格納する。ここで、第１
バスコントローラ３１ｂは当該格納が終了しても終了信
号を出力しないので、ＣＰＵ２２のリード動作は終了し
ない。

【００３８】［ステップＳＢ３］第２バスコントローラ
３４は、第２バス３３のバス権を獲得する。また、第２
バスコントローラ３４は、第１バスコントローラ３１ａ
及び３１ｂの使用権を獲得する。次いで、第２バスコン
トローラ３４は、第１バスコントローラ３１ａに対し
て、第１バッファ３２ａからリードアドレスなどを比較
回路３７に入力するよう指示を出す。同様に、第２バス
コントローラ３４は、第１バスコントローラ３１ｂに対
して、第１バッファ３２ｂからリードアドレスなどを比
較回路３７に入力するよう指示を出す。

【００３９】［ステップＳＢ４］比較回路３７によりデ
ータの整合性を照合した結果、両データが「不一致」で
ある場合には、第２バスコントローラ３４は第１バスコ
ントローラ３１ａ及び３１ｂに対して当該結果を通知す
る。第１バスコントローラ３１ａ，３１ｂは、それぞれ
ＣＰＵ１２，２２へ割込を上げ、障害処理を行い、故障
系を切り離して正常系で処理を継続する。例えば障害処
理としては、それぞれの情報処理装置において、あらか
じめ用意した自律試験項目により診断を実施し、その結
果に基づいてより疑わしい方の情報処理装置を切り離し
正常系で処理を継続させるようにする。一方、前記結果
が「一致」である場合には、第２バスコントローラ３４
は第２バス３３へリードコマンドを出力する。

【００４０】［ステップＳＢ５］第１バスコントローラ
３１ａ，３１ｂ、第２バスコントローラ３４は解放状態
となり、すべてのバス３３，１１，２１に流れる情報が
通過する状態となる。

【００４１】［ステップＳＢ６］該当するＩ／Ｏ装置３
６は第２バス３３にデータを出力する。このデータは、
第２バス３３、第１バス１１，２１を介してＣＰＵ１
２，ＣＰＵ２２に入力される。

【００４２】［ステップＳＢ７］データを受け取ったＣ
ＰＵ１２，２２は第１バス１１，バス２１に終了信号を
出力する。

【００４３】［ステップＳＢ８］第２バスコントローラ
３４は、ＣＰＵ１２，２２両方からの終了信号を確認し
て、第２バス３３のバス権を解放する。次いで、第２バ
スコントローラ３４は、第１バスコントローラ３１ａ，
３１ｂを解放する。

【００４４】次に、上記（Ｃ）Ｉ／Ｏ装置が主記憶装置
へデータを書き込む場合について図６を参照して説明す
る。図６は耐故障性システムの動作を説明する図であ
る。

【００４５】［ステップＳＣ１］まず、Ｉ／Ｏ装置３６
は第２バス３３のバス権を獲得する。また、Ｉ／Ｏ装置
３６は第２バスコントローラ３４の使用権も獲得する。
次いで、第２バス３３に主記憶装置１３，２３に対する
ライトコマンドを投げる。

【００４６】［ステップＳＣ２］第２バスコントローラ
３４は、第２バッファ３５にバス制御情報・データ・ラ
イトアドレスを格納する。格納が終了したら第２バスコ
ントローラ３４は第２バス３３に終了信号を出力する。
この時点でＩ／Ｏ装置３６はライト動作を終了し、第２
バス３３のバス権を解放する。

【００４７】［ステップＳＣ３］第２バスコントローラ
３４は、第１バスコントローラ３１ａ及び３１ｂの使用
権を獲得し、第１バスコントローラ３１ａ及び３１ｂを
介して第１バス１１，２１のバス権も獲得する。

【００４８】［ステップＳＣ４］第１バスコントローラ
３１ａ及び３１ｂは解放状態となり、すべての第１バス
１１，２１に流れる情報が通過する状態となる。次い
で、第２バスコントローラ３４は、第１バスコントロー
ラ３１ａ，３１ｂを介して第１バス１１，２１に主記憶
装置１３，２３に対するライト信号及びデータ等を出力
する。

【００４９】［ステップＳＣ５］主記憶装置１３，２３
のメモリアクセスコントローラは、第１バス１１，２１
からのデータを記憶すると、それぞれ第１バス１１，２
１に終了信号を出力する。

【００５０】［ステップＳＣ６］第２バスコントローラ
３４は、二つの終了信号を受けて第１バス１１，２１の
バス権を解放する。次いで、第２バスコントローラ３４
は、第１バスコントローラ３１ａ及び３１ｂを解放す
る。

【００５１】次に、上記（Ｄ）Ｉ／Ｏ装置が主記憶装置
からデータを読み込む場合について図７を参照して説明
する。図７は耐故障性システムの動作を説明する図であ
る。

【００５２】［ステップＳＤ１］まず、Ｉ／Ｏ装置３６
は第２バス３３のバス権を獲得する。また、Ｉ／Ｏ装置
３６は第２バスコントローラ３４の使用権も獲得する。
次いで、第２バス３３に主記憶装置１３，２３に対する
リードコマンドを投げる。

【００５３】［ステップＳＤ２］第２バスコントローラ
３４は、第２バッファ３５にバス制御情報及びリードア
ドレスを格納する。ここで、上記（Ｃ）のケースと異な
る点は、当該格納が終了しても第２バスコントローラ３
４は第２バス３３に終了信号を出力しないことである。

【００５４】［ステップＳＤ３］第２バスコントローラ
３４は、第１バスコントローラ３１ａ及び３１ｂの使用
権を獲得し、第１バスコントローラ３１ａ及び３１ｂを
介して第１バス１１，２１のバス権も獲得する。

【００５５】［ステップＳＤ４］第１バスコントローラ
３１ａ，３１ｂは、第２バスコントローラ３４からのリ
ード信号のみを通過させるとともに主記憶装置１３，２
３からのデータを待つ状態にする。ここで、第２バスコ
ントローラ３４は第１バスコントローラ３１ａ，３１ｂ
を介して第１バス１１，２１にリード信号を出力する。

【００５６】［ステップＳＤ５］主記憶装置１３，２３
のメモリアクセスコントローラは、第２バスコントロー
ラ３４からのリード信号に対応してデータを第１バス１
１，２１に出力する。

【００５７】［ステップＳＤ６］第１バスコントローラ
３１ａ，３１ｂは、第１バス１１，２１からのデータを
それぞれ第１バッファ３２ａ，３２ｂに格納する。

【００５８】［ステップＳＤ７］第２バスコントローラ
３４は、第１バスコントローラ３１ａに対して、第１バ
ッファ３２ａからデータを比較回路３７に入力するよう
指示を出す。同様に、第２バスコントローラ３４は、第
１バスコントローラ３１ｂに対して、第１バッファ３２
ｂからデータを比較回路３７に入力するよう指示を出
す。

【００５９】［ステップＳＤ８］比較回路３７によりデ
ータの整合性を照合した結果、両データが「不一致」で
ある場合には、第２バスコントローラ３４は第１バスコ
ントローラ３１ａ及び３１ｂに対して当該結果を通知す
る。第１バスコントローラ３１ａ，３１ｂは、それぞれ
ＣＰＵ１２，２２へ割込を上げ、障害処理を行い、故障
系を切り離して正常系で処理を継続する。例えば障害処
理としては、それぞれの情報処理装置において、あらか
じめ用意した自律試験項目により診断を実施し、その結
果に基づいてより疑わしい方の情報処理装置を切り離し
正常系で処理を継続させるようにする。一方、前記結果
が「一致」である場合には、第２バスコントローラ３４
は第２バス３３へデータを出力する。

【００６０】［ステップＳＤ９］該当するＩ／Ｏ装置３
６は、データ・制御情報を受け取り、第２バス３３に終
了信号を出力する。

【００６１】［ステップＳＤ１０］終了信号を受けた第
２バスコントローラ３４は、第１バス１１，２１を解放
する。次いで、第２バスコントローラ３４は、第１バス
コントローラ３１ａ，３１ｂを解放する。

【００６２】［ステップＳＤ１１］最後に、第２バスコ
ントローラ３４は、第２バス３３を解放する。

【００６３】以上のように、この耐故障性システムで
は、ＣＰＵ・Ｉ／Ｏ装置などのバスマスタによるＩ／Ｏ
装置・主記憶装置などのターゲットへのバスアクセス時
点ごとに、第１バスコントローラ３１ａ，３１ｂ、第２
バスコントローラ３４がバスマスタ・ターゲット間のア
クセスを仲介する。つまり、バスマスタがターゲットへ
アクセスするコマンドをバスに発行すると、ターゲット
の代わりに第１バスコントローラ３１ａ，３１ｂ、第２
バスコントローラ３４が受信する。そして、第１バスコ
ントローラ３１ａ，３１ｂ、第２バスコントローラ３４
は、これをバッファに記憶する。このバッファを利用す
ることにより、ライトアクセスの場合はバスコントロー
ラによるバッファへの書き込み終了時点でバスマスタの
トランザクションが終了するので、バスマスタのライト
アクセスを高速化できる。

【００６４】一方、第２バスコントローラ３４は、情報
処理装置１０及び２０からの２つの情報が第１バッファ
３１ａ及び第２バッファ３１ｂにそろったことを確認す
ると、比較回路３７を用いて情報の整合性を照合する。
照合の結果、情報が一致している場合には第２バスコン
トローラ３４はＩ／Ｏ装置３６などのターゲットにアク
セスし適切なタイミングでトランザクションを終了させ
る。前記照合の結果、情報が不一致だった場合は、障害
と判断し、第２バスコントローラ３４はＣＰＵ１２，２
２に当該結果を知らせ、その後、正常系だけで処理を継
続する。

【００６５】このように、バスコントローラがターゲッ
トの代わりにトランザクションを制御することにより、
データの破壊や他の情報処理装置への影響を与えること
を防止することができる。具体的には、比較回路３７の
照合の結果、データが整合性を有していないと判断され
た場合であっても、当該判断の時点ではＩ／Ｏ装置３６
などの周辺回路にはデータが出力されていないので、デ
ータの破壊等を防止することができる。

【００６６】また、バスマスタのライト動作において、
バスコントロールのバッファへの書き込み終了時にトラ
ンザクションが終了するので、バスマスタのライト動作
を高速化することができる。具体的には、上記（Ａ）及
び（Ｃ）におけるＣＰＵのライト動作及びＩ／Ｏ装置の
ライト動作が高速化される。

【００６７】なお、上記実施の形態は例示的なものであ
り、本発明はこれに限定されるものではない。本発明の
範囲は特許請求の範囲によって示されており、この特許
請求の範囲の意味の中に入るすべての変形例は本発明に
含まれるものである。例えば、本実施の形態ではＩ／Ｏ
装置３６のみを耐故障性機構３０に配置しているが、例
えば主記憶装置なども耐故障性機構３０側に配置し、メ
モリアクセスに関しても本発明による制御を行ってもよ
い。

【００６８】また、本実施の形態では情報処理装置の障
害のみを対象としているが、図８に示すように、第２バ
ス３３を多重化することによりＩ／Ｏ装置の障害に対処
できるように構成してもよい。図８の例に係る耐故障性
機構３０ａでは、第２バスコントローラ３４に第２バス
３３と並行して第２バス３３ａを設けるとともに、該第
２バス３３ａにＩ／Ｏ装置３６ａを接続している。すな
わち、第２バス３３と第２バス３３ａ、Ｉ／Ｏ装置３６
とＩ／Ｏ装置３６ａは互いに同一のものとする冗長構成
である。このように構成することにより、さらに耐故障
性が向上する。

【００６９】さらに、本実施の形態では耐故障性機構３
０を１台のみ設けたが、図９に示すように複数台（図８
では２台）の耐故障性機構３０，３０ｂを接続するよう
にしてもよい。また、情報処理装置も３台以上設けるよ
うにしてもよい。このように構成することにより、さら
に耐故障性が向上する。

【００７０】さらに、本実施の形態では、情報処理装置
１０，２０から周辺回路であるＩ／Ｏ装置３６へのデー
タ書き込み時において、第１バスコントローラ３１ａ，
３１ｂが第１バッファ３２ａ，３２ｂへのデータ転送を
終了すると、情報処理装置１０，２０に対して書き込み
終了を通知していたが、当該通知を行わなくても本発明
を実施することができる。同様に、周辺回路であるＩ／
Ｏ装置３６から情報処理装置１０，２０へのデータ書き
込み時において、第２バスコントローラ３４が第２バッ
ファ３５へのデータ転送を終了すると、Ｉ／Ｏ装置３６
に対して書き込み終了を通知していたが、当該通知を行
わなくても本発明を実施することができる。

【００７１】さらに、本実施の形態では、図１などにお
いて第１バスコントローラ３１ａ及び３１ｂ，第１バッ
ファ３２ａ及び３２ｂ，第２バス３３，第２バスコント
ローラ３４，第２バッファ３５，比較回路３７を機能毎
に分けて記載しているが、これらは複数装置で実現して
も同一装置で実現してもよい。例えば、これら全てを一
つのチップに集積したり、バスコントローラとバッファ
の組をそれぞれ一つのチップに集積したり、複数のバッ
ファを一つのチップに集積するとともに複数のバスコン
トローラを一つのチップに集積するようにしてもよい。

【００７２】さらに、本発明は、第１バス１１及び２１
と第２バス３１の種類が一致していても異なるものであ
ってもよい。

【００７３】

【発明の効果】以上詳述したように、本発明によれば、
各情報処理装置から周辺回路へのデータは該情報処理装
置に対応する第１の記憶手段に記憶され、該第１の記憶
手段に記憶された各情報処理装置に対応するデータの整
合性が照合される。そして、各データが整合性を有して
いる場合には該データは周辺回路側に転送される。した
がって、データが整合性を有していない場合には、あら
かじめ用意された判断手段により疑わしいデータを判別
し該データを周辺回路へ転送しないようすれば一つの情
報処理装置の故障による影響を最小限に留め、データの
破壊や他の情報処理装置への影響を回避することができ
る。また、各情報処理装置にとっては第１の記憶手段に
データが記憶された時点で周辺回路へのデータ転送が完
了したとみなすことができるので、情報処理装置から周
辺回路へのデータ書き込みを高速化することができる。

【図面の簡単な説明】

【図１】耐故障性システムの構成図

【図２】バッファの構造を説明する図

【図３】バッファの構造を説明する図

【図４】耐故障性システムの動作を説明する図

【図５】耐故障性システムの動作を説明する図

【図６】耐故障性システムの動作を説明する図

【図７】耐故障性システムの動作を説明する図

【図８】他の例に係る耐故障性システムの構成図

【図９】他の例に係る耐故障性システムの構成図

【図１０】従来の耐故障性システムの構成図

【符号の説明】

１０，２０…情報処理装置、１１，２１…第１バス、１
２，２２…中央処理装置（ＣＰＵ）、１３，２３…主記
憶装置、３０…耐故障性機構、３１ａ，３１ｂ…第１バ
スコントローラ、３２ａ，３２ｂ…第１バッファ、３３
…第２バス、３４…第２バスコントローラ、３５…第２
バッファ、３６…Ｉ／Ｏ装置、３７…比較回路

フロントページの続き (72)発明者 青木 道宏 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 5B083 AA04 AA09 CC06 CD09 CE00 DD01 DD13 EE02 EE03 EE11 GG04 5K014 AA01 CA02 EA01 FA01 5K035 AA03 BB02 CC01 CC10 DD01 EE02 EE04 FF01 LL13 LL14

Claims (5)

【特許請求の範囲】
1. 【請求項１】 それぞれ中央処理装置とバスとを有し互
   いに同一の処理を行う複数の情報処理装置と、各情報処
   理装置のバスと接続するとともに各情報処理装置におけ
   る処理の同一性を照合する照合手段とを有する耐故障性
   システムにおいて、 前記照合手段を介して各情報処理装置と接続する周辺回
   路を備え、 前記照合手段は、各情報処理装置に対応して設けた第１
   の記憶手段と、各情報処理装置のバスに流れる周辺回路
   へのデータを該情報処理装置に対応する前記第１の記憶
   手段に転送する第１の転送手段と、各第１の記憶手段に
   記憶されているデータの整合性を照合する整合性照合手
   段と、整合性照合手段により各第１の記憶手段に記憶さ
   れているデータが整合性を有していると判定した場合に
   は該データを周辺回路側に転送する第２の転送手段とを
   備えたことを特徴とする耐故障性システム。
2. 【請求項２】 各情報処理装置から周辺回路へのデータ
   書き込み時において、前記第１の転送手段は、第１の記
   憶手段へのデータ転送が終了すると情報処理装置に対し
   て周辺回路へのデータ書き込みが終了したことを通知す
   ることを特徴とする請求項１記載の耐故障性システム。
3. 【請求項３】 前記照合手段は、周辺回路側から各情報
   処理装置へのデータを記憶する第２の記憶手段と、該第
   ２の記憶手段に記憶されているデータを各情報処理装置
   へ転送するとともに、周辺回路から各情報処理装置への
   データ書き込み時において、第２の記憶手段へのデータ
   転送が終了すると周辺回路に対して情報処理装置へのデ
   ータ書き込みが終了したことを通知する第３の転送手段
   とを備えたことを特徴とする請求項１又は２何れか１項
   記載の耐故障性システム。
4. 【請求項４】 それぞれ中央処理装置とバスとを有し互
   いに同一の処理を行う複数の情報処理装置と、各情報処
   理装置のバスと接続するとともに各情報処理装置におけ
   る処理の同一性を照合する照合手段とを有する耐故障性
   システムの故障検出方法において、 前記照合手段を介して各情報処理装置と周辺回路とを接
   続し、各情報処理装置に対応して第１の記憶手段を設け
   るとともに、各情報処理装置のバスを流れる周辺回路へ
   のデータを該情報処理装置に対応する第１の記憶手段に
   転送し、各第１の記憶手段に照合すべきデータが揃った
   際に該第１の記憶手段に記憶されているデータの整合性
   を照合し、該照合の結果整合性を有していない場合には
   各情報処理装置に対して結果を報告し、整合性を有して
   いる場合には該データを前記周辺回路に転送することを
   特徴とする耐故障性システムの故障検出方法。
5. 【請求項５】 各情報処理装置から周辺回路へのデータ
   書き込み時において、第１の記憶手段へのデータ転送が
   終了すると情報処理装置に対して周辺回路へのデータ書
   き込みが終了したことを通知することを特徴とする請求
   項４記載の耐故障性システムの故障検出方法。