JPH07210471A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH07210471A JPH07210471A JP6004375A JP437594A JPH07210471A JP H07210471 A JPH07210471 A JP H07210471A JP 6004375 A JP6004375 A JP 6004375A JP 437594 A JP437594 A JP 437594A JP H07210471 A JPH07210471 A JP H07210471A
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Abstract
(57)【要約】
【目的】 情報処理装置に関し、データ転送速度を向上
させることができ、また、パリティエラーの発生したバ
スを容易に特定することを目的とする。 【構成】 バス変換回路１４内に、一個のデータバッフ
ァメモリ２０と、データバッファメモリ２０に並列にデ
ータチェック回路２４を設け、データ転送中に生じたパ
リティエラーを最初に検出したバス変換回路２４が、デ
ータとともにデータエラー伝搬信号ｄをデータ転送先に
転送するとともに割り込み通知としてエラー通知信号ｆ
を演算処理装置１１に送出するようにした。
させることができ、また、パリティエラーの発生したバ
スを容易に特定することを目的とする。 【構成】 バス変換回路１４内に、一個のデータバッフ
ァメモリ２０と、データバッファメモリ２０に並列にデ
ータチェック回路２４を設け、データ転送中に生じたパ
リティエラーを最初に検出したバス変換回路２４が、デ
ータとともにデータエラー伝搬信号ｄをデータ転送先に
転送するとともに割り込み通知としてエラー通知信号ｆ
を演算処理装置１１に送出するようにした。
Description
【０００１】
【産業上の利用分野】本発明は、バスで結合された装置
間にバス変換回路を設けてデータ転送制御を行う情報処
理装置に関する。一般に、情報処理装置は、バス上に、
演算処理装置、主記憶装置、入出力装置などの装置を複
数個接続して構築されている。演算処理装置および主記
憶装置は入出力装置とデータをやりとりして処理を進め
ていく。このバスは装置構成によって複数になり、装置
間をバス変換（またはバスブリッジ）回路で接続する。
このように、複数のバスを持つ装置において、各バスに
パリティ／ＥＣＣなどのデータチェック回路を設けて、
高信頼性化を図っている。
間にバス変換回路を設けてデータ転送制御を行う情報処
理装置に関する。一般に、情報処理装置は、バス上に、
演算処理装置、主記憶装置、入出力装置などの装置を複
数個接続して構築されている。演算処理装置および主記
憶装置は入出力装置とデータをやりとりして処理を進め
ていく。このバスは装置構成によって複数になり、装置
間をバス変換（またはバスブリッジ）回路で接続する。
このように、複数のバスを持つ装置において、各バスに
パリティ／ＥＣＣなどのデータチェック回路を設けて、
高信頼性化を図っている。
【０００２】
【従来の技術】従来のバス変換回路を有し、データ転送
制御を行う情報処理装置としては、例えば図８に示すよ
うなものがある。図８において、１はバスであり、バス
１には複数の演算処理装置（以下、ＣＰＵという）２
と、主記憶装置（以下、主記憶メモリという）１０が接
続される。また、バス１にはバス変換回路３が接続さ
れ、バス変換回路３にはバス変換回路４を介して入出力
装置５が接続され、また、バス変換回路３には入出力装
置６が接続される。
制御を行う情報処理装置としては、例えば図８に示すよ
うなものがある。図８において、１はバスであり、バス
１には複数の演算処理装置（以下、ＣＰＵという）２
と、主記憶装置（以下、主記憶メモリという）１０が接
続される。また、バス１にはバス変換回路３が接続さ
れ、バス変換回路３にはバス変換回路４を介して入出力
装置５が接続され、また、バス変換回路３には入出力装
置６が接続される。
【０００３】バス変換回路３，４は、図９に示すよう
に、２つのデータバッファメモリ７，８とこれらのデー
タバッファメモリ７，８の間にデータチェック回路９を
有している。したがって、データがバス変換回路３，４
に入力して出力するまで、データバッファメモリ７また
は８で１サイクル、データチェック回路９で１サイク
ル、データバッファメモリ７または８で１サイクルを要
し、合計して３サイクル必要であった。
に、２つのデータバッファメモリ７，８とこれらのデー
タバッファメモリ７，８の間にデータチェック回路９を
有している。したがって、データがバス変換回路３，４
に入力して出力するまで、データバッファメモリ７また
は８で１サイクル、データチェック回路９で１サイク
ル、データバッファメモリ７または８で１サイクルを要
し、合計して３サイクル必要であった。
【０００４】データチェック回路９はデータをチェック
し、パリティエラーを検出すると、データとともにデー
タエラー伝搬信号を次の転送先に転送する。このデータ
転送中にパリティエラーを検出した場合、それ以降にお
いてデータを受け取ったところにおいてもＣＰＵ２にエ
ラー通知を割り込み通知として行っていた。例えば、主
記憶メモリ１０から、バス変換回路３およびバス変換回
路４を介して入出力装置５にデータを転送する場合、バ
ス変換回路３でパリティエラーを検出すると、バス変換
回路３，４および入出力装置５でパリティエラーの割り
込み通知をそれぞれＣＰＵ２に行っていた。
し、パリティエラーを検出すると、データとともにデー
タエラー伝搬信号を次の転送先に転送する。このデータ
転送中にパリティエラーを検出した場合、それ以降にお
いてデータを受け取ったところにおいてもＣＰＵ２にエ
ラー通知を割り込み通知として行っていた。例えば、主
記憶メモリ１０から、バス変換回路３およびバス変換回
路４を介して入出力装置５にデータを転送する場合、バ
ス変換回路３でパリティエラーを検出すると、バス変換
回路３，４および入出力装置５でパリティエラーの割り
込み通知をそれぞれＣＰＵ２に行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の情報処理装置にあっては、入力側のデータバ
ッファメモリのデータの入出力に１サイクル、データチ
ェック回路のデータのチェックに１サイクル、出力側の
データバッファメモリのデータの入出力に１サイクル
と、バス変換回路にデータが入力して出力するまで３サ
イクルかかり、データ転送が遅れてしまうという問題点
があった。
うな従来の情報処理装置にあっては、入力側のデータバ
ッファメモリのデータの入出力に１サイクル、データチ
ェック回路のデータのチェックに１サイクル、出力側の
データバッファメモリのデータの入出力に１サイクル
と、バス変換回路にデータが入力して出力するまで３サ
イクルかかり、データ転送が遅れてしまうという問題点
があった。
【０００６】また、データ転送中にバス変換回路のデー
タチェック回路でパリティエラーを検出した場合、それ
以降でデータを受け取った所でも次々にパリティエラー
を検出し、データを転送するとともにＣＰＵにエラーの
割り込み通知をしていたため、パリティエラーがどこの
バスで発生したか特定することができなかった。本発明
は、このような従来の問題点に鑑みてなされたものであ
って、データ転送速度を向上させることができ、また、
パリティエラーの発生したバスを容易に特定することが
できる情報処理装置を提供することを目的とする。
タチェック回路でパリティエラーを検出した場合、それ
以降でデータを受け取った所でも次々にパリティエラー
を検出し、データを転送するとともにＣＰＵにエラーの
割り込み通知をしていたため、パリティエラーがどこの
バスで発生したか特定することができなかった。本発明
は、このような従来の問題点に鑑みてなされたものであ
って、データ転送速度を向上させることができ、また、
パリティエラーの発生したバスを容易に特定することが
できる情報処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。本発明は、演算処理装置１１と、主記憶装置
１２と、入出力装置１８をバス１３，１５を介して接続
し、演算処理装置１１および主記憶装置１２に接続され
たバス１３と、入出力装置１８に接続されたバス１５と
の間にバス変換回路１４を設けた情報処理装置におい
て、前記バス変換回路１４内に、該バス変換回路１４に
接続されたバス１３，１５から取り込んだデータを一時
格納するデータバッファメモリ２０を設け、該データバ
ッファメモリ２０に、データを格納するサイクルと同一
サイクルでデータのチェックを行うデータチェック回路
２４を並列に設けたことを特徴とする。
図である。本発明は、演算処理装置１１と、主記憶装置
１２と、入出力装置１８をバス１３，１５を介して接続
し、演算処理装置１１および主記憶装置１２に接続され
たバス１３と、入出力装置１８に接続されたバス１５と
の間にバス変換回路１４を設けた情報処理装置におい
て、前記バス変換回路１４内に、該バス変換回路１４に
接続されたバス１３，１５から取り込んだデータを一時
格納するデータバッファメモリ２０を設け、該データバ
ッファメモリ２０に、データを格納するサイクルと同一
サイクルでデータのチェックを行うデータチェック回路
２４を並列に設けたことを特徴とする。
【０００８】また、本発明は、データ転送中に生じたパ
リティエラーを最初に検出した前記バス変換回路１４
が、データとともにデータエラー伝搬信号ｄをデータ転
送先に転送するとともに割り込み通知としてエラー通知
信号ｆを前記演算処理装置１１に送出することを特徴と
する。
リティエラーを最初に検出した前記バス変換回路１４
が、データとともにデータエラー伝搬信号ｄをデータ転
送先に転送するとともに割り込み通知としてエラー通知
信号ｆを前記演算処理装置１１に送出することを特徴と
する。
【０００９】
【作用】このような構成を備えた本発明の情報処理装置
によれば、バス変換回路１４内に一個のデータバッファ
メモリ２０を設け、データバッファメモリ２０と並列に
データチェック回路２４を設けたため、データがバス変
換回路１４に入力して出力するまで１サイクルしかから
ないので、データ転送速度を大幅に向上させることがで
きる。
によれば、バス変換回路１４内に一個のデータバッファ
メモリ２０を設け、データバッファメモリ２０と並列に
データチェック回路２４を設けたため、データがバス変
換回路１４に入力して出力するまで１サイクルしかから
ないので、データ転送速度を大幅に向上させることがで
きる。
【００１０】また、データ転送中に生じたパリティエラ
ーを最初に検出したバス変換回路１４がデータとともに
データエラー伝搬信号をデータ転送先に転送するとと
も、エラー通知信号を演算処理装置１１に送出するよう
にしたため、どのバスでパリティエラーが発生したかを
容易に特定することができる。
ーを最初に検出したバス変換回路１４がデータとともに
データエラー伝搬信号をデータ転送先に転送するとと
も、エラー通知信号を演算処理装置１１に送出するよう
にしたため、どのバスでパリティエラーが発生したかを
容易に特定することができる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図７は本発明の一実施例を示す図である。
図２は本発明の一実施例に係る情報処理装置の全体構成
図である。図２において、１１は演算処理装置としての
複数のＣＰＵ、１２は主記憶装置である主記憶メモリで
あり、ＣＰＵ１１と主記憶メモリ１２はバス１３により
接続されている。
する。図２〜図７は本発明の一実施例を示す図である。
図２は本発明の一実施例に係る情報処理装置の全体構成
図である。図２において、１１は演算処理装置としての
複数のＣＰＵ、１２は主記憶装置である主記憶メモリで
あり、ＣＰＵ１１と主記憶メモリ１２はバス１３により
接続されている。
【００１２】１４はバス変換回路であり、バス変換回路
１４はバス１３を介してＣＰＵ１１および主記憶メモリ
１２に接続されている。バス変換回路１４にはバス１５
を介してバス変換回路１６が接続され、バス変換回路１
６にはバス１６Ａを介して入出力装置１７が接続されて
いる。また、バス変換回路１４にはバス１５を介して入
出力装置１８が接続されている。この入出力装置１８に
はデータチェック回路１９が設けられている。
１４はバス１３を介してＣＰＵ１１および主記憶メモリ
１２に接続されている。バス変換回路１４にはバス１５
を介してバス変換回路１６が接続され、バス変換回路１
６にはバス１６Ａを介して入出力装置１７が接続されて
いる。また、バス変換回路１４にはバス１５を介して入
出力装置１８が接続されている。この入出力装置１８に
はデータチェック回路１９が設けられている。
【００１３】バス変換回路１４，１６には、バス１３，
１５，１６Ａ以外に、データエラー伝搬信号を伝送する
データエラー伝搬信号線、データストローブ信号を伝送
するデータストローブ信号線、エラー通知信号を伝送す
るエラー通知信号線がそれぞれ接続されている。次に、
バス変換回路１４，１６の内部構成を図３に示す。
１５，１６Ａ以外に、データエラー伝搬信号を伝送する
データエラー伝搬信号線、データストローブ信号を伝送
するデータストローブ信号線、エラー通知信号を伝送す
るエラー通知信号線がそれぞれ接続されている。次に、
バス変換回路１４，１６の内部構成を図３に示す。
【００１４】図３において、２０はデータバッファメモ
リであり、データバッファメモリ２０は１個設けられ
る。データバッファメモリ２０にはバス１３または１５
からデータ、データストローブ信号線２１または２２か
らデータストローブ信号ａまたはｂが入力し、データバ
ッファメモリ２０はバス１５または１６にデータを出力
し、データストローブ信号線２２または２３にデータス
トローブ信号ｂまたはｃを出力する。
リであり、データバッファメモリ２０は１個設けられ
る。データバッファメモリ２０にはバス１３または１５
からデータ、データストローブ信号線２１または２２か
らデータストローブ信号ａまたはｂが入力し、データバ
ッファメモリ２０はバス１５または１６にデータを出力
し、データストローブ信号線２２または２３にデータス
トローブ信号ｂまたはｃを出力する。
【００１５】データバッファメモリ２０にはデータチェ
ック回路２４が並列に設けられ、データチェック回路２
４はデータをチェックしてパリティエラーを検出する。
データチェック回路２４には、バス１３または１５から
データが入力し、データストローブ信号線２１または２
２からデータストローブ信号ａまたはｂが入力し、デー
タチェック回路２４はデータをチェックして、パリティ
エラーを検出すると、データエラー伝搬信号線２５また
は２６にデータエラー伝搬信号ｄまたはｅを出力すると
ともに、エラー通知信号線２７または２８にエラー通知
信号ｆ，ｇを出力する。
ック回路２４が並列に設けられ、データチェック回路２
４はデータをチェックしてパリティエラーを検出する。
データチェック回路２４には、バス１３または１５から
データが入力し、データストローブ信号線２１または２
２からデータストローブ信号ａまたはｂが入力し、デー
タチェック回路２４はデータをチェックして、パリティ
エラーを検出すると、データエラー伝搬信号線２５また
は２６にデータエラー伝搬信号ｄまたはｅを出力すると
ともに、エラー通知信号線２７または２８にエラー通知
信号ｆ，ｇを出力する。
【００１６】データバッファメモリ２０は一個であり、
このデータバッファメモリ２０に並列にデータチェック
回路２４を設けているため、バス変換回路１４または１
６にバス１３または１５からデータが入力してバス１５
または１６Ａにデータを出力するまで、１サイクルです
むようになっている。次に、データチェック回路２４の
内部構成を図４に示す。
このデータバッファメモリ２０に並列にデータチェック
回路２４を設けているため、バス変換回路１４または１
６にバス１３または１５からデータが入力してバス１５
または１６Ａにデータを出力するまで、１サイクルです
むようになっている。次に、データチェック回路２４の
内部構成を図４に示す。
【００１７】図４において、データチェック回路２４
は、チェック回路２９とエラー信号オア回路３０より構
成されている。チェック回路２９としては、例えばパリ
ティチェック回路やＥＣＣ回路を用いる。チェック回路
２９にはデータストローブ信号ａ，ｂと、実データにデ
ータチェックのためのチェックビットを加えたデータ信
号が入力し、チェック回路２９はデータエラー信号をエ
ラー信号オア回路３０に出力する。
は、チェック回路２９とエラー信号オア回路３０より構
成されている。チェック回路２９としては、例えばパリ
ティチェック回路やＥＣＣ回路を用いる。チェック回路
２９にはデータストローブ信号ａ，ｂと、実データにデ
ータチェックのためのチェックビットを加えたデータ信
号が入力し、チェック回路２９はデータエラー信号をエ
ラー信号オア回路３０に出力する。
【００１８】エラー信号オア回路３０は、チェック回路
２９から出力されたデータエラー信号を入力信号の一つ
とし、もう一つの入力信号となる前段からのデータエラ
ー伝搬信号が入力されなければ、チェック回路２９で検
出されたデータエラーが最初に生じたものと判定し、デ
ータエラー通知信号ｆ，ｇと、データエラー伝搬信号
ｄ，ｅを出力する。
２９から出力されたデータエラー信号を入力信号の一つ
とし、もう一つの入力信号となる前段からのデータエラ
ー伝搬信号が入力されなければ、チェック回路２９で検
出されたデータエラーが最初に生じたものと判定し、デ
ータエラー通知信号ｆ，ｇと、データエラー伝搬信号
ｄ，ｅを出力する。
【００１９】また、前段からのデータエラー伝搬信号が
入力されれば、チェック回路２９からデータエラー信号
が出力されてもデータエラー通知信号ｆ，ｇは出力せ
ず、データエラー伝搬信号ｄ，ｅだけを出力する。次
に、動作を説明する。図５はＣＰＵ１１、バス変換回路
１４、入出力装置１８との間のデータの流れを示す説明
図である。
入力されれば、チェック回路２９からデータエラー信号
が出力されてもデータエラー通知信号ｆ，ｇは出力せ
ず、データエラー伝搬信号ｄ，ｅだけを出力する。次
に、動作を説明する。図５はＣＰＵ１１、バス変換回路
１４、入出力装置１８との間のデータの流れを示す説明
図である。
【００２０】まず、矢印Ａで示すように、データがＣＰ
Ｕ１１からバス変換回路１４を介して入出力装置１８に
転送される場合について説明する。ＣＰＵ１１はデータ
ストローブ信号線２１にデータストローブ信号ａを出力
し、また、バス１３にデータを出力する。バス変換回路
１４はデータストローブ信号ａによりバス１３からデー
タを取り込む。このとき、データバッファメモリ２０に
データを取り込むと同時に、データチェック回路２４で
データのチェックを１サイクルで行う。
Ｕ１１からバス変換回路１４を介して入出力装置１８に
転送される場合について説明する。ＣＰＵ１１はデータ
ストローブ信号線２１にデータストローブ信号ａを出力
し、また、バス１３にデータを出力する。バス変換回路
１４はデータストローブ信号ａによりバス１３からデー
タを取り込む。このとき、データバッファメモリ２０に
データを取り込むと同時に、データチェック回路２４で
データのチェックを１サイクルで行う。
【００２１】図６に示すように、ｂのバス１３上のデー
タは、ｃに示すデータストローブ信号ａにより、ｄに示
すように、データバッファメモリ２０に取り込まれ、ｅ
て示すように、同一サイクルでデータチェック回路２４
はデータのチェックを行い、次のサイクルでｆに示すよ
うにデータバッファメモリ２０はデータをバス１５に出
力する。
タは、ｃに示すデータストローブ信号ａにより、ｄに示
すように、データバッファメモリ２０に取り込まれ、ｅ
て示すように、同一サイクルでデータチェック回路２４
はデータのチェックを行い、次のサイクルでｆに示すよ
うにデータバッファメモリ２０はデータをバス１５に出
力する。
【００２２】すなわち、バス変換回路１４にバス１３か
らデータ入力してバス１５にデータを出力するまでａに
示すクロックの１サイクルでデータの転送が行われる。
次に、データチェック回路２４はパリティエラーを検出
すると、データエラー伝搬信号線２５からデータエラー
伝搬信号ｄを出力するとともに、バス１５にデータを出
力し、さらに、エラー通知信号線２７からエラー通知信
号ｆをＣＰＵ１１に出力する。
らデータ入力してバス１５にデータを出力するまでａに
示すクロックの１サイクルでデータの転送が行われる。
次に、データチェック回路２４はパリティエラーを検出
すると、データエラー伝搬信号線２５からデータエラー
伝搬信号ｄを出力するとともに、バス１５にデータを出
力し、さらに、エラー通知信号線２７からエラー通知信
号ｆをＣＰＵ１１に出力する。
【００２３】入出力装置１８はデータストローブ信号ｂ
によりデータエラー伝搬信号ｄとデータを受け取る。入
出力装置１８はデータエラー伝搬信号ｄによりパリティ
エラーが発生していたことを検出し、リトライ処理や割
り込み通知処理を行う。同時に入出力装置１８は受け取
ったデータのチェックをデータチェック回路１９で行
う。データエラー伝搬信号ｄが出力されていない場合に
は、データチェック回路１９のチェックにより、バス変
換回路１４と入出力装置１８の間のバス１５にパリティ
エラーが発生したかを検出する。
によりデータエラー伝搬信号ｄとデータを受け取る。入
出力装置１８はデータエラー伝搬信号ｄによりパリティ
エラーが発生していたことを検出し、リトライ処理や割
り込み通知処理を行う。同時に入出力装置１８は受け取
ったデータのチェックをデータチェック回路１９で行
う。データエラー伝搬信号ｄが出力されていない場合に
は、データチェック回路１９のチェックにより、バス変
換回路１４と入出力装置１８の間のバス１５にパリティ
エラーが発生したかを検出する。
【００２４】こうして、どのバス１３，１５にパリティ
エラーが発生したことを特定することができる。次に、
矢印Ｂで示すように、データが入出力装置１８からバス
変換回路１４を介してＣＰＵ１１に転送される場合につ
いて説明する。入出力装置１８はデータストローブ信号
ｂ１とデータをバス変換回路１４に出力すると、バス変
換回路１４はデータストローブ信号ｂ１によりデータを
取り込む。データを取り込むと同時にデータチェック回
路２４はデータのチェックを１サイクルで行い、パリテ
ィエラーを検出したときは、データストローブ信号ａ１
とともにデータエラー伝搬信号ｄ１、データをＣＰＵ１
１に出力し、また、エラー通知信号ｆ１をＣＰＵ１１に
送る。
エラーが発生したことを特定することができる。次に、
矢印Ｂで示すように、データが入出力装置１８からバス
変換回路１４を介してＣＰＵ１１に転送される場合につ
いて説明する。入出力装置１８はデータストローブ信号
ｂ１とデータをバス変換回路１４に出力すると、バス変
換回路１４はデータストローブ信号ｂ１によりデータを
取り込む。データを取り込むと同時にデータチェック回
路２４はデータのチェックを１サイクルで行い、パリテ
ィエラーを検出したときは、データストローブ信号ａ１
とともにデータエラー伝搬信号ｄ１、データをＣＰＵ１
１に出力し、また、エラー通知信号ｆ１をＣＰＵ１１に
送る。
【００２５】ＣＰＵ１１はデータエラー伝搬信号ｄ１に
よりリトライ処理などを行い、データエラー伝搬信号ｄ
１がないときは、データのチェックを行いバス１３にパ
リティエラーが発生したか検出する。このように、バス
変換回路１４に対するデータの入力から出力まで１サイ
クルしかかからないので、データ転送速度を向上させる
ことができる。また、パリティエラーを最初に検出した
バス変換回路１４でエラー通知信号ｆ，ｆ１を割り込み
としてＣＰＵ１１に通知するので、どのバス１３，１５
でパリティエラーが発生したかを容易に特定することが
できる。
よりリトライ処理などを行い、データエラー伝搬信号ｄ
１がないときは、データのチェックを行いバス１３にパ
リティエラーが発生したか検出する。このように、バス
変換回路１４に対するデータの入力から出力まで１サイ
クルしかかからないので、データ転送速度を向上させる
ことができる。また、パリティエラーを最初に検出した
バス変換回路１４でエラー通知信号ｆ，ｆ１を割り込み
としてＣＰＵ１１に通知するので、どのバス１３，１５
でパリティエラーが発生したかを容易に特定することが
できる。
【００２６】次に、図７はＣＰＵ１１、バス変換回路１
４、バス変換回路１６、入出力装置１７間のデータの流
れを示す説明図である。まず、矢印Ｃで示すように、デ
ータがＣＰＵ１１からバス変換回路１４，１６を介して
入出力装置１７に転送される場合について説明する。バ
ス変換回路１４は、バス１３からのデータをチェックし
てパリティエラーを検出しなかったが、バス変換回路１
６はバス１５からのデータをチェックしてパリティエラ
ーを検出したとする。
４、バス変換回路１６、入出力装置１７間のデータの流
れを示す説明図である。まず、矢印Ｃで示すように、デ
ータがＣＰＵ１１からバス変換回路１４，１６を介して
入出力装置１７に転送される場合について説明する。バ
ス変換回路１４は、バス１３からのデータをチェックし
てパリティエラーを検出しなかったが、バス変換回路１
６はバス１５からのデータをチェックしてパリティエラ
ーを検出したとする。
【００２７】バス変換回路１６はデータストローブ信号
ｂによりバス１５のデータを取り込み、同時にデータチ
ェック回路２４ａは１サイクルでデータをチェックし、
パリティエラーを検出すると、データストローブ信号ｃ
とともにデータエラー伝搬信号ｅとデータを入出力装置
１７に出力する。一方、データチェック回路２４ａはエ
ラー通知信号線２８からエラー通知信号ｇをＣＰＵ１１
に出力する。
ｂによりバス１５のデータを取り込み、同時にデータチ
ェック回路２４ａは１サイクルでデータをチェックし、
パリティエラーを検出すると、データストローブ信号ｃ
とともにデータエラー伝搬信号ｅとデータを入出力装置
１７に出力する。一方、データチェック回路２４ａはエ
ラー通知信号線２８からエラー通知信号ｇをＣＰＵ１１
に出力する。
【００２８】次に、データストローブ信号ａによりバス
１３のデータを取り込んだバス変換回路１４がパリティ
エラーを検出したとする。バス変換回路１４は、バス１
３のデータを取り込むと同時にデータチェック回路２４
でデータのチェックを１サイクルで行い、パリティエラ
ーを検出すると、データストローブ信号ｂとともに、デ
ータエラー伝搬信号ｄをバス変換回路１６に出力し、一
方、エラー通知信号線２７からエラー通知信号ｆをＣＰ
Ｕ１１に出力する。
１３のデータを取り込んだバス変換回路１４がパリティ
エラーを検出したとする。バス変換回路１４は、バス１
３のデータを取り込むと同時にデータチェック回路２４
でデータのチェックを１サイクルで行い、パリティエラ
ーを検出すると、データストローブ信号ｂとともに、デ
ータエラー伝搬信号ｄをバス変換回路１６に出力し、一
方、エラー通知信号線２７からエラー通知信号ｆをＣＰ
Ｕ１１に出力する。
【００２９】次に、矢印Ｄで示すように、データが入出
力装置１７からバス変換回路１６，１４を介してＣＰＵ
１１に転送される場合について説明する。バス変換回路
１６はパリティエラーを検出しなかったが、バス変換回
路１４はパリティエラーを検出したとする。バス変換回
路１４はデータストローブ信号ａ１とともにデータエラ
ー伝搬信号ｄ１、データをＣＰＵ１１に送り、また、エ
ラー通知信号ｆ１をＣＰＵ１１に送る。ＣＰＵ１１で
は、データエラー伝搬信号ｄ１により、所定の処理を行
なうとともに、エラー通知信号ｆ１により、どのバスで
パリティエラーが発生したか確認する。
力装置１７からバス変換回路１６，１４を介してＣＰＵ
１１に転送される場合について説明する。バス変換回路
１６はパリティエラーを検出しなかったが、バス変換回
路１４はパリティエラーを検出したとする。バス変換回
路１４はデータストローブ信号ａ１とともにデータエラ
ー伝搬信号ｄ１、データをＣＰＵ１１に送り、また、エ
ラー通知信号ｆ１をＣＰＵ１１に送る。ＣＰＵ１１で
は、データエラー伝搬信号ｄ１により、所定の処理を行
なうとともに、エラー通知信号ｆ１により、どのバスで
パリティエラーが発生したか確認する。
【００３０】バス変換回路１６でパリティエラーを検出
した場合には、データストローブ信号ｂ１とともに、デ
ータエラー伝搬信号ｄ２をバス変換回路１４に出力し、
一方、エラー通知信号ｇ１をＣＰＵ１１に出力する。デ
ータストローブ信号ｂ１、データエラー伝搬信号ｄ２、
データを受け取ったバス変換回路１４はＣＰＵ１１にデ
ータストローブ信号ａ１、データエラー伝搬信号ｄ１、
データを出力する。
した場合には、データストローブ信号ｂ１とともに、デ
ータエラー伝搬信号ｄ２をバス変換回路１４に出力し、
一方、エラー通知信号ｇ１をＣＰＵ１１に出力する。デ
ータストローブ信号ｂ１、データエラー伝搬信号ｄ２、
データを受け取ったバス変換回路１４はＣＰＵ１１にデ
ータストローブ信号ａ１、データエラー伝搬信号ｄ１、
データを出力する。
【００３１】このように、バス変換回路１４，１６で
は、データが入力してから出力するまで、１サイクルし
かかからないので、データ転送速度を向上させることが
できる。また、パリティエラーを最初に検出したところ
がエラー通知信号ｆ，ｆ１，ｇ，ｇ１をＣＰＵ１１に出
力するので、どのバスにパリティエラーが発生したかを
容易に特定することができる。
は、データが入力してから出力するまで、１サイクルし
かかからないので、データ転送速度を向上させることが
できる。また、パリティエラーを最初に検出したところ
がエラー通知信号ｆ，ｆ１，ｇ，ｇ１をＣＰＵ１１に出
力するので、どのバスにパリティエラーが発生したかを
容易に特定することができる。
【００３２】
【発明の効果】以上説明してきたように、本発明によれ
ば、バス変換回路に一個のデータバッファメモリを設
け、データバッファメモリに並列にデータチェック回路
を設けたため、データがバス変換回路に入力して出力す
るまで１サイクルしかかからないので、データ転送速度
を大幅に向上させることができる。
ば、バス変換回路に一個のデータバッファメモリを設
け、データバッファメモリに並列にデータチェック回路
を設けたため、データがバス変換回路に入力して出力す
るまで１サイクルしかかからないので、データ転送速度
を大幅に向上させることができる。
【００３３】また、パリティエラーを最初に検出したバ
ス変換回路がエラー通知信号をＣＰＵに通知するととも
に、転送先にデータエラー伝搬信号とデータを転送する
ようにしたため、どのバスでパリティエラーが発生した
かを容易に特定することができる。
ス変換回路がエラー通知信号をＣＰＵに通知するととも
に、転送先にデータエラー伝搬信号とデータを転送する
ようにしたため、どのバスでパリティエラーが発生した
かを容易に特定することができる。
【図１】本発明の原理説明図
【図２】本発明の一実施例に係る全体構成図
【図３】バス変換回路の内部構成図
【図４】データチェック回路の内部構成図
【図５】動作説明図
【図６】バス変換回路のタイムチャート
【図７】他の動作説明図
【図８】従来例を示す図
【図９】従来のバス変換回路の内部構成図
１１：ＣＰＵ（演算処理装置） １２：主記憶メモリ（主記憶装置） １３，１５，１６Ａ：バス １４，１６：バス変換回路 １７，１８：入出力装置 １９，２４，２４ａ：データチェック回路 ２０，２０ａ：データバッファメモリ ２１，２２，２３：データストローブ信号線 ２５，２６：データエラー伝搬信号線 ２７，２８：エラー通知信号線 ２９：チェック回路 ３０：エラー信号オア回路 ａ，ａ１，ｂ，ｂ１，ｃ：データストローブ信号 ｄ，ｄ１，ｄ２，ｅ：データエラー伝搬信号 ｆ，ｆ１，ｇ，ｇ１：エラー通知信号
Claims (2)
- 【請求項１】演算処理装置（１１）と、主記憶装置（１
２）と、入出力装置（１８）をバス（１３），（１５）
を介して接続し、演算処理装置（１１）および主記憶装
置（１２）に接続されたバス（１３）と、入出力装置
（１８）に接続されたバス（１５）との間にバス変換回
路（１４）を設けた情報処理装置において、 前記バス変換回路（１４）内に、該バス変換回路（１
４）に接続されたバス（１３），（１５）から取り込ん
だデータを一時格納するデータバッファメモリ（２０）
を設け、 該データバッファメモリ（２０）に、データを格納する
サイクルと同一サイクルでデータのチェックを行うデー
タチェック回路（２４）を並列に設けたことを特徴とす
る情報処理装置。 - 【請求項２】演算処理装置（１１）と、主記憶装置（１
２）と、入出力装置（１８）をバス（１３），（１５）
を介して接続し、演算処理装置（１１）および主記憶装
置（１２）に接続されたバス（１３）と、入出力装置
（１８）に接続されたバス（１５）との間にバス変換回
路（１４）を設けた情報処理装置において、 データ転送中に生じたパリティエラーを最初に検出した
前記バス変換回路（１４）が、データとともにデータエ
ラー伝搬信号ｄをデータ転送先に転送するとともに割り
込み通知としてエラー通知信号ｆを前記演算処理装置
（１１）に送出することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6004375A JPH07210471A (ja) | 1994-01-20 | 1994-01-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6004375A JPH07210471A (ja) | 1994-01-20 | 1994-01-20 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07210471A true JPH07210471A (ja) | 1995-08-11 |
Family
ID=11582626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6004375A Pending JPH07210471A (ja) | 1994-01-20 | 1994-01-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07210471A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7552362B2 (en) | 2005-08-26 | 2009-06-23 | Canon Kabushiki Kaisha | Bridge, error notification method therefor and system |
| JP2010140127A (ja) * | 2008-12-10 | 2010-06-24 | Hitachi Ltd | データ転送処理装置及び方法 |
-
1994
- 1994-01-20 JP JP6004375A patent/JPH07210471A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7552362B2 (en) | 2005-08-26 | 2009-06-23 | Canon Kabushiki Kaisha | Bridge, error notification method therefor and system |
| JP2010140127A (ja) * | 2008-12-10 | 2010-06-24 | Hitachi Ltd | データ転送処理装置及び方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031209 |