JPS6292064A - 並列処理計算機 - Google Patents
並列処理計算機Info
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- JPS6292064A JPS6292064A JP23121785A JP23121785A JPS6292064A JP S6292064 A JPS6292064 A JP S6292064A JP 23121785 A JP23121785 A JP 23121785A JP 23121785 A JP23121785 A JP 23121785A JP S6292064 A JPS6292064 A JP S6292064A
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- processor
- bus
- processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は複数のプロセッサを並列に動作させて全体的な
処理性能を向上させる並列処理計算機に係り、特にプロ
セッサの故障がシステム全体の機能に影響を及ぼさない
並列処理計算機に関する。
処理性能を向上させる並列処理計算機に係り、特にプロ
セッサの故障がシステム全体の機能に影響を及ぼさない
並列処理計算機に関する。
従来から、科学技術計算、特に偏微分方程式の数値解を
高速に求めるために、複数のプロセッサを用いて並列に
データ処理を行う並列処理計算機が開発されてきた。並
列処理計算機においては、プロセッサ間でデータの授受
を効率よく行う必要があり、このためにいくつかのプロ
セッサ結合方式がある。その１つに、プロセッサを２次
元配列（または１次元、３次元）シテ隣接プロセッサ間
を互いに結合する近接結合型があり、その例は、ｒニー
シーエム トランザクション オン コンピュータ シ
ステ１１ズ、第】巻、第３号、 １９８３年８月、第１
９七；ば１；３芋第２２１頁Ｊ （ＡＣバＴｒａｎｑ
ａｃｔ、１ｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒ ５ｙｓｔ
、ｅ＠ｓ、Ｖｏｌ＋Ｎｏ３゜Ａｕｇｕｓｔ １９８３．
ｐ１９５−２２１）に示されている。
高速に求めるために、複数のプロセッサを用いて並列に
データ処理を行う並列処理計算機が開発されてきた。並
列処理計算機においては、プロセッサ間でデータの授受
を効率よく行う必要があり、このためにいくつかのプロ
セッサ結合方式がある。その１つに、プロセッサを２次
元配列（または１次元、３次元）シテ隣接プロセッサ間
を互いに結合する近接結合型があり、その例は、ｒニー
シーエム トランザクション オン コンピュータ シ
ステ１１ズ、第】巻、第３号、 １９８３年８月、第１
９七；ば１；３芋第２２１頁Ｊ （ＡＣバＴｒａｎｑ
ａｃｔ、１ｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒ ５ｙｓｔ
、ｅ＠ｓ、Ｖｏｌ＋Ｎｏ３゜Ａｕｇｕｓｔ １９８３．
ｐ１９５−２２１）に示されている。
しかしながら、これら近接結合型の拉列処岬計Ｗ機には
プロセ”・ソ４ｔの故障に対して弱いとし・う短所を有
していノ） ずなわぢ、１台のプ１′ｌＩセユ゛、ｔす
が停止すると、ξ′の隣接ブｏ ｆツリーとの−ｉ゛−
タ授受が行われないために隣接プロセッサも停止し、さ
らにその周囲プロセッサの停止へと広がり、最終的にシ
ステム全体が停止してしまう。しかし上記従来例ではプ
ロセッサ故障に対する対策はとられていない。
プロセ”・ソ４ｔの故障に対して弱いとし・う短所を有
していノ） ずなわぢ、１台のプ１′ｌＩセユ゛、ｔす
が停止すると、ξ′の隣接ブｏ ｆツリーとの−ｉ゛−
タ授受が行われないために隣接プロセッサも停止し、さ
らにその周囲プロセッサの停止へと広がり、最終的にシ
ステム全体が停止してしまう。しかし上記従来例ではプ
ロセッサ故障に対する対策はとられていない。
〔発明の目的〕
本発明の目的はプロセッサが故障してもシステム全体の
停止に至らない近接結合型の並列処理計算機を提供する
ことにある。
停止に至らない近接結合型の並列処理計算機を提供する
ことにある。
上記の目的を達成するために、本発明ではプロセッサ間
でデータ転送を行うためのデータバスにバイパス機構を
設け、故障したプロセッサをバイ′バスして１台先のプ
ロセッサとの間でデータ転送シ行えろようにした。
でデータ転送を行うためのデータバスにバイパス機構を
設け、故障したプロセッサをバイ′バスして１台先のプ
ロセッサとの間でデータ転送シ行えろようにした。
第１図は本発明の並列演算計算機のプｒコセツザ間接続
概念を示した図である。第１図において、Ｐｉ、（図で
はｉ、ｊ＝１〜４）はブロセパノサ、Ｙ−）＼ｉａ、Ｄ
Ｙ目はプロセッサ間でデータ転送を？−テうたぬのデー
タバス、破線で示したｌ３１Ｊはバイパス線である。ま
たＳＪはプロセッサの故障を他のプロセッサに通知する
故障通知信号である。
概念を示した図である。第１図において、Ｐｉ、（図で
はｉ、ｊ＝１〜４）はブロセパノサ、Ｙ−）＼ｉａ、Ｄ
Ｙ目はプロセッサ間でデータ転送を？−テうたぬのデー
タバス、破線で示したｌ３１Ｊはバイパス線である。ま
たＳＪはプロセッサの故障を他のプロセッサに通知する
故障通知信号である。
本発明では、プロセッサが故障すると、その故障を同列
他方（または同行他列）のプロセッサに知らせ、該当列
（または行）のプロセッサはバイパス線Ｂｔａを用いて
バイパスさせ、残りのプロセッサで格子配列を構成して
演算処理を実行するものである。例えば第１図に示した
４行４列のプロセッサから成る並列処理計算においてプ
ロセッサＰｚ、ｓが故障した場合は第３列のプロセッサ
を用いて４行３列の配列とじて並列処理計算機を構成す
る。
他方（または同行他列）のプロセッサに知らせ、該当列
（または行）のプロセッサはバイパス線Ｂｔａを用いて
バイパスさせ、残りのプロセッサで格子配列を構成して
演算処理を実行するものである。例えば第１図に示した
４行４列のプロセッサから成る並列処理計算においてプ
ロセッサＰｚ、ｓが故障した場合は第３列のプロセッサ
を用いて４行３列の配列とじて並列処理計算機を構成す
る。
（発明の実施例〕
Ｊ＼下、本発明の一実施例を図面を用いて説明する。第
２図は本発明の並列処理計算機のプロセッサの構成を示
したものである。ＰｌＪは１列処理計算機を構成するプ
ロセッサであり、全て同じ構成を持つ。１は演算器（以
下ＣＰＵと称す）、２はメモリ、３Ｘ、３Ｙはそれぞれ
行方向及び列方向の隣接プロセッサとのデータ伝送を行
うデータ伝送制御回路、４はバス切替制御回路、５１．
５２はバス切替スイッチである。またＤ Ｘ ｉ Ｊ、
Ｄ Ｙ Ｉ Ｊはデータ伝送バス、ＢＩＪはバイパス
線、ＳＪは故障通知信号である。なお、本実施例では行
方向のデータ伝送バスに対してバイパス線を設け、故障
告知信号線Ｓ−を同列他方のプロセッサと接続している
が１行と列を入れかえても本質的には何ら変ることはな
く、また行と列両方にバイパス機構を設けてもよい。
２図は本発明の並列処理計算機のプロセッサの構成を示
したものである。ＰｌＪは１列処理計算機を構成するプ
ロセッサであり、全て同じ構成を持つ。１は演算器（以
下ＣＰＵと称す）、２はメモリ、３Ｘ、３Ｙはそれぞれ
行方向及び列方向の隣接プロセッサとのデータ伝送を行
うデータ伝送制御回路、４はバス切替制御回路、５１．
５２はバス切替スイッチである。またＤ Ｘ ｉ Ｊ、
Ｄ Ｙ Ｉ Ｊはデータ伝送バス、ＢＩＪはバイパス
線、ＳＪは故障通知信号である。なお、本実施例では行
方向のデータ伝送バスに対してバイパス線を設け、故障
告知信号線Ｓ−を同列他方のプロセッサと接続している
が１行と列を入れかえても本質的には何ら変ることはな
く、また行と列両方にバイパス機構を設けてもよい。
プロセッサＰＩＪが正常な場合は、バス切替スイッチ５
１．５２はａ側に接しており、データ伝送制御回路３Ｘ
は隣接プロセッサのデータ伝送制御回路３Ｘと接続され
た状態にある。したがって、データ伝送バスを経てプロ
セッサ Ｐｉ＊Ｊ−ｔから送られたデータはＰＩ、Ｊのデータ伝
送制御回路３Ｘに入り、ｐ、、のＣＰＵＩがこのデータ
を読み込むことにより隣接プロセッサ間でデータ伝送が
行われる。
１．５２はａ側に接しており、データ伝送制御回路３Ｘ
は隣接プロセッサのデータ伝送制御回路３Ｘと接続され
た状態にある。したがって、データ伝送バスを経てプロ
セッサ Ｐｉ＊Ｊ−ｔから送られたデータはＰＩ、Ｊのデータ伝
送制御回路３Ｘに入り、ｐ、、のＣＰＵＩがこのデータ
を読み込むことにより隣接プロセッサ間でデータ伝送が
行われる。
プロセッサｐ、、、が故障した場合はバス切替制御回路
４により切替信号Ｃを出力する。これによりバス切替ス
イッチ５１．５２の接続はｂ側に切替り、データ伝送バ
スＤＸＩ、Ｊ−１とＤ Ｘ Ｉ、 ＪがバイパスＭｒ
Ｒｒ 、 Ｊ によって電気的に接続される。したがっ
て、プロセッサＰＩ、Ｊ−１から送出されたデータはｐ
、、、内ではバイパスｍ Ｂ Ｉ、 Ｊ を通り、その
ままデータ伝送バスＤ Ｘ Ｉ、 ａ に現われてプロ
セッサＰＩ、Ｊ １に伝送される。
４により切替信号Ｃを出力する。これによりバス切替ス
イッチ５１．５２の接続はｂ側に切替り、データ伝送バ
スＤＸＩ、Ｊ−１とＤ Ｘ Ｉ、 ＪがバイパスＭｒ
Ｒｒ 、 Ｊ によって電気的に接続される。したがっ
て、プロセッサＰＩ、Ｊ−１から送出されたデータはｐ
、、、内ではバイパスｍ Ｂ Ｉ、 Ｊ を通り、その
ままデータ伝送バスＤ Ｘ Ｉ、 ａ に現われてプロ
セッサＰＩ、Ｊ １に伝送される。
また、バス切替制御回路４がらは切替信号Ｃと共に故障
を表わす信号が故障通知信号ｓＪが送出される。故障通
知（ｄ号ＳＪは同じ列の他のプロセツサＰｋ、ａ （
ｋ＝１．２．・・・ｉ−１，ｉ＋１． ・・）のバス
切替制御回路４に接続されており、この信号により故障
プロセッサＰＩ、Ｊ と同様にバス切替スイッチの接続
をｂ側に切替える。したがって、故険プロセッサがＪ属
する列のプロセッサはすべてデータ伝送がバイパスされ
、機能的にＭ行（Ｎ−１）列配列（Ｍ、Ｎは物理的なプ
ロセッサ行列数）の並列処理計算機が構成される。
を表わす信号が故障通知信号ｓＪが送出される。故障通
知（ｄ号ＳＪは同じ列の他のプロセツサＰｋ、ａ （
ｋ＝１．２．・・・ｉ−１，ｉ＋１． ・・）のバス
切替制御回路４に接続されており、この信号により故障
プロセッサＰＩ、Ｊ と同様にバス切替スイッチの接続
をｂ側に切替える。したがって、故険プロセッサがＪ属
する列のプロセッサはすべてデータ伝送がバイパスされ
、機能的にＭ行（Ｎ−１）列配列（Ｍ、Ｎは物理的なプ
ロセッサ行列数）の並列処理計算機が構成される。
故障プロセッサのＣＰＵＩの動作状態は保障されるが、
上述の切替動作により機能的に故障プロセッサは並列処
理計算機システ１１から切り離された状態となるため、
再構成後の並列処理計算機は故障プロセッサの動作状態
に影響されることなく波列演算処理を遂行することがで
きる。
上述の切替動作により機能的に故障プロセッサは並列処
理計算機システ１１から切り離された状態となるため、
再構成後の並列処理計算機は故障プロセッサの動作状態
に影響されることなく波列演算処理を遂行することがで
きる。
以下、プロセッサの各部について実施例を詳細に説明す
る。
る。
第３図はバス切替スイッチ５１．５２及びデータ伝送制
御回路３ｘの一実施例を示す回路図である。
御回路３ｘの一実施例を示す回路図である。
まずデータ伝送制御回路３Ｘの構成及び動作について説
明する。データ伝送制御回路３ｘは隣接プロセッサ間で
データ伝送を行うためのものであり、その実現方法とし
てはレジスタ、通常のランダムアクセスメモリ、あるい
はＦＩＦＯメモリ（先入先出メモリ）等を用いたものが
種々ある。本実施例はＦＩＦＯメモリを用いた例を示す
。
明する。データ伝送制御回路３ｘは隣接プロセッサ間で
データ伝送を行うためのものであり、その実現方法とし
てはレジスタ、通常のランダムアクセスメモリ、あるい
はＦＩＦＯメモリ（先入先出メモリ）等を用いたものが
種々ある。本実施例はＦＩＦＯメモリを用いた例を示す
。
第３図において、３１はＦＴＦＯメモリ、３２はアドレ
スデコード回路、３３．３４はＡＮＤ回路。
スデコード回路、３３．３４はＡＮＤ回路。
３５はインバータ回路である。ＦＴＦＯメモリ３１は書
込信号ωが印加されるたびに入力ボートエ０〜１、のデ
ータを内部のメモリに記憶する一方、読出信号Ｒが印加
されるたびに出力ポート○ｏ ” Ｏｎに入力された順
にデータを出力するものである。
込信号ωが印加されるたびに入力ボートエ０〜１、のデ
ータを内部のメモリに記憶する一方、読出信号Ｒが印加
されるたびに出力ポート○ｏ ” Ｏｎに入力された順
にデータを出力するものである。
ＦＩＦＯメモリ３１には特定の番地が割当てられており
、隣接プロセッサにデータを送及する時は、ＣＰ Ｕ
１がこの番地に伝送データを書き込む。このＣＰＵＩの
動作により内部バスＬＢ上１４Ｆｏメモリの番地を示す
アドレス信号Ａｏ＝Ａ、と伝送データＤｏ−Ｄｎが送出
され、読出／書込信号Ｒ／Ｗ（（４１＃＃ ＝＝読出、
１０ ｒｅ ＝＝杏込とする）がｄｉ Ｏ＋ｊとなる。
、隣接プロセッサにデータを送及する時は、ＣＰ Ｕ
１がこの番地に伝送データを書き込む。このＣＰＵＩの
動作により内部バスＬＢ上１４Ｆｏメモリの番地を示す
アドレス信号Ａｏ＝Ａ、と伝送データＤｏ−Ｄｎが送出
され、読出／書込信号Ｒ／Ｗ（（４１＃＃ ＝＝読出、
１０ ｒｅ ＝＝杏込とする）がｄｉ Ｏ＋ｊとなる。
これによりアドレスデコーダ３２でアドレス信号Ａ ｏ
” Ａ、を判定してＦ’［ＦＯメモリ３１がアクセス
されたことを認識し、選択信号Ｓ１を７７１． ｎとし
てアンド回路３３，３４に印加する６したがって読出／
書込信号Ｒ／Ｗがインバータ回路３５を経て印加されて
いるアンド回路３４が１′ビ″を出力し、切替スイッチ
５２を通ってデータ伝送バスＤＸｉ、Ｊ書込信号ωとな
る。一方、内部バスｒ７）３上の伝送データＤ ｏ ＝
Ｄｎも切替スイッチ５２を経てデータ伝送バスＤ Ｘ
Ｉ、 Ｊ に送出される。データ伝送バスＤＸＩ、Ｊ
は隣接プロセッサに接続されているため、データ伝送バ
スＤ Ｘ ＋ 、 Ｊ上に送出された伝送データは隣接
プロセッサのＦＴＦＯメモリ３１に書込まれる。
” Ａ、を判定してＦ’［ＦＯメモリ３１がアクセス
されたことを認識し、選択信号Ｓ１を７７１． ｎとし
てアンド回路３３，３４に印加する６したがって読出／
書込信号Ｒ／Ｗがインバータ回路３５を経て印加されて
いるアンド回路３４が１′ビ″を出力し、切替スイッチ
５２を通ってデータ伝送バスＤＸｉ、Ｊ書込信号ωとな
る。一方、内部バスｒ７）３上の伝送データＤ ｏ ＝
Ｄｎも切替スイッチ５２を経てデータ伝送バスＤ Ｘ
Ｉ、 Ｊ に送出される。データ伝送バスＤＸＩ、Ｊ
は隣接プロセッサに接続されているため、データ伝送バ
スＤ Ｘ ＋ 、 Ｊ上に送出された伝送データは隣接
プロセッサのＦＴＦＯメモリ３１に書込まれる。
次に隣接プロセッサからのデータを受信する場合は、Ｃ
ＰＵＩがＦＩＦＯメモリ３１の番地にリードアクセスす
る。この時は読出／書込信号Ｒ／Ｗは４１１ Ｉ＋とな
るので前述の書込時と同様の動作によりアンド回路３３
の出力が１１１１＋となり、ＦＴＦＯメモリ３１のＲ端
子に印加され、ＦＩＦＯメモリ３１のデータがＣＰ Ｕ
１に読込まれる、 以上のようなＦＩＦＯメモリを用いた伝送制御回路に対
しては、バス切替スイッチ５１．５２は第４図に示すよ
うに、スリーステートバッファを用いてＮ￥Ｌに実現で
きる。スリーステートバッファは入力端子と出力端子の
他にゲート制御端子を持つ。
ＰＵＩがＦＩＦＯメモリ３１の番地にリードアクセスす
る。この時は読出／書込信号Ｒ／Ｗは４１１ Ｉ＋とな
るので前述の書込時と同様の動作によりアンド回路３３
の出力が１１１１＋となり、ＦＴＦＯメモリ３１のＲ端
子に印加され、ＦＩＦＯメモリ３１のデータがＣＰ Ｕ
１に読込まれる、 以上のようなＦＩＦＯメモリを用いた伝送制御回路に対
しては、バス切替スイッチ５１．５２は第４図に示すよ
うに、スリーステートバッファを用いてＮ￥Ｌに実現で
きる。スリーステートバッファは入力端子と出力端子の
他にゲート制御端子を持つ。
ゲート制御信号がＯＮ（ここでは論理ＩＩ Ｉ １１と
する）のときは入力信号をそのまま出力し、ゲート制御
信号がＯＦＦ （論理″’ｏ”）のときは出力が高イン
ピーダンスすなわち入力と出力が切り離された状態にな
るものである。バス切替スイッチ５１．５：Ｈ１各々２
組のスリーステートバッファを持ち、一方のゲート制御
端子にはバス切替制御回路４の出力信号を印加し、他方
にはバス切替制御回路４の出力信号をインバータ回路を
介して印加する。したがって、バス切替制御回路４の出
力信号Ｃがｌｉ Ｉ Ｉ＋のときはバス切替スイッチ５
１−９５２のａ組のスリーステートバッファが導通状態
となり、４１０″′のときはｂ組のスリーステートバッ
ファが導通状態となる。
する）のときは入力信号をそのまま出力し、ゲート制御
信号がＯＦＦ （論理″’ｏ”）のときは出力が高イン
ピーダンスすなわち入力と出力が切り離された状態にな
るものである。バス切替スイッチ５１．５：Ｈ１各々２
組のスリーステートバッファを持ち、一方のゲート制御
端子にはバス切替制御回路４の出力信号を印加し、他方
にはバス切替制御回路４の出力信号をインバータ回路を
介して印加する。したがって、バス切替制御回路４の出
力信号Ｃがｌｉ Ｉ Ｉ＋のときはバス切替スイッチ５
１−９５２のａ組のスリーステートバッファが導通状態
となり、４１０″′のときはｂ組のスリーステートバッ
ファが導通状態となる。
すなわち、プロセッサＰＩＪが正常時にはバス切替制御
回路４が出力信号Ｃを１１１ ＩＩ、異常時にはＩＩ
Ｑ ＋＋を送出すれば、バス切替スイッチ５１゜５２の
り３作により、プロセッサ正常時にはデータ伝送バスＤ
Ｘ１＋Ｊ−Ｌ＋ Ｄ ＸｌＩ４はデータ伝送制御回路
３ｘのＦＩＦＯメモリ３１に接続され、プロセッサ兇常
時にはデータ伝送バスＰＸｔ、ａ−ｚはバイパス線８１
．Ｊ を経てデータ伝送バスＤ Ｘ ｔ 、 Ｊ に直
接接続され、データ伝送はプロセッサｐ 、 、 、を
バイパスして行われる。
回路４が出力信号Ｃを１１１ ＩＩ、異常時にはＩＩ
Ｑ ＋＋を送出すれば、バス切替スイッチ５１゜５２の
り３作により、プロセッサ正常時にはデータ伝送バスＤ
Ｘ１＋Ｊ−Ｌ＋ Ｄ ＸｌＩ４はデータ伝送制御回路
３ｘのＦＩＦＯメモリ３１に接続され、プロセッサ兇常
時にはデータ伝送バスＰＸｔ、ａ−ｚはバイパス線８１
．Ｊ を経てデータ伝送バスＤ Ｘ ｔ 、 Ｊ に直
接接続され、データ伝送はプロセッサｐ 、 、 、を
バイパスして行われる。
第４図はバス切替制御回路４の一例である。バス切替制
御回路４はプロセッサの故障時にバス切替スイッチ５１
．５２に対して切替信号を送出するものである。プロセ
ッサの故障にはＣＰＵ素子自身の故障、あるいはメモリ
素子や周辺制御回路の故障等種々考えられ、その検出方
法も多様である。ここでは診断プログラム等ソフトウェ
ア的な手段により故障を検出する例を示す６ 第４図において、４１はアドレスデユード回路、４２．
４８はフリップフロップ、４５はカウンタ。
御回路４はプロセッサの故障時にバス切替スイッチ５１
．５２に対して切替信号を送出するものである。プロセ
ッサの故障にはＣＰＵ素子自身の故障、あるいはメモリ
素子や周辺制御回路の故障等種々考えられ、その検出方
法も多様である。ここでは診断プログラム等ソフトウェ
ア的な手段により故障を検出する例を示す６ 第４図において、４１はアドレスデユード回路、４２．
４８はフリップフロップ、４５はカウンタ。
４６は比較回路、４３はパルス発生器である。また、４
０１はパルス状で与えられる診断信号であり、例えば押
ボタンスイッチ等で発生する６診断信号４０１の入力に
より、カウンタ４５及びフリップフロップ４８がリセッ
トされると共にフリップフロップ４２がセットされ、Ｃ
ＰＵ１に対しては割込信号として印加される。ＣＰ Ｕ
１はこの割込により診断プログラムを動作させ、プロ
セッサ各部の動作テストを実行し、正常終了した時にバ
ス切替制御回路４に割当てられている特定の番地をアク
セスする。診断フログラ１１は例えば第５図に示すよう
に、メモリ領域に対してテストデ゛−夕の書込み、読出
しチェックを行う。プロセッサが正常であればメモリチ
ェックは異常なく終了し、７＆後にバス切替制御回路の
番地がアクセスされる。
０１はパルス状で与えられる診断信号であり、例えば押
ボタンスイッチ等で発生する６診断信号４０１の入力に
より、カウンタ４５及びフリップフロップ４８がリセッ
トされると共にフリップフロップ４２がセットされ、Ｃ
ＰＵ１に対しては割込信号として印加される。ＣＰ Ｕ
１はこの割込により診断プログラムを動作させ、プロ
セッサ各部の動作テストを実行し、正常終了した時にバ
ス切替制御回路４に割当てられている特定の番地をアク
セスする。診断フログラ１１は例えば第５図に示すよう
に、メモリ領域に対してテストデ゛−夕の書込み、読出
しチェックを行う。プロセッサが正常であればメモリチ
ェックは異常なく終了し、７＆後にバス切替制御回路の
番地がアクセスされる。
これによりアドレスデコード回路４１からアドレス選択
信号４０２が送出されてフリップフロップ４２をリセッ
トする。カウンタ４５はフリップフロップ４２がセット
状態にある間、すなわち診断信号４０１が入力されてか
らＣＰＵＩによる動作テストが正常終了する間、パルス
発生器４３からのパルスを計数する。比較回路４６はカ
ウンタ４５の計数値とスイッチ等で構成される設定器４
７の値を比較し、両者が等しくなった時に一致信号４０
３を出力するものである。設定器にはプロセッサ正常時
のカウンタ４５の計数値よりも大きな値を設定しておけ
ば、プロセッサが正常な時は比較回路４６から一致信号
４０３は送出されることがなく、フリップフロップ４８
は常にリセット状態となり、バス切替信号ＣはＩＩ Ｉ
ＩＩが送出されている。
信号４０２が送出されてフリップフロップ４２をリセッ
トする。カウンタ４５はフリップフロップ４２がセット
状態にある間、すなわち診断信号４０１が入力されてか
らＣＰＵＩによる動作テストが正常終了する間、パルス
発生器４３からのパルスを計数する。比較回路４６はカ
ウンタ４５の計数値とスイッチ等で構成される設定器４
７の値を比較し、両者が等しくなった時に一致信号４０
３を出力するものである。設定器にはプロセッサ正常時
のカウンタ４５の計数値よりも大きな値を設定しておけ
ば、プロセッサが正常な時は比較回路４６から一致信号
４０３は送出されることがなく、フリップフロップ４８
は常にリセット状態となり、バス切替信号ＣはＩＩ Ｉ
ＩＩが送出されている。
プロセッサに何らかの故障があると、診断信号４０１を
ＣＰＵＩに印加して診断プログラムを動作させても正常
終了にはならず、バス切替制御回路４に対するアクセス
はない、したがってブリップフロップ４２はリセットさ
れず、カウンタ４５はパルス発生器４３からのパルスの
計数を続ける。
ＣＰＵＩに印加して診断プログラムを動作させても正常
終了にはならず、バス切替制御回路４に対するアクセス
はない、したがってブリップフロップ４２はリセットさ
れず、カウンタ４５はパルス発生器４３からのパルスの
計数を続ける。
このため計数値が設定９４７の設定値に達した時に比較
回路４６から−ｅ信号が送出され、ブリップフロップ４
８がセットされてバス切替信号Ｃが“Ｏｒｐに変わり、
バス切替スイッチ５１．５２をプロセッサバイパス側に
切替える。
回路４６から−ｅ信号が送出され、ブリップフロップ４
８がセットされてバス切替信号Ｃが“Ｏｒｐに変わり、
バス切替スイッチ５１．５２をプロセッサバイパス側に
切替える。
また、バス切替信号Ｃは故障通知信号ＳＪ として同列
性行プロセッサのバス切替信号Ｃと接続されている。バ
ス切替信号Ｃはオープンコレクタ素子４９の出力ずある
ため、同列プロセッサのバス切替信号Ｃが１つでも“０
″になると同列のすべてのプロセッサにおいてバスの切
替信号Ｃは“ＯＩＩとなる。例えばプロセッサＰ Ｉ
Ｊが正常でフリップフロップ４８がリセット状態にあっ
ても、プロセッサＰＩｔ１．ａが故障すると故障通知信
号ＳＪがＩＩ Ｏ＋＋となり、プロセッサＰ Ｌ ｅ
４のバス切替信号Ｃも“０″となる。すなわち、同列プ
ロセッサ内の１つのプロセッサの故障により、その列の
全プロセッサでバス切替信号Ｃが“０″となって、バス
切替スイッチ５１．５２をプロセッサバイパス側に切替
える。
性行プロセッサのバス切替信号Ｃと接続されている。バ
ス切替信号Ｃはオープンコレクタ素子４９の出力ずある
ため、同列プロセッサのバス切替信号Ｃが１つでも“０
″になると同列のすべてのプロセッサにおいてバスの切
替信号Ｃは“ＯＩＩとなる。例えばプロセッサＰ Ｉ
Ｊが正常でフリップフロップ４８がリセット状態にあっ
ても、プロセッサＰＩｔ１．ａが故障すると故障通知信
号ＳＪがＩＩ Ｏ＋＋となり、プロセッサＰ Ｌ ｅ
４のバス切替信号Ｃも“０″となる。すなわち、同列プ
ロセッサ内の１つのプロセッサの故障により、その列の
全プロセッサでバス切替信号Ｃが“０″となって、バス
切替スイッチ５１．５２をプロセッサバイパス側に切替
える。
なお、前述の実施例ではバイパス回路を既存の論理素子
を用いて示したが、半導体集積技術の向上によりプロセ
ッサがＬＳＩ化された場合、バイパス回路等周辺制御回
路も合わせてＬＳＩ内に含めることも可能である。
を用いて示したが、半導体集積技術の向上によりプロセ
ッサがＬＳＩ化された場合、バイパス回路等周辺制御回
路も合わせてＬＳＩ内に含めることも可能である。
以上、本発明の並列処理計算機の構成を二次元配列プロ
セッサを例として説明したが、−次元配列や三次元配列
等にも同様に実現することは可能である。
セッサを例として説明したが、−次元配列や三次元配列
等にも同様に実現することは可能である。
以上述べたように、本発明によればプロセッサが故障し
てもそのプロセッサを機能的に切り離して、残りのプロ
セッサで並列処理計算機を再構成することができるので
、システムの可用性が向上する。
てもそのプロセッサを機能的に切り離して、残りのプロ
セッサで並列処理計算機を再構成することができるので
、システムの可用性が向上する。
第１図は本発明の並列処理計算機のプロセッサ間接続概
念図、第２１３！は本発明の並列処理計算機のプロセッ
サの構成を示すブロック図、第３図はバス切替スイッチ
及びデータ伝送制御回路の一実施例、第４図はバス切替
制御回路の一実施例を示す図、第５図はプロセッサ故障
診断のプログラムの一例を示すフロチャートである。 ｐ、、、・・・プロセッサ、ＤＸＩ、Ｊ・・・左右方向
データ伝送バス、Ｄ Ｙ １ 、 Ｊ・・・上下方向デ
ータ伝送バス、Ｂｌ、Ｊ・・・バイパス線、Ｓｊ・・・
故障通知信号、１゛。 ＣＰＵ、２・・・メモリ、３Ｘ、３Ｙ・・・データ伝送
制御回路、４・・・バス切替制御回路、５１．５２・・
・バス切替スイッチ。
念図、第２１３！は本発明の並列処理計算機のプロセッ
サの構成を示すブロック図、第３図はバス切替スイッチ
及びデータ伝送制御回路の一実施例、第４図はバス切替
制御回路の一実施例を示す図、第５図はプロセッサ故障
診断のプログラムの一例を示すフロチャートである。 ｐ、、、・・・プロセッサ、ＤＸＩ、Ｊ・・・左右方向
データ伝送バス、Ｄ Ｙ １ 、 Ｊ・・・上下方向デ
ータ伝送バス、Ｂｌ、Ｊ・・・バイパス線、Ｓｊ・・・
故障通知信号、１゛。 ＣＰＵ、２・・・メモリ、３Ｘ、３Ｙ・・・データ伝送
制御回路、４・・・バス切替制御回路、５１．５２・・
・バス切替スイッチ。
Claims (1)
- 【特許請求の範囲】 １、プロセッサを格子配列し隣接するプロセッサ間をデ
ータを伝送バスで結合して成る並列処理計算機において
、各プロセッサが行方向及び列方向の少なくとも一方に
、相対する方向のデータ伝送バスを接続するバイパス路
と、前記データ伝送バスとバイパス路を結合するバス切
替スイッチを有し、前記バス切替スイッチで前記データ
伝送バスとバイパス路を接続することにより、段該プロ
セッサの動作状態に無関係に１つ先のプロセッサと直接
データ伝送することを特徴とする並列処理計算機。 ２、特許請求の範囲第１項記載の並列処理計算機におい
て、各プロセッサが故障を診断して故障時に故障信号を
出力する故障検出機能と、前記故障信号を同行若しくは
同処またはその両方の他のプロセッサに故障を通知する
故障通知機能を有し、自プロセッサまたは他のプロセッ
サからの故障信号によりデータ伝送バスとバイパス路を
バス切替スイッチで接続することにより、フロセッサ故
障時に当該プロセッサが属する行若しくは列またはその
両方の全プロセッサのデータ伝送をバイパスすることを
特徴とする並列処理計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23121785A JPS6292064A (ja) | 1985-10-18 | 1985-10-18 | 並列処理計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23121785A JPS6292064A (ja) | 1985-10-18 | 1985-10-18 | 並列処理計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6292064A true JPS6292064A (ja) | 1987-04-27 |
Family
ID=16920159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23121785A Pending JPS6292064A (ja) | 1985-10-18 | 1985-10-18 | 並列処理計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6292064A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0293970A (ja) * | 1988-09-30 | 1990-04-04 | Nec Corp | マルチプロセサシステム |
| US5338009A (en) * | 1992-12-28 | 1994-08-16 | Inland Steel Company | Tundish for molten alloy containing dense, undissolved alloying ingredient |
| JP2009116813A (ja) * | 2007-11-09 | 2009-05-28 | Japan Aerospace Exploration Agency | 大規模計算用カスタムメイド計算機 |
-
1985
- 1985-10-18 JP JP23121785A patent/JPS6292064A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0293970A (ja) * | 1988-09-30 | 1990-04-04 | Nec Corp | マルチプロセサシステム |
| US5338009A (en) * | 1992-12-28 | 1994-08-16 | Inland Steel Company | Tundish for molten alloy containing dense, undissolved alloying ingredient |
| JP2009116813A (ja) * | 2007-11-09 | 2009-05-28 | Japan Aerospace Exploration Agency | 大規模計算用カスタムメイド計算機 |
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