JPH0734179B2 - 複数の異種データ処理チヤンネルを有する自動飛行制御装置 - Google Patents

複数の異種データ処理チヤンネルを有する自動飛行制御装置

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JPH0734179B2
JPH0734179B2 JP14802286A JP14802286A JPH0734179B2 JP H0734179 B2 JPH0734179 B2 JP H0734179B2 JP 14802286 A JP14802286 A JP 14802286A JP 14802286 A JP14802286 A JP 14802286A JP H0734179 B2 JPH0734179 B2 JP H0734179B2
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Description

【発明の詳細な説明】 (1) 発明の分野 本発明は、自動飛行制御装置に関するものであり、更に
詳細に述べれば複数の異種データ処理チヤンネルを有す
る自動飛行制御装置に関するものである。
(2) 従来の技術 自動飛行制御装置は、該装置を利用する動作範囲に渡つ
て航空機を完全に制御するよう連邦航空法によつて義務
づけられている。安全な飛行および着陸の継続を妨げる
故障状態はいずれも極めて稀にしか起こり得ないもので
なければならない。現航空法によれば、飛行クリテイカ
ル(フライト クリテイカル)部分に対して1時間当り
10-9以下の故障確率が要求されている。自動飛行制御装
置の飛行クリテイカル部分とは、その部分の故障によつ
て航空機の乗客の生命が危険に晒されるようなものを言
う。例えば、航空機の自動着陸に利用される自動飛行制
御装置の部分は飛行クリテイカル部分と称せられるが、
それに対し巡航制御中利用されるある部分は非クリテイ
カル部分と称せられる。自動飛行制御装置の部分の安全
度は、先行技術の当業者には周知の分析および試験手続
によつて判定される。
先行技術ではアナログ計算機および他の構成要素を使用
した自動飛行制御装置が主流であつたが、その場合その
ような装置は、航空機の機軸の独立制御を利用してい
た。従来、そのような装置には、独立した縦揺れおよび
横揺れ制御チヤンネルが利用されていた。また、そのよ
うな装置においては、連邦航空法の安全要件に適合して
いるということを確証するための分析を行なうことが完
全に実用化されていた。しかしながら、そのような証明
は、機軸を別個に制御することにより簡素化された。
自動飛行制御装置の信頼度を高める周知の技術として二
重冗長技術がある。二重冗長技術とは、相互チヤンネル
監視機能を有する二つの同一チヤンネルを利用して該チ
ヤンネルの一方の故障を検出することである。そのよう
な装置は一つのチヤンネルにのみ影響を及ぼす任意の故
障に対しては有効であるが、相互監視機能によつて一般
的な故障の検出が効果的に行なわれるわけではない。一
般的な故障とは、不注意からある構成要素に設計されて
しまつた故障であつて、そのため全構成要素が総体的に
この故障を有し、欠陥的な態様で応答するようなものを
言う。一般的な故障を有する同一構成要素が各冗長チヤ
ンネルにある場合、相互チヤンネル監視機能は、両チヤ
ンネルからのエラー出力であるにも拘らずそれを検出し
てしまい、よつてエラーを検出することができない。先
行技術では、連邦航空法を満足させるため、所与のレベ
ルに対して分析および試験を行ない、一般的故障が存在
しないことを証明していた。一般的故障は、また、設計
エラーとも称している。
現在の技術では、先行技術のアナログ計算機に代わつて
記憶プログラム、デイジタル計算機が利用されている。
一般的に、ハードウエアおよびソフトウエアを有するデ
イジタル計算機は非常に複雑なので、連邦航空法への適
合を確証するための分析には、アナログ計算機に比べて
はるかに多くの時間および費用がかかる上、一層の困難
を伴なうことが判る。デイジタル技術の複雑さと精密さ
の水準は、厳しい安全要件に対する確証のための分析と
品質保証が不可能な程度にまで高くなつている。問題を
一層複雑化するものとして、現在のデイジタル飛行制御
計算機では、航空機の機軸制御が別個の各チヤンネルで
行なわれるアナログ計算機の方法とは異なり、航空機の
全制御軸に対する計算が全て同じ計算機で行なわれるこ
とである。
更に、デイジタル飛行制御装置のチヤンネルを設計する
に際しては、単一のバスを多重化の態様で利用し、デイ
ジタル計算機にデータを与える複数の入力装置と、およ
びそれに対して前記デイジタル計算機が信号を発生する
複数の出力装置とを前記デイジタル計算機とインターフ
エイスさせることが望ましい。明らかに、一つのチヤン
ネルには、それと関連すると共に単一のバスに結合さ
れ、該バスを介して連絡を行なう、一つ以上のアクテイ
ブ計算機を備え付けることもできる。単一バス構成は、
ハードウエア構成を簡素化すると共に、例えばその品質
が現在の航空機での有効利用に対して著しい、専用の並
列バス構成より容量が少ない上に軽量でもある。
上記理由により、先行技術で十分周知の如く、デイジタ
ルデータ処理の冗長同一チヤンネルは、各別個の感知器
セツトに応答して自動飛行制御装置の安全性能を高める
のに利用することができる。上述の如く、一般的故障は
同一チヤンネルの相互監視によつて容易に検出すること
ができない。ますます複雑かつ精密化するデイジタル処
理が自動飛行制御装置に組み込まれることにより、連邦
航空法の要求するレベルに対して一般的故障のないこと
を分析によつて品質保証することは不可能に近付きつつ
ある。デイジタル計算機、感知器および入/出力(I/
O)装置を含むデイジタル飛行制御チヤンネルでは、全
機軸に対する処理の全てが同じ計算機で行なわれると共
に、クリテイカル動作ならびに非クリテイカル動作が前
記チヤンネルによつて制御されることが判る。従つて、
全チヤンネルが自動飛行制御装置の飛行クリテイカル点
に対して上記の「極めて起こり得ない」規則に従つて確
証されなければならない。従つて、非クリテイカル動作
に利用される自動飛行制御装置のそれらの部分までも
が、非クリテイカル部分がクリテイカル部分と同じ計算
複合体内にあるため、クリテイカル部分と同じレベルに
対して確証されなければならない。
これらの問題を克服するため、自動飛行制御技術は、つ
い最近になつて、異種冗長概念へと発展した。異種冗長
技術では、現在利用されているように、二つ以上のチヤ
ンネルに同じ個々の感知器セツトが設けられ、冗長チヤ
ンネルに対する一方のチヤンネルにおける異種データ処
理機能を利用して同じ動作が行なわれる。このことは、
そのハードウエアに対しては異種計算機により、冗長計
算機には異種ソフトウエアにより、あるいはまた異種ハ
ードウエアおよび異種ソフトウエアの双方によりのいず
れかによつて達成される。この方法では、一方のチヤン
ネルの計算機に設計された一般的故障はもう一方のチヤ
ンネルの計算機には存在せず、相互チヤンネル監視機能
によつて、ハードウエアまたはソフトウエアのいずれか
の故障によつて生じたチヤンネル間の不一致が検出され
る。次いで、残りのチヤンネルを連邦航空法の要求する
安全レベルに対して容易に分析することができる。しか
しながら、上記異種計算装置は、既に述べたような現在
不可能に近付きつつある前記分析を受ける必要がない。
異種冗長技術を利用した前記先行技術では、自動飛行制
御装置の各チヤンネルに一つのデイジタル処理装置が備
え付けられていると共に、前記飛行制御装置にはチヤン
ネル間の不一致を検出する相互チヤンネル監視機能が付
備されている。各チヤンネルには、相互処理装置監視機
能を有する複数のアクテイブ処理装置を備え付けて、該
処理装置のハードウエアおよびソフトウエアに関連のあ
る一般的故障ならびに設計エラーを検出することもでき
る。しかしながら、そのような構成では、単一バスチヤ
ンネルを利用するに際し一層不都合な問題が生ずる。例
えば、相互計算機監視機能は該計算機に対して実現され
る異種データ処理によりいずれのプロセツサのハードウ
エアまたはソフトウエア内の一般的故障も検出すること
ができるが、前記計算機のうちの一台が他の計算機のデ
ータに干渉し、それによつて一般的な故障の検出を妨げ
てしまうことがある。また、集中データ処理装置を利用
した複数の計算機を有するチヤンネルでは、故障した中
央処理装置(CPU)が自動飛行制御装置を占有し、それ
によつて動作の全面停止を生ずることがある。同様に、
複数のCPUが前記自動飛行制御装置の入/出力サイクル
中入/出力(I/O)装置を排除して前記自動飛行制御装
置を占有してしまうことがある。この問題は、特に故障
したCPUがその他のCPUおよびI/O装置を排除してバスを
占有する単一バス構成において顕著である。単一バス構
成によつて生ずる別の問題は、I/O装置内の故障が全体
的なバス故障を生ずる態様でバス上にもたらされうるこ
とである。従つて、非クリテイカルI/O装置の故障が自
動飛行制御装置のクリテイカル動作の全体的な故障を生
じうるため、先行技術では、非クリテイカルI/O装置を
クリテイカルI/O装置と同じ厳しい安全レベルに対して
分析する必要があつた。
(3) 発明の概要 本発明は、デイジタル自動飛行制御装置のチヤンネルに
よつて構成されている。前記チヤンネルには、一組の入
力装置と、一組の出力装置と、第1ならびに第2のデイ
ジタル処理装置(CPU)と、および前記入/出力(I/O)
装置と処理装置間、ならびに前記I/O装置と前記チヤン
ネル間の連絡を行なうデータ処理装置とが備え付けられ
ている。前記チヤンネルには、所定の占有時間が経過し
た後前記データ処理装置に対するCPUのアクセスを制限
する制限装置が備え付けられている。望ましくは、利用
された全CPU時間が所定の入/出力データ転送サイクル
部分を超過するとデータ処理装置に対するCPUのアクセ
スを制限する時間ガバナが備え付けられると共に、前記
チヤンネルには前記処理装置およびI/O装置に対して多
重送信される単一のI/Oバス構成が利用される。
本発明の好適な実施例では、I/O装置の故障が前記バス
に伝搬され、全体的なバス故障を生ずることのないよう
各I/O装置を前記バスに結合するI/Oインターフエイス回
路が利用されている。
本発明の好適な実施例におけるチヤンネルのデータ処理
部分は、前記I/O装置およびCPU間にデータ信号、アドレ
ス信号、制御信号等を転送する直接メモリアクセス(DM
A)構成によつて構成されている。二つの処理装置に対
して別個のデータアクセスを保証するため、各CPUと関
連する別個の記憶装置が設けられるが、該記憶装置に
は、前記各CPUによる別個のアクセスに対して同じデー
タが書込まれる。各CPUが他の処理装置と関連する記憶
装置に書込みを行なわないようにする手段も備え付けら
れている。
本発明の好適な実施例では、第1および第2のデイジタ
ル処理装置によつて、互いに対して異種のデータ処理が
行なわれる。前記CPUでは、ハードウエアか、ソフトウ
エアか、あるいはまたハードウエアおよびソフトウエア
双方かが異種となつている。前記第1および第2の処理
装置は、互いに対して、少なくともそれによつて行なわ
れるクリテイカルな自動飛行制御装置の動作に対して、
冗長動作を行なう。
従つて、本発明によつて、I/O記憶および制御装置に対
する複数の処理装置の隔絶が行なわれると共に、I/O装
置に対する故障の境界が提供される。
(4) 実施例 第1図は、自動飛行制御装置のチヤンネル10を示したも
のである。前記装置10には複数のデイジタルデータ処理
装置が備え付けられているが、ここでは説明のために二
つの処理装置11および12が図示されている。前記処理装
置11および12は、夫々、中央処理装置(CPU)と、およ
び記憶装置とを有している。前記チヤンネル10には、複
数の入/出力(I/O)装置13〜16も備え付けられてい
る。該I/O装置13〜16には、チヤンネル10に対してデー
タを印加すると共に該チヤンネル10からのデータを受信
する航空機の全装置が含まれている。前記I/O装置13〜1
6には、ジヤイロスコープ、加速度計、対気データ計算
機等の飛行状態感知器と、および舵面感知器等が含まれ
ており、チヤンネル10にデータを印加する。前記I/O装
置13〜16には、舵面サーボ、指示器、表示装置等のよう
な出力装置も備え付けられており、チヤンネル10からデ
ータを受信する。また、前記I/O装置13〜16には、チヤ
ンネル10内で処理するために前記入力装置によつて発生
された信号をデイジタル形式に変換し、かつチヤンネル
10によつて発生されたデイジタル信号を前記出力装置で
の使用に適した形式に変換する入/出力処理機能も含ま
れていることが判る。そのような入/出力変換機能とし
て、並列/直列ならびに直列/並列変換器と、アナログ
/デイジタルならびにデイジタル/アナログ変換器と、
および同期/デイジタルならびにデイジタル/同期変換
器等が備え付けられる。
前記本発明による装置10の構成は、直接メモリアクセス
(DMA)型式によるものが望ましい。前記装置10のDMAデ
ータ制御装置は、処理装置11ならびに12および前記I/O
装置13〜16と連絡するI/O制御ならびに記憶装置17を有
している。前記I/O制御および記憶装置17は、バツフア1
8ならびに19を介して処理装置11ならびに12と夫々連絡
している。前記処理装置11ならびに12には、該処理装置
と関連するリミツタがある。該リミツタは各ブロツク18
および19内に夫々図示されている。前記リミツタの構造
および動作については、後程説明する。
前記I/O装置13〜16は、各隔絶回路20〜23を介してI/O制
御装置17と連絡している。
以下述べるように、前記各隔絶回路20〜23は、夫々、関
連するI/O装置と自動飛行制御装置の他の部分との間に
故障境界を作り出す。前記I/O装置に転送された、また
は該I/O装置から転送された全データは、関連する隔絶
回路を介して伝搬される。以下説明するように、I/O装
置の故障が、関連する積分回路を介して伝搬して自動飛
行制御装置全体を故障させるようなことは決してない。
前記隔絶回路20〜23はインターフエイスを司つており、
前記I/O制御装置17およびI/O装置13〜16間のバツフアと
して機能する。
前記I/O装置13〜16と、処理装置11ならびに12と、およ
びI/O制御装置17とはバス24を介して相互接続してい
る。該バス24は、データ信号、アドレス信号ならびに制
御信号を伝搬する高容量の並列デイジタル構造となつて
いる。前記隔絶回路20〜23は、夫々、バス24のインター
フエイスプロトコルを行ない、かつバス24を介してDMA
記憶装置17へのアクセスを求める前記I/O装置13〜16
は、夫々、前記バス インターフエイスプロトコルを満
足させる。この標準化通信プロトコルによつて、自動飛
行制御装置の拡張ならびに構成の可撓性が増大される。
前記I/O装置13〜16は逐次ポーリングされ、バス24を介
してDMA制御装置17によつて処理される。前記処理装置1
1ならびに12と、DMA制御装置17と、およびI/O装置13〜1
6との間のデータの流れが棒線で図示されたバス24によ
つて表示されている。前記DMA制御装置17によるバツフ
アおよびリミツタ(18ならびに19)と前記隔絶回路20〜
23の制御は、点線による制御線で表示されている。
以下述べる態様で、入力装置からのデータをDMA記憶装
置17に入力し、その後、該装置によつて、別のI/O装置
に対して前記データを出力することができる。このよう
に、処理装置11ならびに12による干渉を受けずにI/O装
置13〜16間でデータの交換を行なうことができる。
以下述べるように、前記I/O記憶装置17は、以下説明す
る書込み保護能力を利用して処理装置11および12の干渉
を受けないよう保護される。従つて、前記I/O制御装置1
7は、処理装置11ならびに12の干渉を受けないデータ集
信装置として機能することができる。
第2図は、第1図の本発明による装置10のブロツク図を
更に詳細に示したものである。構成要素に付された参照
番号は、第1図のそれと同じ番号を使用している。第1
図に関して既に述べたように、本発明による装置10に
は、CPUと記憶装置とを夫々有する処理装置11および12
が備え付けられている。前記装置10は、夫々の隔絶回路
を介して複数のI/O装置と連絡している。そのようなI/O
装置のうちの一つが、その関連する隔絶回路20と共に参
照番号13に図示してある。追加のI/O装置および隔絶回
路は、第1図に図示の態様でチヤンネル10に対して並列
に結合される。前記処理装置11ならびに12は、互いに対
して異種のデータ処理を行なうことが望ましい。そのよ
うな異種データ処理は、異種ハードウエア、異種ソフト
ウエア、またはそれら双方のいずれかによつて実現する
ことができる。
前記処理装置11および12は、SDP175−2型およびSDP275
型計算機によつて夫々実現することができるが、前記計
算機は本出願人が製造しているものであり、よつて本出
願人から入手することができる。これらの計算機は、航
空機用に本出願人が設計したものである。前記SDP175−
2型マイクロ処理装置は、本出願人が設計し、開発した
ものであり、前記SDP275型は、Z8002型マイクロ処理装
置に基づくものである。これらの計算機は、夫々、それ
自身の別個のアセンブラを有している。
本発明による装置10のI/O制御装置の中央には、望まし
くはランダム アクセス記憶装置(RAM)として実現さ
れる、I/O記憶装置30がある。前記記憶装置30は、線31
を介して記憶装置30に論理高レベル信号、すなわち2進
「1」の制御信号を印加することによつて読取を行なう
と共に、前記線31を介して論理低レベル信号、すなわち
2進「零」信号を印加することによつて書込を行なうよ
う構成されている。前記記憶装置30に書込むためには、
線32を介して該記憶装置30に書込パルスを印加し、該記
憶装置にデータをストローブしなければならない。前記
記憶装置30によつて、I/Oデータバス33を介して処理装
置11ならびに12とのデータの送/受信と、および装置13
のようなI/O装置とのデータの送/受信とが直接行なわ
れる。前記記憶装置30は、I/Oアドレスバス34のアドレ
ス信号によつてアドレスされる。処理装置11および12に
よつて、記憶装置30との連絡に際し、アドレスバス34に
アドレス信号が印加され、I/O装置と連絡するためのア
ドレスが、以下説明するようにI/O装置のアドレス マ
ツピング読取専用記憶装置(ROM)35によりバス34を介
して与えられる。バス33および34は高速並列バスが望ま
しく、かつ第1図のバス24は、第2図のI/Oのデータバ
ス33およびI/Oアドレスバス34を表わしていることが判
る。装置13のようなI/O装置によるこの記憶装置30の直
接的アクセスは、従来、直接記憶アクセス(DMA)と称
している。以下述べる様に、I/Oデータバス33は、I/O装
置に転送される。および該I/O装置から転送されるデー
タ項目を示す指定信号の伝搬にも利用される。
第2図に図示のDMA制御装置は、複数の制御信号36を利
用する。該制御信号は、「CPU1オン」信号、「CPU1リリ
ース」信号、「CPU2オン」信号、「CPU2リリース」信
号、「書込ストローブ」信号、「装置オン」信号、「次
の装置選択」信号、および「データ/指定」信号として
表示される。前記制御信号36は、以下述べるような理由
で、図示の如く自動飛行制御装置のチヤンネル10の種々
の素子に印加される。前記信号36は、逐次状態装置とし
て実現される制御シーケンサ37によつて発信される。該
シーケンサ37は、前記装置状態に夫々対応する複数のデ
ータ語を記憶するROM38によつて構成されているが、前
記複数のデータ語の各々は、関連する状態に対する制御
信号36のためのデータと、および次の状態に対するデー
タ語を含むROM38内のアドレスとを含んでいる。該ROM38
は、そのアドレスポートに印加されるアドレス信号に従
つてラツチアセンブリ39に対してデータ語を印加する。
クロツク信号に応答して、現状態データ語がラツチアセ
ンブリ39にストローブされ、その出力に印加され、そこ
で本発明による装置10の種々の構成要素に対して利用可
能となる。前記現状態データ語の次の状態のアドレス
フイールドは、ラツチアセンブリ39に保持されている
が、バス40を介してROM38のアドレスポートに印加さ
れ、クロツク信号に応答して次の状態へのシーケンスを
制御する。
制御シーケンサ37は、また、試験条件に従つてシーケン
サ37が占有した状態のシーケンスを変更する試験条件選
択マルチプレクサ41も備えている。三つの試験条件信号
は、処理装置11からのDMA要求信号と、処理装置12から
のDMA要求信号と、およびI/O装置からのDMA要求信号と
に夫々従い、以下述べる様に、線42,43ならびに44を介
してマルチプレクサ41の入力に印加される。前記三つの
試験条件信号は、夫々、「CPU1要求」信号、「CPU2要
求」信号、ならびに「装置要求」信号と表示される。前
記マルチプレクサ41は、ラツチアセンブリ39からの「試
験選択」信号に従いその出力に印加される入力の一つを
選択する。前記「試験選択」信号は、シーケンスの変化
を制御することになつている状態と関連したROM38から
のデータ語のフイールドによつて与えられる。マルチプ
レクサ41からの出力は、線45を介してROM38のアドレス
ポートに印加され、選択された「試験条件」信号に従
つて次の状態に対するアドレスを選択する。このよう
に、シーケンサ37を前記三つの試験条件によつて制御
し、前記逐次状態装置37が占有した状態のシーケンスで
条件分岐を行なうことができる。従つて、前記シーケン
サ37が占有した各状態によつて次の状態のROM38に対す
るアドレスが定められることが判るが、前記アドレスは
上記選択された試験条件によつて変更することができ
る。制御シーケンサ37によつて行なわれた状態および状
態分岐のシーケンスについては、第4図と関連して後程
詳しく説明する。
記憶装置30の読取および書込状態は、「読取/書込」制
御線46の「読取/書込」信号によつて決定される。前記
線46の「読取/書込」信号は、記憶装置30を制御するに
際しANDゲート47に対する入力として印加されると共
に、ANDゲート48の反転入力に対しても印加される。前
記ANDゲート47および48の出力によつて、夫々、線31な
らびに32に前記記憶制御信号が印加される。制御シーケ
ンサ37からの前記「データ/指定」制御信号は、ANDゲ
ート47に対する第2の入力として印加される。書込操作
中記憶装置30にデータをストローブする「書込パルス」
は、以下述べる「書込保護解読」論理回路50からANDゲ
ート48の第2の入力に印加される。データバス33を介し
てデータを転送しようとする場合、前記「データ/指
定」信号は論理的に高レベル状態にある。データバス33
を介して指定情報を転送しようとする場合は、前記「デ
ータ/指定」信号は論理的に低いレベルにある。読取操
作を制御しようとする場合「読取/書込」信号は論理的
に高レベルにあり、書込操作を制御しようとする場合
「読取/書込」信号は論理的に低レベルにある。従つ
て、「データ/指定」信号が低レベルになると、ANDゲ
ート47はオフになり、線31に低レベルの信号を印加す
る。上記の如く、線31の低レベル信号によつてI/O記憶
装置30の書込が行なわれるが、指定信号がデータバス33
に印加されると、何らの「書込パルス」もANDゲート48
に印加されず、よつて記憶装置30は作動されない。
しかしながら、データトランザクシヨンを実行しようと
する場合、「データ/指定」信号は高レベルとなり、
「読取/書込」信号によつて、ANDゲート47の状態、よ
つて線31の状態が制御されるようになる。「データ/指
定」信号が高レベルにあり、「読取/書込」信号も高レ
ベルにあると、ANDゲート47はオンになり、線31に高レ
ベルの信号を印加し、従つて記憶装置30の読取が行なわ
れる。高レベルの「読取/書込」信号は、ANDゲート48
もオフにし、その結果「書込パルス」が線32に印加され
ない。書込操作中、「読取/書込」信号は、低レベルに
あるが、ANDゲート47をオフにし、ANDゲート48をオンに
して、記憶装置30の書込を行ない、「書込パルス」がゲ
ート48を介して、記憶装置30に送られ、そこにデータが
ストローブされるようにする。
ここで、第2図のI/O記憶装置30の記憶マツプを図示し
た第3図を参照してみることにする。前記記憶装置30
は、処理装置1による「書込オン」と、処理装置2によ
る「書込オン」と、処理装置1および2による「書込オ
ン」と、および処理装置による「書込無し」として定め
られた四つの別個のブロツク、すなわちセクシヨンで構
成されている。前記記憶装置30の四つのセクシヨンは、
参照番号51〜54で夫々識別される。前記記憶装置30は、
以下述べるように理論的に区分されており、第2図の処
理装置12のブロツク51への書込、および第2図の処理装
置11のブロツク52への書込みはできないようになつてい
る。更に、処理装置11ならびに12のいずれかがブロツク
53に書込むことができるのに対し、処理装置11ならびに
12のいずれもブロツク54に書込むことができない。しか
しながら、処理装置11および12の各々は、記憶装置30の
いずれかの領域からも読取ることができる。装置13のよ
うなI/O装置に対する、および該I/O装置からの、読取り
ならびに書込データは、記憶装置30の区分に対して制限
されていない。記憶装置30のブロツク51〜54は、四つの
物理的に別個の記憶装置によつて実現することができ
る。
上記の如く、I/O装置は、処理装置11および12とは別個
に入/出力制御装置と連絡することができる。
再び第2図を参照するに、処理装置11は、データバス33
ならびにアドレスバス34を介してI/O記憶装置30と連絡
しており、記憶装置30にデータを書込むと共に、そこか
らデータを読取る。前記処理装置11は、線60にCPU1要求
信号を印加することによつてデータトランザクシヨンを
開始すると共に、要求されたデータトランザクシヨン形
式を表わす読取/書込信号を線61に印加する。前記線60
の「CPU1要求」信号は、ANDゲート62、線63および別のA
NDゲート64を介してマルチプレクサ41の入力42に該マル
チプレクサ41に対する試験条件信号として転送される。
ANDゲート62ならびに64の各ゲートのもう一方の入力
は、処理装置11によつて印加された「CPU1要求」信号を
マルチプレクサ41の入力42に伝搬させる常オン信号であ
る。マルチプレクサ41の入力42に与えられたCPU1要求信
号に応答して、前記制御シーケンサ37は、後程説明する
ように、一連の状態を介して順序化するが、前記一連の
状態とは、「装置オン」信号をターンオフし、「CPU1オ
ン」信号を発生し、「データ/指定」信号をデータ状態
に設定し、更に「書込ストローブ」信号を発生し、その
後「CPU1リリース」信号を発生し、次いで制御シーケン
サ37を待たせて処理装置11がその「CPU1要求」信号を除
去するようにする状態のことである。前記「CPU1オン」
信号および「CPU1リリース」信号は、夫々、図示の如
く、ラツチアセンブリ39から線65および66に印加され
る。
処理装置11は、I/Oポート67ならびにバツフア68を介し
てI/Oデータバス33と連絡しており、I/Oポート69ならび
にバツフア70を介してはI/Oアドレスバス34と連絡して
いる。該処理装置11によつて線61に印加された「読取/
書込」制御信号は、バツフア71を介して「I/O読取/書
込」制御線46に印加される。処理装置11によつて制御シ
ーケンサ37に印加された「CPU1要求」信号に応答して、
制御シーケンサ37は処理装置11に対して「CPU1オン」信
号を印加する。前記「CPU1オン」信号が線65を介して印
加され、バツフア68,70ならびに71をオンにし、それに
よつて処理装置11のデータI/Oポート67をI/Oデータバス
33に結合し、処理装置11のアドレスI/Oポート69をI/Oア
ドレスバス34に結合し、かつ線61の「CPU1読取/書込」
信号を「I/O読取/書込」制御線46に結合する。線61の
「読取/書込」制御信号は、データバツフア68にも印加
され、そこを通るデータの流れの方向の制御する。
従つて、I/O記憶装置30に対する処理装置11のアクセス
は、「CPU1要求」信号によつて開始され、DMA制御装置
が「CPU1オン」信号を発信して前記要求を承認する。DM
A制御装置は、また、「データ/指定」信号をデータモ
ードに設定し、「書込ストローブ」信号を発信する。オ
ンにされた処理装置11は、記憶装置30内の特定の場所を
アドレスすると共に、線61の「読取/書込」制御信号を
介して記憶装置の読取および書込状態を制御する。読取
操作に対して、ANDゲート48はオフとなり、「書込スト
ローブ」制御信号から生ずる「書込パルス」はそこを通
つて伝搬することができない書込操作に対しては、前記
ANDゲート48はオンとなり、「書込ストローブ」制御信
号から生ずる「書込パルス」がそこを通つて記憶装置30
へと伝搬される。従つて、処理装置11は、オンになる
と、記憶装置30をアドレスし、アドレスされた場所から
データを読取るか、またはそこにデータを書込むかす
る。「書込ストローブ」信号を発信後、制御シーケンサ
37は、線66を介して「CPU1リリース」信号を処理装置11
に対して発生し、データ トランザクシヨンが完了した
ことを処理装置11に表示する。読取操作に対して、「CP
U1リリース」信号は、有効なデータがI/Oデータバス33
上に出力されたことと、処理装置11の応答によつて該処
理装置11の記憶装置にデータをストローブした後線60か
ら「CPU1要求」信号が除去されなければならないことを
示している。また、書込操作に対して、前記「CPU1リリ
ース」信号は、I/O記憶装置30に書込むため処理装置11
によつて発生されたデータが該I/O記憶装置に書込まれ
たことを示している。前記処理装置11の応答によつて、
「CPU1要求」信号は直ちに線60から除去されなければな
らない。
制御シーケンサ37が「CPU1リリース」信号を発信した
後、DMA制御装置によつて「CPU1要求」線が検査され、
「CPU1要求」信号がいつ除去されたかが判定される。要
求信号が除去されると、制御シーケンサ37は次の状態に
進み、そこで「CPU1オン」信号が除去され、DMA制御装
置は次の要求されたデータトランザクシヨンに進む。し
かしながら、処理装置11の故障によつて、「前記リリー
ス」信号を受信した後も「CPU1要求」信号が残存してい
る場合、DMA制御装置は連続的待ち状態にロツクされ、
それによつて、I/O記憶装置と関連する全ての動作が中
断される。従つて、処理装置11内の故障は、I/O記憶装
置30へのアクセスを妨げ、処理装置12およびI/O装置の
作業を中断させることがある。
処理装置11とによつて第2図のI/Oデータ制御装置が占
有されるのを防ぐために、CPUリミツタカウンタ72が利
用される。線65の「CPU1オン」信号がオフ状態になる
と、前記カウンタ72は、クリアされるか、または「CPU1
オン」信号がアクテイブになる時間と「CPU1要求」信号
が除去される時間との間の最大時間よりほんの少し多い
時間間隔に対応するカウントに予め設定されるかする。
線65の「CPU1オン」信号がアクテイブになると、カウン
タ72はカウントを開始する。通常の操作中、「CPU1要
求」信号は、カウンタ72がその最大カウントに達する前
に処理装置11によつて除去される。CPU1要求信号が除去
されると、制御シーケンサ37によつて「CPU1オン」信号
が除去され、それによつてカウンタ72はその事前設定状
態に対してクリアされる。「CPU1リリース」信号受信後
の「CPU1要求」信号の除去を妨げる処理装置11内の故障
は、「CPU1オン」信号の残存を生ずる。この故障状態
で、カウンタ72はその最大カウントに達する。
カウンタ72からの最大カウント出力は、ORゲート73に入
力として印加される。ORゲート73の出力は、故障ラツチ
74に印加されるが、該故障ラツチの出力は、ANDゲート6
2に反転入力として印加されると共に、ORゲート73に対
する第2の入力として該ORゲートに印加される。通常の
操作中、カウンタ72からの最大カウント出力は低レベル
となり、ラツチ74に低レベルの出力を発生させる。その
反転された低レベルの出力は、ANDゲート62をオンにし
て、線60の「CPU1要求」信号が前記ゲート62を通つて伝
搬されるようにする。ORゲート73に印加されるラツチ74
からの低レベル出力によつて、ラツチの出力は低レベル
状態に保持される。しかしながら、カウンタ72が最大カ
ウントに達すると最大カウント出力は高レベルとなり、
それによつて前記ラツチが永続的高レベル状態に設定さ
れ、ANDゲート62をオフにする。この条件で、線60の「C
PU1要求」信号の制御シーケンサ37への印加が効果的に
除去され、処理装置11からのそれ以後のデータアクセス
が阻止される。従つて、第2図のDMA制御装置がデータ
アクセスに対する処理装置11の要求を処理するのに時間
がかかりすぎた場合、カウンタ72はその最大カウントに
達し、故障した処理装置が表示される。故障した処理装
置は、それ以後のDMA制御装置に対する要求を阻止され
る。
DMA制御装置と処理装置12とのインターフエイスは、処
理装置11のそれと同じである。従つて、構成要素80〜94
は、処理装置11に関して既に説明した構成要素60〜74と
夫々構造的、かつ機能的に一致している。よつて、処理
装置11または12のいずれかが故障して、「リリース」信
号を受信後もその要求信号が除去されない場合、適当な
故障ラツチ74または79が設定され、よつて故障した処理
装置によるそれ以後のDMA制御装置のデータ トランザ
クシヨン要求は、いずれも、永続的に除去される。
上記の如く、相互処理装置監視を効果的に行なうには、
処理装置11および12の夫々を互いに対して隔絶すると共
に、一方の処理装置に対するもう一方の処理装置による
データへの干渉を防ぐため共通のデータ源に対しても夫
々を隔絶しなければならない。第3図に関連して既に述
べたI/O記憶装置30の区分化と「書込保護解読論理」回
路50とを利用することによつて、処理装置11ならびに12
が独立したものとなり、該処理装置はデータに対して別
個にアクセスするようになる。記憶装置30への処理装置
のアクセス中前記「書込保護解読論理」回路50のみが効
力を有する。このため、制御シーケンサ37からの「CPU1
オン」信号と「CPU2オン」信号とが前記論理回路50に印
加され、該論理回路50は記憶装置30へのI/Oアクセスに
対して何らの効力も有さない。従つて、論理回路50は、
「CPU1オン」信号または「CPU2オン」信号のいずれかが
オンの時にのみ効力を有する。更に、記憶装置の区分化
は、処理装置11および12の書込操作に対してのみ利用さ
れる。
アドレスバス34のI/Oアドレスは、「書込保護解読論
理」回路50に対する入力として印加される。該論理回路
50は、I/Oアドレスの上位ビツトを解読し、I/O記憶装置
30のどの象限がアクセスされているのかを判定する。論
理回路50には、処理装置11および12の各処理装置の承認
に対応する8つの条件を判定し、I/O記憶装置30の4つ
の象限夫々に書込をする「書込制御」指定バス95が備え
付けられている。該「書込制御」指定バス95は、該バス
95と共に図示されたアース記号が示す如く信頼性を高め
るため装置のシヤーシコネクタに配線されている。制御
シーケンサ37からの「書込ストローブ」信号は、論理回
路50へ入力として印加される。以下更に詳細に述べるよ
うに、前記「書込ストローブ」信号は、I/O記憶装置30
に対して処理装置およびI/O装置双方がアクセスしてい
る間に制御シーケンス37によつて与えられる。「CPU1オ
ン」信号および「CPU2オン」信号の双方がオフ状態(装
置オン信号がオン状態)の場合、論理回路50は「書込ス
トローブ」信号に応答して「書込パルス」を無条件で発
生する。「CPU1オン」信号または「CPU2オン」信号のい
ずれかがオン状態にあり、かつアドレスバス34のアドレ
ス信号が記憶装置30の適当な象限にアクセスしている
時、「書込ストローブ」信号に応答して書込パルスが発
生される。しかしながら、処理装置11または12のいずれ
かが非割当アドレスに書込もうとすると、「書込保護解
読論理」回路50は「書込ストローブ」信号に応答して
「書込パルス」を発生しない。前記論理回路50は、処理
装置の番号とアドレスとを調べ、不適当な処理装置の書
込が発生しそうになると「書込パルス」を禁止する。こ
のように書込保護解読論理回路50は、第3図に関連して
既に述べた如く同図に図示の別個の象限に記憶装置30を
論理的に区分する。
別個の処理装置による感知器データの別個のアクセスを
更に保証するため、I/O装置の各入力データ項目のある
データ項目は、記憶装置30のその各象限内の二つの記憶
場所に同時に書込まれ、処理装置11および12によつて別
個にアクセスされる。データは、個々の象限51および5
4、または個々の象限51および52(第3図参照)に二度
書込まれることが望ましい。
従つて、処理装置11および12のいずれかによつて、I/O
記憶装置30のいずれかの場所からもデータを読み取れる
ことが判る。しかしながら、記憶装置30の象限に書込む
能力は厳密に区分されており、いついかなる時にも一方
の処理装置がもう一方の処理装置のデータを変更するこ
とがないようにしている。更に、処理装置の独立性と隔
絶性とを保証するため、入力装置のデータは、夫々が別
個の処理装置専用に使用される複数の記憶域に同時に書
込まれる。このI/Oデータの記憶装置30への冗長書込に
よつて、複数の処理装置11および12によるデータへのア
クセスが簡素化され、論理回路50に関して説明した記憶
装置の「書込保護」能力に関連して処理装置11ならびに
12間のデータ隔絶が行なわれる。
前記I/O制御装置には、制御シーケンサ37からの「次の
装置選択」信号によつて同期される装置カウンタ96が備
え付けられており、装置コードバス97上に「装置コー
ド」信号シーケンスを印加する。カウンタ96によつて発
生された装置コードは、装置13のような本発明による装
置の各I/O装置を識別するよう割当てられている。バス9
7の「装置コード」信号は、以下説明する理由により、
回路20のような本発明による装置のDMAインターフエイ
ス隔絶回路と、およびI/O装置のアドレスマツピングROM
35のアドレスポートとに印加される。制御シーケンサ37
は、以下述べる態様で「次の装置選択」制御信号を周期
的に発生し、カウンタ96が前記一連の装置コードを介し
て逐次カウントされるようにする。このように、本発明
による装置の個々のI/O装置は、逐次または循環的にポ
ーリングされる態様で記憶装置30とのデータ転送に対し
て選択される。カウンタ96による最大カウントの達成
は、本発明による装置の全I/O装置が記憶装置30とのデ
ータ転送の機会に対してポーリングされたことを示す。
装置13のような本発明による装置のI/O装置は、夫々、
回路20のようなインターフエイス隔絶回路を介してI/O
制御装置と結合している。前記I/O装置は、夫々、線99
に信号を印加し、特定の装置が入力装置であるか、出力
装置であるかを指定する。図から判るように、線99は、
装置13が入力装置であるか出力装置であるかにより、信
頼性を高めるため(+V)論理電圧源またはシヤーシア
ースのいずれかに配線されている。前記装置13は、また
ハードワイヤー局所装置コードをバス100上に印加す
る。該局所装置コードは、夫々、特定のI/O装置専用と
なつている。コードデイジツトは、コードによつて、
(+V)論理電圧源、またはアースに配線されている。
バス100および線99の導体は、電気コネクタへと運ば
れ、ハードワイヤードデータを隔絶回路20に与える。バ
ス100によつて搬送されたコードと線99によつて搬送さ
れたI/O情報の検査が容易に達成される。
前記I/O装置13は、該装置が出力装置の場合隔絶回路20
を介して記憶装置30からデータを受信し、かつ前記装置
が入力装置の場合は前記隔絶回路20を介してI/O記憶装
置30にデータを与えるデータポート101を有している。
前記装置13は、また、該装置がその入力装置に対するデ
ータポート101を介して転送すべきデータを有する時、
および該装置13がその出力装置に対するデータポート10
1を介してデータを受信する用意ができた時、線102に
「データ要求」信号を与える。前記装置13は、また、隔
絶回路20からの特定の信号をポート103で受信する。指
定信号によつて、装置13と関連するデータ項目が指定さ
れるが、前記指定信号は、入力装置に対し装置13が発生
したデータ項目を指定し、出力装置に対し該装置が受信
したデータ項目を指定する。更に、装置13は、同期化を
行なうため「次の装置選択」信号を入力104で受信す
る。「次の装置選択」信号は、次の装置がポーリングさ
れようとしていることをI/O装置13に表示する。
既に説明したように、各I/O装置は、それと関連するイ
ンターフエイス隔絶回路を有し、前記I/O装置のI/O記憶
装置へのアクセスを行なう。前記隔絶回路は全てほぼ同
じものである。該隔絶回路の詳細については第2図の隔
絶回路20に関連して説明する。
隔絶回路20には、比較器105が備え付けられているが、
該比較器は、I/O装置13がバス100に印加した局所装置コ
ードを装置カウンタ96がバス97に印加したDMA装置コー
ドと比較する。前記比較器105によつて、バス97の本発
明による装置の装置コードがバス100の局所装置コード
と一致したことが示されると、インターフエイス隔絶回
路20は、その時I/O装置13がデータ トランザクシヨン
を要求しているかどうかを判定すべく選択される。I/O
装置13は、バス100のその局所装置コードがI/O制御装置
によつて与えられたバス97の装置コード97と一致してい
る間だけI/Oデータバス33へアクセスする。
比較器105によつてコード間の整合が検出されると、該
比較器105は隔絶回路20をオンにする信号を線106に印加
する。線106の整合信号はANDゲート107へも入力として
印加される。前記線106の整合信号は、比較器105によつ
て整合コードが検出されるとANDゲート107をオンにす
る。前記隔絶回路20は、選択された後、I/O装置13から
の線102上のデータ要求信号を、オンにされたANDゲート
107を介して転送し、データアクセス要求を線44上に表
示する。I/O制御装置がその装置コードをバス97に与
え、前記I/O装置13をポーリングした時、該I/O装置13が
線102のデータ要求信号を介してデータトランザクシヨ
ンを要求している場合、該I/O装置はI/Oデータバス33へ
アクセスすることができる。
インターフエイス隔絶回路20は、指定カウンタ108も備
えているが、前記カウンタ108は、I/O装置13によつて与
えられる、または該装置に対して与えられる個々のデー
タ項目を識別するための指定コードシーケンスを発生す
る。前記カウンタ108は、以下述べるようにI/O装置アド
レスマツピングROM35から与えられた線110の信号によつ
てクリアされるまで、ANDゲート109から印加されるクロ
ツク信号に応答して前記指定コードに従つてカウントす
る。前記ANDゲート109は、比較器105の出力106から入力
を受信し、バス100の局所装置コードがバス97のI/O制御
装置コードと整合するとオンにされる。I/O装置13に対
するデータトランザクシヨンが完了した後、カウンタ10
8は、オンにされたANDゲート109を介してカウンタ108に
与えられる制御シーケンサ37からの「次の装置選択」制
御信号によつて増分される。カウンタ108からの指定コ
ード出力は入力ポート103を介してI/O装置13に印加さ
れ、I/O記憶装置30から受信しようとする、または該I/O
記憶装置30へ転送しようとする特定のデータ項目を選択
する。
インターフエイス隔絶回路20は、カウンタ108からI/Oデ
ータバス33に指定コードを伝搬する指定バツフア111も
備えている。該バツフア111は、比較器105からの信号を
入力として受信するANDゲート112によつてオンにされ
る。従つて、バツフア111は、バス97の装置コードがバ
ス100の局所装置コードと整合した時にのみオンにされ
る。ANDゲート112へのもう一方の入力は、制御シーケン
サ37からの「装置オン」信号によつて与えられる。該
「装置オン」信号は、CPU1またはCPU2のデータトランザ
クシヨンが進行していない時は常にアクテイブである。
従つて、指定バツフア111は、それらのDMAデータサイク
ル部分がI/O装置トランザクシヨン専用に利用されてい
る間のみオンとなる。
制御シーケンサ37からの「データ/指定」信号は、前記
ANDゲート112の反転入力に印加される。既に述べたよう
に、「データ/指定」信号が指定モードになつている場
合、信号は低レベルにあり、よつて「データ/指定」信
号が指定モードになつている場合にのみ指定バツフア11
1をオンにする。従つて、I/O装置13が選択され、「装置
オン」信号が高レベルになり、しかも「データ/指定」
信号が指定モードになると、指定バツフア111がオンに
なり、指定カウンタ108からI/Oデータバス33へ指定コー
ドが伝搬されることが判る。
インターフエイス隔絶回路20は、ANDゲート114の出力に
よつてオンとなるデータバツフア113も備えている。指
定バツフア111をオンにするANDゲート112に対する上記
態様と同じ態様で、ANDゲート114は比較器105からの信
号と、「装置オン」信号と、および制御シーケンサ37か
らの「データ/指定」信号とを入力として受信する。AN
Dゲート112とは異なり、「データ/指定」信号はANDゲ
ート114にその非反転入力を介して印加される。従つ
て、ANDゲート114は、バス100の局所装置コードがバス9
7の装置コードと整合し、「装置オン」信号が高レベル
になり、かつ「データ/指定」信号がデータモードにな
ると、データバツフア113をオンにする。該データバツ
フア113は、オンになると、I/O装置13のデータポート10
1をI/Oデータバス33に結合する。バツフア113を通るデ
ータの流れの方向は、I/O装置13からバツフア113の方向
入力に印加される線99上のI/O信号によつて制御され
る。
従つて、「データ/指定」信号が指定モードにあると、
指定バツフア111はオンとなり、データバツフア113はオ
フになり、それによつてカウンタ108からの指定コード
がI/Oデータバス33に印加される。「データ/指定」信
号がデータモードにあると、データバツフア113はオン
になり、指定バツフア111がオフになり、それによつてI
/O装置13のデータポート101をI/Oデータバス33に結合す
る。データバツフア113は、I/O記憶装置30およびI/O装
置13間のデータ転送を制御するゲートとして機能する。
I/O装置アドレスマツピングROM35には、装置13のような
I/O装置の各々に対するアドレスおよび制御パラメータ
が含まれている。バス97の装置コードおよびI/Oデータ
バス33の指定コードはROM35のアドレスポートに印加さ
れ、その中の前記装置コードによつて識別されるI/O装
置と関連のある単一の記憶場所と、および前記指定コー
ドによつて識別されるその特定のデータ項目とを選択す
る。ROM35内の選択された記憶場所には、特定のI/O装置
の特定のデータ項目を記憶するI/O記憶装置30のマツプ
アドレスが含まれている。該マツプアドレスは、ROM35
によつてラツチ115に与えられる。ラツチされたマツプ
アドレスは、バツフア116を介してI/O記憶装置30にアク
セスするためI/Oアドレスバス34に印加される。
アクセスされたROM35の記憶場所には、ポーリングされ
たI/O装置が入力装置であるか、出力装置であるかに従
つて読取または書込を行なう制御信号も含まれている。
関連するI/O装置が入力装置の場合、「読取/書込」制
御信号は書込制御を行なう。I/O装置が出力の場合、
「読取/書込」制御信号は読取制御を行なう。記憶装置
35からの「読取/書込」制御信号は、ラツチ117に印加
され、該ラツチ117により、ラツチされた「読取/書
込」離散制御信号がバツフア118を介してI/O制御装置記
憶制御線46に印加され、ポーリングされたI/O装置の型
式に従つてI/O記憶装置30の読取または書込を行なう。
ROM35のアクセスされた記憶場所には、指定コードによ
つて表わされたデータ項目が装置コードによつて識別さ
れたI/O装置と関連するデータ項目の補数において最終
データ項目の場合指定カウンタ108をクリアする離散信
号も含まれている。この離散信号は、ラツチ119に印加
され、次いでバツフア120およびANDゲート121を介して
線110に印加され、ポーリングされたI/O装置に対する最
終データ項目が処理されるとカウンタ108をクリアす
る。ANDゲート121は比較器105からの信号によつてオン
となり、ポーリングされたI/O装置と関連する指定カウ
ンタ108のみがバツフア120から印加された信号によつて
クリアされる。バツフア116,118および120は、制御シー
ケンサ37からの「装置オン」信号によつてオンになり、
かつラツチ115,117,および119は、制御シーケンサ37か
らの「データ/指定」信号によつてクロツクされる。
「データ/指定」信号が指定モードからデータモードに
切り換えられると、波形の立上りによつてROM35からの
データを周期させ、前記ラツチに入れる。
I/O制御装置に接続された複数の隔絶回路の誤制御を防
ぐため、ラツチ115,117および119は、「データ/指定」
信号がデータモードから指定モードに変わるとクリアさ
れる。波形の立上りによつてこのクリア動作が行なわれ
る I/O装置のデータトランザクシヨン中、I/Oデータバス33
は二つの動作を行なう。「データ/指定」制御信号が指
定モードにある場合、I/Oデータバス33は指定カウンタ1
08からの指定情報を伝達するが、該指定カウンタ108
は、「データ/指定」信号がデータモードに変わるとデ
ータバス33上に出力されるポーリングされたI/O装置か
らのデータ項目をもつぱら識別する。バス97の装置コー
ドと結合するバス33の指定情報によつて、マツピングRO
M35に対するアドレスが形成される。ROM35のマツプアド
レス出力は、I/Oアドレスバス34に印加され、ポーリン
グされたI/O装置のデータ項目と関連するI/O記憶装置30
内の記憶場所を定める。このアドレスは、「データ/指
定」信号がデータモードに変わるとその立上がりにより
ラツチ115を介しI/Oアドレスバス34に印加される。オン
にされたデータバツフア113は、ポーリングされたI/O装
置のデータポート101にI/Oデータバス33を結合する。従
つて、トランザクシヨンのデータ部分において、データ
バス33により指定部分中発生されたアドレスに対応する
データ項目が搬送される。I/O記憶装置は、ラツチ117に
よつて与えられる「読取/書込」離散信号によつて読
取、または書込を行なうよう構成されている。I/O装置
に対するI/O記憶アドレスは、常にマツピングROM35によ
つて発生され、けつして直接I/O装置によつては発生さ
れないことが判る。ポーリングされたI/O装置が入力装
置の場合、前記I/O装置によつてデータバス33に印加さ
れたデータは、記憶装置30のROM35によつて定められた
記憶場所に記憶される。選択されたI/O装置が出力装置
の場合、マツピングROM35によつて記憶装置30内の適当
なアドレスが選択され、記憶装置30からデータバス33へ
データが転送され、選択されたI/O装置により取得され
る。「次の装置選択」信号は、次のI/O装置に対するデ
ータ転送の機会に備えて装置カウンタ96を増分する。同
時に、前記「次の装置選択」信号は、指定カウンタ108
を増分し、I/O装置13と関連するデータ項目の補数にお
いて次のデータ項目を識別する。処理装置11および12
は、マツピングROM35によつてマツピングされず、直接I
/O記憶装置30をアドレスする。I/O装置に対してマツピ
ングROM35によつて与えられるアドレスは、特定のI/O装
置の特定のデータ項目と一意に関連している。
上記の如く、本発明による装置のI/O装置は、循環的ポ
ーリング技術を利用して処理される。本発明による装置
の各データ転送スキヤン中全I/O装置が逐次ポーリング
され、それによつて、I/O記憶装置30に対するアクセス
が要求されているかどうか、更にそれによつて、要求さ
れたデータ転送トランザクシヨンに対して記憶装置30へ
のアクセスが処理装置11ならびに12によつて行なわれた
かどうかが判定される。ガバナカウンタ122が備え付け
られており、処理装置11および12のデータトランザクシ
ヨン作業が全I/O装置を処理するための十分な時間が得
られない程データトランザクシヨンサイクルを占有しな
いようにする。前記ガバナカウンタ122は、前記時間間
隔の処理装置のデータトランザクシヨンに対するアクセ
ス時間に制限を設け、I/O記憶装置30に対してデータ転
送トランザクシヨンを行なう機会を各I/O装置に与え
る。前記ガバナカウンタ122によつて、広範な処理装置
のデータ転送作業がある場合にも全I/O装置を処理する
のに必要な時間が得られる。
ORゲート123は制御シーケンサ37から「CPU1オン」信号
と、および「CPU2オン」信号とを受信し、「CPU1オン」
信号または「CPU2オン」信号とが高レベルにあると常に
カウンタ122に対してオン信号を発生する。従つて、カ
ウンタ122は、処理装置11および12がオンの間連続的に
カウントする。カウンタ96からの線98の最大カウント信
号によつて、カウンタ122へクリアリング入力が印加さ
れる。従つてガバナカウンタ122は、全I/O装置がポーリ
ングしたことを示す最大カウントをカウンタ96が達成す
ると常にクリアされる。カウンタ122からの最大カウン
ト出力は、ANDゲート124を介してANDゲート64および84
の反転入力に印加される。既に述べたように、前記AND
ゲート64および84によつて、夫々、CPU1要求信号および
CPU2要求信号が制御シーケンサ37に転送される。カウン
タ122がその最大カウントに達しなかつた場合、ANDゲー
ト124の出力は低レベルになり、それによつてANDゲート
64ならびに84をオンにし、そこを通るCPU要求信号を転
送する。しかしながら、ガバナカウンタ122が最大カウ
ントに達した場合、サイクル中の処理装置の作業に対し
て形成された最大時間制限が達成されたことになる。カ
ウンタ122の最大カウントが達成され、「装置オン」信
号が高レベルになつた場合、ANDゲート124はANDゲート6
4ならびに84をオフにし、制御シーケンサ37に対する処
理装置要求信号の転送を阻止する。従つて、ガバナカウ
ンタ122によつて形成された時間制限が達成されると、
全I/O装置の完全なスキヤンが完了するまでそれ以後の
処理装置のデータトランザクシヨンは阻止される。AND
ゲート124を利用して進行中の処理装置のデータトラン
ザクシヨンは終了させず、後続の処理装置のアクセスを
遅延させるようにする。
従つて、ガバナカウンタ122によつて、処理装置11なら
びに12に対して累積的に利用されるI/O制御装置のデー
タアクセス時間の正味時間量が制限される。処理装置の
データアクセスに対する許容時間量は、全I/O装置要求
信号の各々の完全なI/O制御装置スキヤンの開始および
終了間に制限されている。このことによつて、チヤンネ
ルに利用される処理装置の数、処理装置の短期I/Oデー
タ要求、または処理装置の故障状態等に拘わらず全I/O
装置に必要な最小データ転送速度が保証される。ガバナ
カウンタ122によつて形成された制限を超過しても故障
とはみなされないが、その代わり全I/O装置のデータア
クセス要求スキヤンが完了するまでそれ以後の処理装置
のI/Oデータアクセスは延期される。前記スキヤンがし
た後、最大カウントに達した装置カウンタ96によつてガ
バナカウンタ122がクリア、またはリセツトされ、I/O記
憶装置30に対する処理装置のアクセスが次のスキヤンで
回復される。
ガバナカウンタ122の動作は、処理装置11または12のい
ずれかがCPUリミツタカウンタ72および92によつて夫々
形成された制限より長い時間I/O制御装置を占有した場
合、処理装置を故障したものとみなし、I/O記憶装置30
へのそれ以後のアクセスは全てオフにする点で前記カウ
ンタ72および92とは異なつている。
第4図では、第2図のチヤンネル動作に対するフローチ
ヤートが図示されている。プログラムは循環的に実行さ
れるが、開始ブロツク130をその開始点とする。制御シ
ーケンサ37の状態によつて、第4図に図示の制御シーケ
ンスの流れが定められる。ブロツク131に図示の制御シ
ーケンサ37のある特定の状態において、ROM38は、「デ
ータ/指定」ビツトを2進「0」に設定してラツチ ア
センブリ39にラツチされるデータ語を発生し、それによ
つて「データ/指定」信号を指定モードにする。上述の
如く、「データ/指定」信号の指定モードは、指定バツ
フア111をオンにし、I/O装置のデータバツフア113をオ
フにするのに利用されるが、その場合前記I/O装置の局
所装置コードは装置カウンタ96によつて与えられる装置
コードと整合する。前記「データ/指定」信号の指定モ
ードは、またANDゲート47もオフにするが、前記ANDゲー
ト47は、I/O記憶装置30を効果的に書込モードにする。
ブロツク131によつて表わされた制御シーケンサ37のこ
の状態の間、書込ストローブ信号は発生されず、よつて
I/O記憶装置30はこの状態では影響を受けない。ブロツ
ク131に図示された状態の間ラツチアセンブリ39にラツ
チされるROM38によつて発生されたデータ語には、次の
状態に対するROM38のアドレスが含まれている。この次
の状態のアドレスは、バス40によつてROM38のアドレス
ポートに伝達されるが、前記ROM38は、それに応じて次
の状態に対するデータ語をラツチアセンプリ39の入力に
与える。次のクロツクパルスで、この次の状態のデータ
語はラツチアセンブリ39にストローブされ、次の状態に
対する制御信号と、およびその後の状態に対するアドレ
ス信号とを発生する。
ブロツク131に図示の状態の次の状態は、ブロツク132に
図示の「次の装置選択」状態である。この状態で、ラツ
チアセンブリ39にストローブされたデータ語は「次の装
置選択」ビツトに設定された2進「1」を有すると共
に、「データ/指定」ビツトに設定された2進「0」を
有する。このデータは、「データ/指定」信号を指定モ
ードに保持すると共に、カウンタ96を次の装置コードへ
進め、回路20のようなインターフエイス隔絶回路に印加
されて、オンにされたインターフエイス隔絶回路の指定
カウンタを次のデータ項目へ進める。「次の装置選択」
信号は、上記の如く、同期化を行なうため関連するI/O
装置の入力ポート104にも印加される。
ブロツク132に図示の状態に続いて、制御シーケンサ37
はブロツク133に図示の状態に進むが、その場合、ラツ
チアセンブリ39からの「装置オン」ビツトは2進「1」
であり、「データ/指定」ビツトは、この信号を指定モ
ードに保持する2進「0」であり、かつ「次の装置選
択」ビツトは「0」に戻される。「装置オン」信号によ
つてI/O装置専用のDMAデータ転送サイクル部分が定めら
れる。前記「装置オン」信号は回路20のようなインター
フエイス隔絶回路の全てに印加され、それに対してオン
信号を与える。前記I/O装置が装置カウンタ96の発生し
た装置コードと整合する局所装置コードを有する場合、
該I/O装置と結合する前記インターフエイス隔絶回路
は、「装置オン」信号に対して上記態様で応答し、線10
2上のデータ要求信号をポーリングされたI/O装置からAN
Dゲート107を介して装置要求線44に転送する。全I/O装
置が既にポーリングされている場合、または何らのI/O
装置もデータトランザクシヨンを要求していない場合、
何らのデータ要求も装置要求線44に転送されない。
ブロツク133に図示の状態では、「装置オン」信号によ
つて、選択されたI/O装置の指定バツフア111がオンにさ
れ、指定カウンタ108によつて与えられた指定コードがI
/Oバス33に出力されるようになる。選択された装置に対
する装置コードは装置カウンタ96によつてバス97に印加
される。指定コードおよび装置コードは、もつぱらI/O
装置アドレスマツピングROM35をアドレスし、選択され
たI/O装置からの指定データ項目と関連するラツチ115に
マツプアドレスを与える。前記ROM35は、また、選択さ
れたI/O装置が入力装置か出力装置かにより読取/書込
制御信号をラツチ117に与え、更に、前記指定データ項
目が選択されたI/O装置に対する最終データ項目である
場合、ラツチ119に信号を印加する。ROM35からのこのデ
ータは、ラツチ115,117および119へストローブされるの
に備えてそれらラツチの入力に印加される。
ブロツク133に図示の状態の次の状態は、ブロツク134に
図示の「I/O装置要求決定」状態である。この状態で
は、「データ/指定」ビツトが指定モードのままで存続
し、「装置オン」ビツトは2進「1」状態のままにあ
り、かつマルチプレクサ41がそれによつて装置要求線44
を線45に接続し、装置要求線44の状態に従い次の状態の
アドレスを変更するようにする試験選択ビツトが設定さ
れる。装置カウンタ96から与えられる装置コードによつ
てポーリングされたI/O装置がデータ要求信号を発生し
ている場合、装置要求線44は高レベルとなり、線45の信
号によつて次の状態のアドレスがブロツク135に図示の
アドレスに変更されるようにする。この状態で、「デー
タ/指定」ビツトは2進「1」に設定され、データモー
ドならびに「装置オン」ビツトが保持されていることを
示す。データモードの「データ/指定」信号は指定バツ
フア111をオフにし、選択されたI/O装置のデータバツフ
ア113をオンにし、それによつてI/Oデータバス33が装置
のデータポート101に結合される。「データ/指定」信
号が指定モードからデータモードに切り換わると、ラツ
チ115,117および119に与えられたデータは、そこにクロ
ツクされ、次いでオンにされたバツフア116,118および1
20によつて、夫々、I/O記憶装置30をアドレスし、その
読取/書込構成を制御し、かつデータ項目が最終データ
項目の場合指定カウンタ108をクリアするよう印加され
る。
ブロツク135に続く次の状態は、ブロツク136によつて表
わされた「書込ストローブ」信号の発生である。このブ
ロツク136の状態では、ラツチアセンブリ39の「書込ス
トローブ」ビツトは2進「1」に設定され、「データ/
指定」信号はデータモードのままで存続し、かつ「装置
オン」信号はオンのままで存続する。従つて、選択され
たI/O装置が入力装置の場合、それによつて与えられる
データは、I/Oアドレスバス34のアドレスによつて選択
されたI/O記憶装置30の記憶場所に書込まれる。I/O装置
が出力装置の場合、I/Oアドレスバス34のアドレスによ
つてアクセスされるI/O記憶装置30の記憶場所のデータ
は、データバツフア113を介してI/O装置に転送される。
ブロツク136の状態では、CPU1またはCPU2のどちらもオ
ン状態にないため「書込保護解読論理回路」50が「書込
ストローブ」信号に応答して「書込パルス」を発生する
ことが判る。「書込制御」バス95による禁止は、I/O装
置とのデータトランザクシヨンには有効でない。
ブロツク136に対する次の状態のアドレスは、ブロツク1
31の状態のアドレスであり、その結果ポーリングされた
I/O装置がそのデータトランザクシヨンを完了した後プ
ログラムループはブロツク131に戻り、次にI/O装置をポ
ーリングするようにする。ブロツク136の状態からブロ
ツク131の状態に入ると、「書込ストローブ」ビツトは
オフになり、「装置オン」ビツトはオンになる。ブロツ
ク131の状態において、「データ/指定」ビツトは、2
進「0」によつて指定される指定モードに指定される。
「データ/指定」信号がデータモードから指定モードに
切り換わる時の該「データ/指定」信号の立下がりによ
つて、ラツチ115,117および119がクリアされる。
従つて、ブロツク131〜136によつて形成されたループを
連続的に進むことによつて、全I/O装置がI/O記憶装置30
とのデータトランザクシヨンに対して逐次ポーリングさ
れる。
ブロツク134の状態で、装置要求線44が低レベルにあ
り、いずれのI/O装置からのデータ要求も全くないこと
を示している場合、線45の信号によつて、次のアドレス
がブロツク137に図示のCPU1要求決定状態のアドレスに
なるよう制御される。ブロツク137の状態では、「デー
タ/指定」ビツトは指定モードにあり、「装置オン」ビ
ツトはオン状態にあり、かつ「試験選択」ビツトはマル
チプレクサ41を制御して線42の入力を線45の出力に接続
し、CPU1要求状態が次の状態のアドレスを制御するよう
にする。マルチプレクサ41への線42の入力によつて何ら
のCPU1要求もないことが表示された場合、次の状態はブ
ロツク138に図示の「CPU2要求決定」状態となる。
ブロツク138の状態は、「試験選択」ビツトがマルチプ
レクサ41を制御して線43のCPU2要求信号を線45に接続
し、次のアドレスを制御するようにする以外はブロツク
137の状態に類似している。線43の信号がCPU2からの何
らの要求も示していない場合、次のアドレスはブロツク
131のアドレスとなり、I/O装置、およびCP1ならびにCPU
2の要求を捜し続ける。リミツタカウンタ72または92の
いずれかが最大カウントに達した場合、関連するラツチ
74または94によつて、それ以後の関連する処理装置から
のCPU要求はいずれも永続的に阻止される。このことが
起きると、関連する決定ブロツク137または138は、該ブ
ロツクからの「NO」分岐を連続的に利用することによつ
てCPUに対する処理を永続的にバイパスする。しかしな
がら、ガバナカウンタ122が最大カウントに達すると、C
PU1およびCPU2からの要求はいずれも阻止され、ガバナ
カウンタ122がクリアされるまでブロツク137ならび138
からの「NO」分岐がとられる。
制御シーケンサ37がブロツク137の状態にあり、かつ処
理装置11が線60にCPU1要求信号を出力しており、かつこ
の信号がANDゲート62ならびに64を介して線42に伝搬さ
れると、ブロツク139に図示の次の状態が入力される。
この状態で、「装置オン」ビツトはターンオフされ、
「データ/指定」信号が指定モードに保持される。ブロ
ツク140に図示の次の状態の間、「CPU1オン」ビツトは
高レベルに設定される。このことによつて、既に述べた
ように、バツフア68,70,ならびに71がオンにされる。ブ
ロツク140の状態に続く次の状態がブロツク141に図示さ
れているが、このブロツク141の状態では、「データ/
指定」ビツトがデータモードに設定されている。ブロツ
ク142に図示の次の状態では、制御シーケンサ37によつ
て「書込ストローブ」信号が発生される。
従つて、ブロツク139〜142に図示の操作シーケンスで
は、CPU1要求が認識された場合、処理装置11は、I/Oデ
ータバスおよびアドレスバス33および34と「読取/書
込」制御線46とに結合され、それによつて処理装置11
は、I/O記憶装置30のアドレスされた記憶場所へデータ
を書込んだり、または該記憶場所からデータを受信した
りする。前記「書込保護解読論理」回路50は、記憶装置
30内のアドレスされた記憶場所が本発明の「書込保護」
の点に関し上記の如く書込制御指定バス95に適切に従つ
ている場合にのみ、「書込ストローブ」信号に応答して
「書込パルス」を発生する。
ブロツク142に従つて「書込ストローブ」信号を発生し
た後、制御シーケンサ37はブロツク143に図示の「CPU1
リリース」状態に入る。ブロツク143の状態では、「CPU
1リリース」ビツトは2進「1」状態に設定され、「デ
ータ/指定」ビツトはデータモードに保持され、「CPU1
オン」信号は2進「1」状態に設定され、かつ「書込ス
トローブ」ビツトはターンオフされる。既に説明した如
く、「CPU1リリース」信号は線66を介して処理装置11に
印加され、該処理装置11がデータトランザクシヨンを完
了し、線60からのその要求信号を除去しなければならな
いことを知らせる。
ブロツク143の状態に続く次の状態は、ブロツク144の図
示の「CPU1要求除去決定」状態である。この状態では、
「CPU1オン」ビツトが保持され、「データ/指定」ビツ
トがデータ状態に保持され、かつ「CPU1リリース」ビツ
トはターンオフされる。ブロツク144の状態の「試験選
択」ビツトはマルチプレクサ41を制御して、線42を線45
に接続し、それによつて「CPU1要求」信号の状態により
次の状態のアドレスが決定される。「CPU1要求」信号が
線42から除去されない場合、次のアドレスはブロツク14
4のアドレスになり、制御シーケンサ37はこの状態のま
まで存続する。「CPU1要求」信号が線42から除去される
と、次のアドレスはブロツク145に図示の「CPU1オン」
入力のオフ状態のアドレスになる。
前記の如く、処理装置11内のハードウエアまたはソフト
ウエアの故障またはエラーにより「CPU1要求」信号が除
去されないようなことがあると、制御シーケンサ37は連
続待ち状態にロツクされたままとなり、それによつてそ
れ以後のデータトランザクシヨンが全て妨げられること
が判る。既に述べた如く、リミツタカウンタ72は、AND
ゲート62をオフにし、よつて線42から「CPU1要求」信号
を除去することにより前記のことが起こらないようにす
る。
ブロツク145の状態では、「CPU1オン」ビツトがターン
オフされ、「データ/指定」ビツトはデータモードに保
持される。ブロツク145の状態に対する次のアドレスに
よつて、シーケンサ37はブロツク131の状態に戻るよう
制御される。
ブロツク137の状態に関して述べたのと同じ態様で、ブ
ロツク138の状態は一連のブロツク149〜155に進むが、
前記一連のブロツク149〜155は、処理装置12に対する信
号ならびに操作シーケンスを夫々ブロツク139〜145に関
して述べたのと同じ態様で制御する。
前記のことから、第2図のI/O制御装置によつて、処理
装置11ならびに12と、およびI/O装置とに対して故障な
らびにエラーの境界が形成されることが判る。I/Oデー
タは、「書込保護された」I/O記憶装置30を介して処理
装置11および12に対し別個に利用することができる。一
方の処理装置がもう一方の処理装置によるデータへのア
クセスを干渉することも、またもう一方の処理装置のデ
ータ処理能力に影響を及ぼすこともない。I/O制御装置
によつて、処理装置11ならびに12と、およびI/O装置と
に対してデータアクセスの隔絶が行なわれる。上記の如
く、処理装置11および12は、相互処理装置監視機能と共
に異種データ処理機能を利用して、一般的な故障または
設計エラーを検出することができる。本発明のI/O制御
装置によつて、相互処理装置監視機能の保全に必要な同
じデータに対する各処理装置のための独立し、隔絶され
た、しかも干渉されることのないアクセスが提供され
る。前記I/O制御装置は、処理装置11ならびに12と、お
よびI/O装置とに対して別個に、かつ独自に作動する。
前記処理装置11および12は、I/O制御装置によつて制御
されるバツフアを介して該I/O制御装置と連絡してい
る。リミツタ72および92は、処理装置11および12による
I/O記憶装置30へのアクセス時間を制限し、処理装置に
対する最小アクセス遅延を保証すると共に、一方の処理
装置の故障がもう一方の処理装置による前記I/O記憶装
置30へのアクセスに影響を及ぼさないようにする。故障
した処理装置による超過データトランザクシヨン時間
は、カウンタ72ならびに92によつて形成された時間制限
によつて防止され、それによつて故障した処理装置が故
障していない処理装置を干渉しないようにしている。前
記リミツタ72および92は、処理装置11ならびに12に対し
て故障の隔絶を行なう。
更に、ガバナカウンタ122に関連して既に説明した上記
ガバナ技術によつて、処理装置11ならびに12の作業がI/
O記憶装置30へのI/O装置のアクセスを混乱させないよう
保証される。
上記の如く、先行技術による前記装置では、該装置のデ
ータアドレスおよび制御バスに渡りI/O装置が直接制御
している。前記I/O装置内の任意の、または一般的な故
障は前記バス部分を不規則な態様でオン、またはオフに
することがある。前記I/O装置の故障は、また、装置の
誤動作、例えば前記誤動作による中断等を生ずることも
ある。よつて、クリテイカルなI/O装置によつて与えら
れたデータが非クリテイカルな装置によつて干渉される
ことがある。故障したI/O装置によつて装置全対の故障
を生ずることもある。I/O装置の故障は、装置それ自体
か、またはそれと関連のあるI/O変換電子回路かに存在
しうる。本発明が考案される前は、クリテイカルなI/O
装置に要求される確率に対して、バスおよび装置の動作
を混乱させうる故障を調べるため各I/O装置ならびに変
換回路を分析する必要があつた。前記装置のバスと接続
するクリテイカルおよび非クリテイカル部分の全てに対
して詳細な分析が要求された。
本発明によれば、各I/O装置と関連するインターフエイ
ス隔絶回路によつて境界が設けられ、前記I/O装置のい
ずれの任意の故障または設計上の欠陥もDMA制御装置を
混乱させたり、またはもう一方のI/O装置へ影響を及ぼ
したりすることがないようにしている。従つて、非クリ
テイカルI/O装置が、それらの故障モード、または設計
上の欠陥に拘わらず、クリテイカルな動作に干渉しない
ようになつている。よつて、飛行クリテイカル部分に対
して連邦航空法が要求するレベルに対し、飛行上クリテ
イカルなI/O装置のみを分析して、故障がないことを確
証すればよい。非クリテイカルI/O装置の故障は、非ク
リテイカルデータがI/O装置のデータ項目に対して確保
されたI/O記憶装置30の記憶場所に入力されるか、また
は該記憶場所から読取られるかするため、単なるエラー
として済まされる。前記データは、マツピングROM35に
よつてI/O装置のデータ項目にアドレスが割り当てられ
ているため、正しいアドレスに書込まれるか、または正
しいアドレスから読取られるかする。従つて、I/O装置
内の故障は、記憶装置30内の故障した装置専用の記憶場
所内容にのみ影響を及ぼしうると共に、この記憶場所に
は非クリテイカルデータのみが含まれることになる。更
に、DMA制御装置は装置カウンタ96を介してI/O装置をポ
ーリングするので、該I/O装置を介して行なわれる循環
は、故障したI/O装置と関係なく継続される。
インターフエイス隔絶回路にはそれと関連するI/O装置
に対する制御信号が全て含まれている。前記隔絶回路に
よつてデータ項目に対する指定信号が発信され、I/O装
置の局所装置コードとDMA制御装置によつて与えられた
装置コードとの比較が行なわれる。前記I/O装置は、デ
ータ転送の準備ができたことを隔絶回路に連絡し、DMA
制御装置に対するデータ転送アクセスを要求する。I/O
装置には、本発明による装置のデータアドレスに影響を
及ぼしうる、または該装置の全操作を混乱させうるもの
は何もない。装置全体を混乱させうる故障モードはいず
れも、インターフエイス隔絶回路と排他的に関係してい
る。
前記インターフエイス隔絶回路によつて、I/O装置をDMA
制御装置に結合する標準化インターフエイスプロトコル
が実現される。中央I/O制御装置によるI/O装置の制御お
よび連絡は、全て前記インターフエイス隔絶回路を介し
て行なわれる。従つて、前記隔絶回路は、必要なインタ
ーフエイス信号を全て発生することによつて、I/O装置
をDMA制御装置のバスにインターフエイスさせるタスク
を大幅に簡素化する。本発明は、自動飛行制御装置に追
加のI/O装置を付加し、その新規に付加されたクリテイ
カルな装置のみを重要レベルに対して分析すればよいと
いう点で分析手続を簡素化するものである。本発明が考
案されるまでは、非クリテイカルな付加装置がクリテイ
カルレベルに対して分析されていた。また、クリテイカ
ルおよび非クリテイカルI/O装置の併合が容易に達成さ
れなかつた。
インターフエイス隔絶回路を含むDMA制御装置の設計
は、十分簡素化されており、従来の故障モードにより一
般の、およびランダム的な故障がないことを確証するた
め容易に前記制御装置を分析できると共に、クリテイカ
ルな機能に対して要求されるレベルの分析技術をも提供
するものである。前記インターフエイス隔絶回路を含む
I/O制御装置の複雑さが最小化され、それら特定の故障
特性に対して従来の分析を行なうことができる。前記制
御装置ならびに隔絶回路によつて、予知しうる故障モー
ドが示される。制御装置ならびに隔絶回路の故障のが装
置全体の混乱を生じうる。本発明によつて、多数の処理
装置と複数のI/O装置とをインターフエイスさせること
ができる融通性のあるデータ処理装置が提供される。
本発明はその好適な実施例で説明されてきたが、使用し
た用語は説明のための用語であつて制限するものではな
く、その広い観点において本発明の真の範囲および精神
から逸脱せずに添付の特許請求の範囲内で変更が成され
うることが判る。
【図面の簡単な説明】
第1図は、チヤンネル内の二つの処理装置と、および複
数のI/O装置とを有する自動飛行制御装置のチヤンネル
のブロツク図であり、第2図は第1図のチヤンネルの詳
細を示すブロツク図であり、第3図は第2図のI/O記憶
装置の記憶マツプ(地図)であり、かつ第4図は第2図
のチヤンネルのI/O制御シーケンスを示すフローチヤー
トである。 図中、10はチヤンネル、11および12はデイジタル中央処
理装置(CPU)、13〜16はI/O装置、17はI/O制御および
記憶装置、18および19はバツフアおよびリミツタ、20〜
23は隔絶回路、24はバス、30はI/O記憶装置、31および3
2はANDゲート、34はI/Oアドレスバス、35および38は読
取専用記憶装置(ROM)、37は制御シーケンサ、39はラ
ツチアセンブリ、41はマルチプレクサ、47および48はAN
Dゲート、50は書込保護解読論理回路、68,70,71および8
8,90,91はバツフア、72および92はカウンタ、73および9
3はORゲート、74および94はラツチ、96は装置カウン
タ、105は比較器、108は指定カウンタ、111は指定バツ
フア、113はデータバツフア、115,117および119はラツ
チ、116,118および120はバツフア、122はガバナカウン
タ、を夫々示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 G06F 13/36 520 C 8944−5B (56)参考文献 特開 昭56−9823(JP,A) 特開 昭58−186857(JP,A) 特開 昭57−20847(JP,A) 特開 昭56−166562(JP,A) 特開 昭51−146099(JP,A) 特開 昭56−167597(JP,A)

Claims (18)

    【特許請求の範囲】
  1. 【請求項1】複数の異種データ処理チャンネルを有する
    自動飛行制御装置において、前記装置は、 一組の入力装置と、 一組の出力装置と、 第1のデイジタル処理装置と、 第2のデイジタル処理装置と、 前記一組の入力装置、前記一組の出力装置、前記第1の
    デイジタル処理装置、ならびに前記第2のデイジタル処
    理装置を相互接続してその間にデータ信号、アドレス信
    号ならびに制御信号を転送するデータ制御装置と、前記
    データ制御装置に対して第1の所定の時間間隔でアクセ
    スする前記第1のデイジタル処理装置と、ならびに前記
    データ制御装置に対して第2の所定の時間間隔でアクセ
    スする前記第2のデイジタル処理装置と、 前記第1のデイジタル処理装置と関連する第1のリミツ
    タ手段であつて、前記第1のデイジタル処理装置が前記
    第1の所定の時間間隔より長く前記データ制御装置に対
    するアクセスを持続している場合、常に前記データ制御
    装置に対する前記第1のデイジタル処理装置のアクセス
    をオフにする前記第1のリミツタ手段と、 および前記第2のデイジタル処理装置と関連する第2の
    リミツタ手段であつて、前記第2のデイジタル処理装置
    が前記第2の所定の時間間隔より長く前記データ制御装
    置に対するアクセスを持続している場合常に前記データ
    制御装置に対する前記第2のデイジタル処理装置のアク
    セスをオフにする前記第2のリミツタ手段とによつて構
    成されていることを特徴とする上記複数の異種データ処
    理チャンネルを有する自動飛行制御装置。
  2. 【請求項2】特許請求の範囲第1項記載のチャンネル装
    置において、前記第1のデイジタル処理装置は前記デー
    タ制御装置に対して該装置へのアクセスを要求する要求
    信号を発生し、前記データ制御装置は該装置への前記第
    1のデイジタル処理装置のアクセスをオンにするオン信
    号を前記第1のデイジタル処理装置に対して前記第1の
    所定の時間間隔で発生し、 かつ前記第1のリミツタ手段は、 前記オン信号によつてオンにされ、前記第1の所定の時
    間間隔の第1のタイミングをとるカウンタ手段と、 前記カウンタ手段に対応して前記カウンタ手段が前記第
    1のタイミング間隔に達するとオフ信号を発生するラツ
    チ手段と、 および前記オフ信号ならびに前記要求信号に対応して前
    記ラツチ手段が前記オフ信号を発生すると常に前記要求
    信号に転送を阻止するゲート手段とによつて構成されて
    いることを特徴とする上記複数の異種データ処理チャン
    ネルを有する自動飛行制御装置。
  3. 【請求項3】特許請求の範囲第1項記載の装置におい
    て、前記データ制御装置は反復データ通信サイクルで作
    動すると共にデータ通信サイクル中前記夫々一組の入/
    出力装置は連続してアクセスされ、前記第1ならびに第
    2のデイジタル処理装置が前記データ制御装置に対して
    アクセスした時間が第3の所定の時間間隔を超越した場
    合前記データ制御装置に対する前記第1ならびに第2の
    デイジタル処理装置のアクセスを前記入/出力装置が全
    て前記データ制御装置に対してアクセスするまで禁止す
    るガバナ手段を備えていることを特徴とする上記複数の
    異種データ処理チャンネルを有する自動飛行制御装置。
  4. 【請求項4】特許請求の範囲第3項記載の装置におい
    て、前記第1および第2のデイジタル処理装置は夫夫前
    記データ制御装置に対してそれに対するアクセスを要求
    する要求信号を発生し、前記データ制御装置は前記第1
    および第2のデイジタル処理装置に対してそのアクセス
    を夫々オンにするオン信号を発生し、 かつ前記ガバナ手段は前記オン信号に対応して前記第1
    および第2のデイジタル処理装置が前記データ制御装置
    へアクセスする第3の所定の時間間隔をとるガバナカウ
    ンタと、 および前記ガバナカウンタおよび前記要求信号に対応し
    て前記ガバナカウンタが前記第3の所定の時間間隔に達
    すると前記要求信号を阻止するゲート手段とによつて構
    成されていることを特徴とする上記複数の異種データ処
    理チャンネルを有する自動飛行制御装置。
  5. 【請求項5】特許請求の範囲第4項記載の装置におい
    て、前記データ制御装置は、前記入力ならびに出力装置
    に夫々対応して装置コード信号のシーケンスを発生する
    装置カウンタであつて、該装置カウンタが前記装置コー
    ドの完全なシーケンスを介してカウントした場合前記ガ
    バナカウンタに印加されて該ガバナカウンタをクリアす
    る最大カウント信号を発生する前記装置カウンタを備え
    ていることを特徴とする上記複数の異種データ処理チャ
    ンネルを有する自動飛行制御装置。
  6. 【請求項6】特許請求の範囲第1項記載の装置におい
    て、前記データ制御装置は前記一組の入力装置と、前記
    一組の出力装置と、前記第1のデイジタル処理装置と、
    および前記第2のデイジタル処理装置とを相互接続して
    その間にデータ信号、アドレス信号、ならびに制御信号
    を伝搬する単数のバスと、および前記バスと結合し、該
    バスを介して前記第1のデイジタル処理装置と、前記第
    2のデイジタル処理装置と、前記一組の入力装置と、お
    よび前記一組の出力装置とからデータを受取り、かつそ
    れらにデータを与える記憶手段とを備えていると共に、
    および前記記憶手段に対する直接記憶アクセス(DMA)
    装置も備えていることを特徴とする上記複数の異種デー
    タ処理チャンネルを有する自動飛行制御装置。
  7. 【請求項7】特許請求の範囲第6項記載の装置におい
    て、前記DMA装置は前記入力ならびに出力装置に夫夫対
    応して装置コード信号のシーケンスを発生する装置カウ
    ンタと、 および夫々前記装置コード信号に対応し、前記入力装置
    ならびに出力装置を前記バス手段に結合し、故障を有す
    る前記入力装置または出力装置に割り当てられた前記記
    憶手段の記憶場所に間違つたデータが入力される場合を
    除き前記入力装置または出力装置に生じた故障が前記チ
    ャンネルに伝搬しないようにする複数のインターフエイ
    ス隔絶回路とを備えていることを特徴とする上記複数の
    異種データ処理チャンネルを有する自動飛行制御装置。
  8. 【請求項8】特許請求の範囲第7項記載の装置におい
    て、前記入力ならびに出力装置の各々は前記装置を指定
    する局所装置コード信号をそれと関連するインターフエ
    イス隔絶回路に印加し、かつ前記インターフエイス隔絶
    回路の各々は前記装置カウンタからの装置コード信号と
    それに関連する入力または出力装置からの局所装置コー
    ド信号とに応答して前記装置コード信号の一つが前記局
    所装置コード信号と一致すると前記インターフエイス回
    路に対してオン信号を発生する比較手段を備えているこ
    とを特徴とする上記複数の異種データ処理チャンネルを
    有する自動飛行制御装置。
  9. 【請求項9】特許請求の範囲第8項記載のチャンネル装
    置において、前記各インターフエイス隔絶回路には前記
    インターフエイス隔絶回路と結合する入力装置または出
    力装置と関連のあるデータ項目に夫々対応して指定信号
    のシーケンスを発生する指定カウンタ手段と、および前
    記オン信号に対応オンにされ、かつ前記指定信号に対応
    して、前記指定信号を前記バスに伝達する指定バツフア
    手段とが備え付けられていることを特徴とする上記複数
    の異種データ処理チャンネルを有する自動飛行制御装
    置。
  10. 【請求項10】特許請求の範囲第9項記載の装置におい
    て、前記各インターフエイス隔絶回路には前記オン信号
    に対応してオンにされ、それと関連する入力または出力
    装置と前記バスとの間にデータ信号を結合するデータバ
    ツフア手段が備え付けられていることを特徴とする上記
    複数の異種データ処理チャンネルを有する自動飛行制御
    装置。
  11. 【請求項11】特許請求の範囲第9項記載の装置におい
    て、前記DMA装置は前記装置コード信号と前記指定信号
    とに対応してそこに印加される前記装置コード信号なら
    びに指定信号に従いマツプアドレス信号を発生し、前記
    記憶手段をアドレスして、前記指定信号および装置コー
    ド信号によつて指定された入力または出力装置からのデ
    ータ項目に対して確保された前記記憶装置内の記憶場所
    にアクセスするアドレスマツピング手段を備えているこ
    とを特徴とする上記複数の異種データ処理チャンネルを
    有する自動飛行制御装置。
  12. 【請求項12】特許請求の範囲第6項記載の装置におい
    て、前記記憶手段は前記第1および第2のデイジタル処
    理装置と夫々関連する第1および第2の記憶セクシヨン
    によつて構成されており、前記第1のデイジタル処理装
    置のみが前記第1の記憶セクションに書込めると共に前
    記第2のデイジタル処理装置のみが前記第2の記憶セク
    シヨンに書込めることを特徴とする上記複数の異種デー
    タ処理チャンネルを有する自動飛行制御装置。
  13. 【請求項13】特許請求の範囲第12項記載の装置におい
    て、前記DMA装置は前記記憶手段に結合されて前記第1
    および第2のデイジタル処理装置から伝搬されるアドレ
    ス信号に従つて前記第1のデイジタル処理装置が前記第
    2の記憶セクシヨンに書込まないよう、かつ前記第2の
    デイジタル処理装置が前記第1の記憶セクシヨンに書込
    まないようにする書込保護回路手段を備えていることを
    特徴とする上記複数の異種データ処理チャンネルを有す
    る自動飛行制御装置。
  14. 【請求項14】特許請求の範囲第13項記載の装置におい
    て、前記記憶手段は前記第1のデイジタル処理装置も前
    記第2のデイジタル処理装置も書込むことのできない第
    3の記憶セクシヨンを備えていることを特徴とする上記
    複数の異種データ処理チャンネルを有する自動飛行制御
    装置。
  15. 【請求項15】特許請求の範囲第14項記載の装置におい
    て、前記DMA装置は同じデータ項目を前記記憶手段の複
    数のセクシヨンに書込むよう構成されていることを特徴
    とする上記複数の異種データ処理チャンネルを有する自
    動飛行制御装置。
  16. 【請求項16】特許請求の範囲第6項記載の装置におい
    て、前記DMA装置は前記第1および第2のデイジタル処
    理装置夫々に対してオン信号を発生すると共に、前記第
    1ならびに第2のデイジタル処理装置を前記バスに結合
    するバツフア手段を更に備えており、前記オン信号は前
    記バツフア手段に印加されて該バツフア手段をオンにす
    ることを特徴とする上記複数の異種データ処理チャンネ
    ルを有する自動飛行制御装置。
  17. 【請求項17】特許請求の範囲第6項記載の装置におい
    て、前記DMA装置は前記入力ならびに出力装置および前
    記第1ならびに第2のデイジタル処理装置の各々に対し
    て前記バス手段へのアクセスを逐次行なうシーケンサ手
    段を更に備えていることを特徴とする上記複数の異種デ
    ータ処理チャンネルを有する自動飛行制御装置。
  18. 【請求項18】特許請求の範囲第1項記載の装置におい
    て、該装置は更に、夫々前記第1および第2のデイジタ
    ル処理装置と前記データ制御装置の間に結合されている
    第1および第2のバツフアを備えており、前記第1およ
    び第2のデイジタル処理装置は、異種データ処理機能お
    よび相互処理装置監視機能を利用して、一般的な故障を
    検知することを特徴とする上記複数の異種データ処理チ
    ャンネルを有する自動飛行制御装置。
JP14802286A 1985-08-01 1986-06-24 複数の異種データ処理チヤンネルを有する自動飛行制御装置 Expired - Fee Related JPH0734179B2 (ja)

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