JP2530829B2 - 直接メモリアクセス制御装置とマルチマイクロコンピュ―タシステム内におけるデ―タ転送方法 - Google Patents

直接メモリアクセス制御装置とマルチマイクロコンピュ―タシステム内におけるデ―タ転送方法

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JP2530829B2
JP2530829B2 JP62005977A JP597787A JP2530829B2 JP 2530829 B2 JP2530829 B2 JP 2530829B2 JP 62005977 A JP62005977 A JP 62005977A JP 597787 A JP597787 A JP 597787A JP 2530829 B2 JP2530829 B2 JP 2530829B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、直接メモリアクセス制御装置に関し、例
えば２つのマイクロコンピュータシテムに用いられるも
のに利用して有効な技術に関するものである。
〔従来の技術〕
直接メモリアクセス制御装置は、マイクロプロセッサ
を介在させないで、フロッピーディス装置等のような周
辺装置とRAM（ランダム・アクセス・メモリ）装置等間
での大量のデータ転送を高速に行う。このような直接メ
モリアクセス制御装置に関しては、例えば（株）日立製
作所昭和60年９月発行『日立マイクロコンピュータデー
タブック 8/16ビットマイクロコンピュータ周辺LSI』
頁168〜頁202（８ビット用）、頁389〜頁442（16ビット
用）がある。
〔発明が解決しようとする問題点〕
例えば、システムの高性能化のためにメインマイクロ
コンピュータシステムに、グラフィックエンジンボード
のようなI/Oサブシステム（マイクロコンピュータシス
テム）を付加するようなマルチマイクロコンピュータシ
ステムにおいては、上記２つのシステム間にまたがって
RAMと周辺装置間でのデータ転送を行う必要が生じる。
しかしながら、上記のような従来の直接メモリアクセス
制御装置は、１つのマイクロコンピュータシステム内の
周辺装置とRAM間でのデータ転送機能しか持たないた
め、上記２つのシステム間にまたがってRAMと周辺装置
間でのデータ転送を行うことができない。
この発明の目的は、マルチマイクロコンピュータシス
テムにおけるシステム間でのデータ転送を可能にした直
接メモリアクセス制御装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
直接メモリアクセス制御装置に、システムのバス構成、
転送モードを指定する情報ビットに従い２以上のバス間
におけるデータ転送制御信号を形成する機能を付加す
る。
〔作 用〕
上記した手段によれば、上記バス構成及び転送モード
の指定に従って形成されるデータ転送制御信号によって
制御される双方向バスドライバを設けるだけで、マルチ
マアイクロコンピュータシステムにおけるバス間のデー
タ転送が可能になる。
〔実施例〕
第１図には、この発明に係る直接メモリアクセス制御
装置を用いたマルチマイクロコンピュータシステムの一
実施例のブロック図が示されている。この実施例のマル
チマイクロコンピュータシステムは、上位と下位の関係
にある２つのマイクロプロセッサCPU1とCPU2を中心とし
てそれぞれシステム側とコモン側のマイクロコンピュー
タシステムから構成されるという、いわゆる簡便２バス
方式が採用される。
システム側のマイクロコンピュータの基本的な構成
は、システムマイクロプロセッサCPU1と、メインメモリ
装置MEM1及び入出力装置I/O1からなる。これらの各装置
は、アドレスバスSAB、データバスSDB及び制御バスSCB
を介して相互に接続される。
コモン側のマイクロコンピュータの基本的な構成は、
コモンマイクロプロセッサCPU2と、メインメモリ装置ME
M2及び入出力装置I/O2からなる。これらの各装置は、ア
ドレスバスCUB、データバスCDB及び制御バスCCBを介し
て相互に設される。
直接メモリアクセス制御装置DMACは、上記システム側
及びコモン側のそれぞれのマイクロコンピュータシステ
ムのメインメモリ装置MEM（1,2）と入出力装置I/O（1,
2）間のデータ転送を行うことの他、２つのシステム間
にまたがったデータ転送を行う機能が設けられる。
上記のように上位（システム側）と下位（コモン側）
との位置付けがなされたマルチマイクロコンピュータシ
ステムにおいては、システム側のマイクロコンピュータ
システムの動作を優先させるために、上記直接メモリア
クセス制御装置DMACのデータ端子DAT及びアドレス端子A
DDは、双方向バスドライバ（ドライバ／レシーバ）T/R
1,T/R2を介してシステム側のデータバスSDB及びアドレ
スバスSABに結合される。これに対して、下位のコモン
側のデータバスCDB及びアドレスバスCABは、上記直接メ
モリアクセス制御装置DMACのデータ端子DAT及びアドレ
ス端子ADDに結合される。
直接メモリアクセス制御装置DMACは、双方のマイクコ
ンピュータシステムにおける入出力装置I/O1,I/O2とコ
ントロール線により結合され、双方のコントロールバス
SCB及びCDBに結合される入出力端子を持つ。
この実施例の直接メモリアクセス制御装置DMACは、上
記のようなマルチマイクロコンピュータシステム及びシ
ングルマイクロコンピュータシステムのいずれにも適用
可能にするため、その動作モードが指定されるレジスタ
REGを持ち、このレジスタREGに格納された情報ビットに
従い指定されたシステムに応じて、複数種類のデータ転
送モードの中から１つのデータ転送動作を行う制御信号
C1,C2等を形成する。これらの制御信号C1,C2は、上記双
方向バスドライバT/R1,T/R2の動作制御信号及び転送方
向を指示する信号等から構成される。
上記レジスタREGの基本的な情報ビット構成は、第３
図に示すように、転送の種類を指示する情報ビットB0
と、転送方向を指示する情報ビットB1,B2及びシステム
のバス構成の種類を指示する情報ビットB3,B4から構成
される。
上記転送の種類を指示する情報ビットB0は、例えば論
理“0"のとき、メモリMEM間のデータ転送を指示し、論
理“1"のときにメモリMEMと入出力装置I/O間のデータ転
送を指示する。また、転送方向を指示する情報ビットB
2,B1は、論理“0"“0"のときコモン（ローカル）側から
コモン（ローカル）側への転送を指示し、論理“0"“1"
のときコモン（ローカル）側からシステム側への転送を
指示し、論理“1"“0"のときシステム側からコモン（ロ
ーカル）側への転送を指示し、論理“1"“1"のときシス
テム側からシステム側への転送を指示するものである。
また、バス構成の種類を指示する情報ビットB4,B3は、
論理“0"“0"は未使用（又は将来のための予約コードと
しておく）を示し、論理“0"“1"のときコモン（ローカ
ル）のみのシングルマイクロコンピュータシステムを指
示し、論理“1"“0"のとき上記第１に示すようなコモン
＋システムからなるマルチマイクロコンピュータシステ
ムを指示し、論理“1"“1"のとき第２図を用いて後に説
明するようなローカル＋システムからなるマルチマイク
ロコンピュータシステムを指示する。
上記各情報ビットB0、B1とB2及びB3とB4は、それぞれ
デコーダ回路DEC1、DEC2及びDEC3に供給され、上記のよ
うな意味を持つ制御信号をそれぞれ形成するために用い
られる。
例えば、上記第１図に示すようなマルチマイクロコン
ピュータシステムでは、CPU1はあらかじめ制御バスSCB
を介して後述する方法でレジスタREGをアクセスし、上
記バス構成を指示する情報ビットB4とB3に、論理“1"
“0"を格納しておく。例えば、システム側のマイクロコ
ンピュータシステムにおいて、そのメインメモリMEM1と
入出力装置I/O1間でのデータ転送を行うとき、システム
マイクロプロセッサCPU1は、制御バスSCBを介して直接
メモリアクセス制御装置DMAC内のレジスタREGにアクセ
スする。アクセスは通常のチップセレクト信号を用いる
ものとする。直接メモリアクセス制御装置DMACは、シス
テムマイクロプロセッサCPU1からアクセスされるとコモ
ンマイクロプロセッサCPU2に対して図示しないバス要求
信号を発して、そのコンモン側の各バスを解放させる。
このため、コモンマイクロコンピュータシステムは、そ
の動作が停止状態にされる。この後、直接メモリアクセ
ス制御装置DMACは、双方向バスドライバT/R1及びT/R2を
動作状態にするとともに、その信号転送方向を指示して
システム側のデータバスSDB及びアドレスバスSADに結合
される。システムマイクロプロセッサCPU1は、上記アド
レスバスSAB及びデータバスSDB及び双方向バスドライバ
T/R1,T/R2を介して上記レジスタREGを指定して、B4とB3
の情報を変えずにビットB2,B1を論理“1"“1"に、ビッ
トB0を論理“1"に指定するとともに、図示しない直接メ
モリアクセス制御装置DMAC内のレジスタに転送先のアド
レスと転送データ数並びにメモリMEM1とI/O1間のデータ
転送方向を指定したあと直接メモリアクセス制御装置DM
ACを起動状態にする。直接メモリアクセス制御装置DMAC
を起動するためには、図示しないレジスタ内のスタート
ビットに論理“1"を書き込むことによって行われる。起
動状態になった直接メモリアクセス制御装置DMACは、シ
ステムマイクロプロセッサCPU1に対して図示しないバス
要求信号を発して、システム側のバス権を獲得する。直
接メモリアクセス制御装置DMACは、指定された入出力装
置I/O1とメインメモリ装置MEM1間でデータの転送動作を
行う。このようなデータ転送は、従来の直接メモリアク
セス制御装置のそれと同様であるので、詳細な動作タイ
ミングの説明は省略する。このことは、以下のデータ転
送動作においても同様である。直接メモリアクセス制御
装置DMACは、上記データ転送が終了すると、バス権をシ
ステムマイクロプロセッサCPU1に渡し、さらに割り込み
をかけて、その動作終了を知らせるものである。
これに対して、コモンマイクロコンピュータシステム
側においてそのメインメモリMEM2と入出力装置I/O2間で
のデータ転送を行うときの手順を示す。コモンマイクロ
プロセッサCPU2は割り込み等の手段を用いてCPU1にデー
タ転送を行いたい旨のメーセージを渡す。メッセージに
はメインメモリMEM2と入出力装置I/O2間でのデータ転送
であることを示す情報や、メインメモリMEM2の転送アド
レスや転送語数を含むものとする。メッセージ伝達の方
法は、共有メモリを用いた従来の方法を採るものとす
る。システムマイクロプロセッサCPU1は、このメッセー
ジを受けて、制御バスSCBを介して直接メモリアクセス
制御装置DMACをアクセスする。直接メモリアクセス制御
装置DMACはシステムマイクロプロセッサCPU1からアクセ
スされると、コモンマイクロプロセッサCPU2に対して図
示しないバス要求信号を発して、そのコモン側の各バス
を解放させる。さらに、前述のように双方向バスドライ
バT/R1及びT/R2を動作状態にしてシステム側のバスSDB,
SABと結合する。システムマイクロプロセッサCPU1は、
上記アドレスバスSAB及びデータバスSDBを介して上記レ
ジスタREGを指定して、B4とB3の情報を変えずに、ビッ
トB2,B1を論理“0"“0"に、情報ビットB0を論理“1"に
指定するとともに、図示しない直接メモリアクセス制御
装置DMAC内のレジスタに、転送先のアドレスと転送デー
タ数並びにメモリMEM2とI/O2間のデータ転送方向を指定
したあと、直接メモリアクセス制御装置DMACを起動状態
にする。起動状態になった直接メモリアクセス制御装置
DMACは、ただちにシステムマイクロプロセッサCPU1に対
して図示しないバス要求信号を発してこれを停止状態に
したあと、上記ビットB1とB2の論理“0"“0"から、コモ
ンマイクロコンピュータシステムにおけるデータ転送と
判定すると、上記双方向バスドラバT/R1,T/R2を非動作
状態にする一方で、システムマイクロプロセッサCPU1に
対して発するバス要求信号の発生を停止してこれを動作
状態にする。したがって、システム側のマイクロコンピ
ュータは、直接メモリアクセス制御装置DMACを用いるデ
ータ転送動作を除いて情報処理を続行することができ
る。直接メモリアクセス制御装置DMACは、コモンバス側
のバス権をとり続けて指定された入出力装置I/O2とメイ
ンメモリ装置MEM2間でデータの転送動作を行う。直接メ
モリアクセス制御装置DMACは、上記データ転送が終了す
ると、コモンマイクロプロセッサCPU2にに割り込みをか
けて、そのデータ転送動作の終了を知らせるものであ
る。
また、システムマイクロプロセッサCPU1のプログラム
により、システム側のメインメモリMEM1（又は入出力装
置I/O1）からコモン側のメインメモリMEM2（又は入出力
装置I/O2）へのデータ転送を行う場合、システムマイク
ロプロセッサCPU1は、制御バスSCBを介して直接メモリ
アクセス制御装置DMACをアクセスする。直接メモリアク
セス制御装置DMACは、システムマイクロプロセッサCPU1
からアクセスされるとコモンマイクロプロセッサCPU2に
対して図示しないバス要求信号を発して、そのコモン側
の各バスを解放させる。このため、コモンマイクロコン
ピュータシステムは、上記同様にその動作が停止状態に
される。直接メモリアクセス制御装置DMACは、双方向バ
スドライバT/R1及びT/R2を動作状態にするとともに、そ
の信号転送方向を指示してシステム側のデータバスSDB
及びアドレスバスSADに結合される。システムマイクロ
プロセッサCPU1は、上記アドレスバスSAB及びデータバ
スSDB及び双方向ハスドライバT/R1,T/R2を介して上記レ
ジスタREGを指定して、B4とB3の情報を変えずにビットB
2,B1を論理“1"“0"に、情報ビットB0を論理“1"（又は
“0"）に指定するとともに、図示しない情報メモリアク
セス制御装置DMAC内のレジスタに転送先のアドレスと転
送データ数を指定したあと、直接メモリアクセス制御装
置DMACを起動状態にする。起動状態になった直接メモリ
アクセス制御装置DMACはシステムマイクロプロセッサCP
U1に対して図示しないバス要求信号を発してシステム側
のバス権を獲得する。直接メモリアクセス制御装置DMAC
は、上記双方向バスドライバの方向をそのままに維持し
てシステム側のメインメモリMEM1（又は入出力装置I/O
1）からコモン側のメインメモリ装置MEM2（又は入出力
装置I/O2）へのデータ転送動作を行う。直接メモリアク
セス制御装置DMACは、上記データ転送動作が終了する
と、マイクロプロセッサCPU1及びCPU2に割り込みをかけ
てその動作終了を知らせるものである。
また、コモンマイクロプロセッサCPU2のプログラムに
より、コモン側のメインメモリMEM2（又は入出力装置I/
O2）からシステム側のメインメモリMEM1（又は入出力装
置I/O1）へのデータ転送を行う場合の手順を示す。コモ
ンマイクロプロセッサCPU2は、前述のように割り込み等
とメッセージを用いてシステムマイクプロセッサCPU1に
対してデータ転送の意図を伝える。システムマイクロプ
ロセッサCPU1はこのメッセージを受けて制御バスSCBを
介して直接メモリアクセス制御装置DMACをアクセスす
る。システムマイクロプロセッサCPU1は、上記アドレス
バスSAB及びデータバスSDBを介して上記レジスタREGを
指定して、B4とB3の情報を変えずにビットB2,B1を論理
“0"“1"に、情報ビットB0を論理“1"（又は“0"）に指
定するとともに、図示しない直接メモリアクセス制御装
置DMAC内のレジスタに転送先のアドレスと転送データ数
を指定したあと、直接メモリアクセス制御装置DMACを起
動する。起動状態となった直接メモリアクセス制御装置
DMACは、前述のようにシステムマイクロプロセッサCPU1
を停止状態にしたあと、上記情報ビットB2とB1の論理
“0"“1"から、システム側に対するデータ転送と判定す
ると、上記双方向バスドライバT/R1,T/R2を動作状態に
するとともに、その信号転送方向をコモン側からシステ
ム側であることを指定して、コモン側のメインメモリME
M2（又は入出力装置I/O2）からシステム側のメインメモ
リ装置MEM1（又は入出力装置I/O1）へのデータ転送動作
を行う。直接メモリアクセス制御装置DMACは、上記デー
タ転送が終了すると、マイクロプロセッサCPU1及びCPU2
にに割り込みをかけてその動作終了を知らせるものであ
る。
この実施例では、直接メモリアクセス制御装置DMAC
に、上記のようなレジスタREG及びその情報ビットの解
読を行って外部のバスドライバ等のデータ転送回路の制
御信号を形成する機能を付加することによって、上記の
ようなマルチマイクロコンピュータシステムにおける各
マイクロコンピュータシステム間でのデータ転送を実現
することができる。
第２図には、この発明に係る直接メモリアクセス制御
装置を用いたマルチマイクロコンピュータシステムの他
の一実施例のブロック図を示されている。この実施例の
マルチマイクロコンピュータシステムは、システム側と
ローカル側の２つのマイクロコンピュータシステムが対
等の関係にある、いわゆる高機能の２バス方式が採用さ
れる。
この実施例において、システム側のマイクロコンピュ
ータの基本的な構成は、上記第１図と同様にシステムマ
イクロプロセッサCPU1と、メインメモリ装置MEM1及び入
出力装置I/O1からなる。これらの各装置は、アドレスバ
スSAB、データバスSDB及び制御バスSCBを介して相互に
接続される。
ローカル側のマイクロコンピュータの基本的な構成
は、ローカルマイクロプロセッサCPU2と、メインメモリ
装置MEM2及び入出力装置I/O2からなる。これらの各装置
は、アドレスバスLAB、データバスLDB及び制御バスLCB
を介して相互に接続される。
直接メモリアクセス制御装置DMACは、上記システム側
及びローカル側のそれぞれのマイクロコンピュータシス
テムのメインメモリ装置MEM（1,2）と入出力装置I/O
（1,2）間のデータ転送を行うことの他、２つのシステ
ム間にまたがったデータ転送を行う機能が設けられる。
上記のように２つのマイクロコンピュータシステムを
対等な関係にするため、上記直接メモリアクセス制御装
置DMACのデータ端子DAT及びアドレス端子ADDは、双方向
バスドライバT/R1,T/R2及び双方向バスドライバT/R3,T/
R4を介してそれぞれシステム側のデータバスSDB、アド
レスバスSAB及びローカル側のデータバスLDB、アドレス
バスLABに結合される。
直接メモリアクセス制御装置DMACは、双方向のマイク
ロコンピュータシステムにおける入出力装置I/O1,I/O2
とコントロール線により結合され、双方のコントロール
バスSCB及びCCBに結合され入出力端子を持つ。
この実施例の直接メモリアクセス制御装置DMACは、上
記のようなシステム側及びローカル側に対してそれぞれ
双方向バスドライバT/R1,T/R2及びT/R3,T/R4が設けられ
るため、それに応じた制御信号C1,C2及びC3,C4が形成さ
れる。なお、この実施例の直接メモリアクセス制御装置
DAMCを、上記第１図のような簡便２バス方式のマルチマ
イクロコンピュータシステムに適用する場合、上記信号
C3,C4が使用されないと理解されたい。
この実施例においても、上記第３図に示したような情
報ビットB0ないしB4を持つレジスタREGによって、その
バス構成及び転送動作モードが指定される。
例えば、上記第２図に示すようなマルチマイクロコン
ピュータシステムでは、上記バス構成を指示する情報ビ
ットB4とB3は、論理“1"“1"が格納される。これによっ
て、ローカル側のデータバスLDB及びアドレスバスLABに
対して設けられる双方向バスドライバT/R3,T/R4に供給
される制御信号C3,C4が、後述するような転送モードに
応じて選択的に出力されるようになる。例えば、システ
ム側のマイクロコンピュータシステムにおいて、そのメ
インメモリMEM1と入出力装置I/O1間でのデータ転送を行
うとき、システムマイクロプロセッサCPU1は、制御バス
SCBを介して直接メモリアクセス制御装置DMACに起動を
かける。直接アクセスメモリ制御装置DMACは、動作状態
にされると双方向バスドライバT/R1及びT/R2を動作状態
にするとともに、その信号転送方向を指示してシステム
側のデータバスSDB及びアドレスバスSADに結合される。
この間、ローカル側の双方向バスドライバT/R3,T/R4
は、非動作状態に置かれるため、ローカル側のマイクロ
コンピュータシステムは、直接メモリアクセス制御装置
DMACを用いるデータ転送動作を除き、その動作を継続す
ることができる。これによって、以下に説明するシステ
ム側における入出力装置I/O1とメインメモリMEM1との間
でのデータ転送の間、上記ローカル側のマイクロコンピ
ュータシステムがその動作を継続するため、トータルシ
ステムの性能を向上させることができる。
システムマイクロプロセッサCPU1は、上記アドレスバ
スSAB及びデータバスSDB及び双方向バスドライバT/R1,T
/R2を介して上記レジスタREGを指定して、その情報ビッ
トB2,B1を論理“1"“1"に、情報ビットB0を論理“1"に
指定するとともに、転送先のアドレスと転送データ数な
どを指定したあと、直接メモリアクセス制御装置DMACを
起動する。直接メモリアクセス制御装置DMACは、上記情
報ビットから判断して、システム側のバス権のみを獲得
して指定された入出力装置I/O1とメインメモリ装置MEM1
間でデータの転送動作を行う。直接メモリアクセス制御
装置DMACは、上記データ転送が終了すると、システムマ
イクロプロセッサCPU1に割り込みをかけて、その動作終
了を知らせるものである。
これに対して、ローカル側のマイクロコンピュータシ
ステム側においてそのメインメモリMEM2の入出力装置I/
O2間でのデータ転送を行うとき、メインマイクロプロセ
ッサCPU2は、制御バスLCBを介して直接メモリアクセス
制御装置DMACをアクセスする。直接アクセスメモリ制御
装置DMACは、ローカルマイクロプロセッサCPU2からアク
セスされると双方向バスドライバT/R3及びT/R4を動作状
態にするとともに、その信号転送方向を指示してローカ
ル側のデータバスLDB及びアドレスバスLADに結合され
る。この間、システム側の双方向バスドライバT/R1,T/R
2は、非動作状態に置かれるため、システム側のマイク
ロコンピュータシステムは、直接メモリアクセス制御装
置DMACを用いるデータ転送動作を除き、その動作を継続
することができる。これによって、以下に説明するロー
カル側における入出力装置I/O2とメインメモリMEM2との
間でのデータ転送の間、上記システム側のマイクロコン
ピュータシステムがその動作を継続する。
ローカルマイクロプロセッサCPU2は、上記アドレスバ
スLAB及びデータバスLDB及び双方向バスドライバT/R3,T
/R4を介して上記レジスタREGを指定して、その情報ビッ
トB2,B1を論理“0"“0"に、情報ビットB0を論理“1"に
指定するとともに、転送先のアドレスと転送データ数等
を指定したあと、直接メモリアクセス制御装置DMACを起
動状態にする。直接メモリアクセス制御装置DMACは、ロ
ーカル側のバス権のみを獲得して指定された入出力装置
I/O2とメインメモリ装置MEM2間でデータの転送動作を行
う。直接メモリアクセス制御装置DMACは、上記データ転
送が終了すると、ローカルマイクロプロセッサCPU2に割
り込みをかけて、その動作終了を知らせるものである。
また、システムマイクロプロセッサCPU1のプログラム
においてシステム側のメインメモリMEM1（又は入出力装
置I/O1）からローカル側のメインメモリMEM2（又は入出
力装置I/O2）へのデータ転送を行う場合、システム側の
マイクロプロセッサCPU1は、制御バスSCBを介して直接
メモリアクセス制御装置DMACをアクセスする。直接メモ
リアクセス制御装置DMACは、双方向バスドライバT/R1及
びT/R2を動作状態にするとともに、その信号転送方向を
指示してシステム側のデータバスSDB及びアドレスバスS
ADに結合される。システム側のマイクロプロセッサCPU1
は、上記データバスSDB,アドレスバスSAB及び双方向ハ
スドライバT/R1,T/R2を介して上記レジスREGを指定し
て、その情報ビットB2,B1を論理“1"“0"に、情報ビッ
トB0を論理“1"（又は“0"）に指定するとともに、転送
先のアドレスと転送データ数を指定したあと、直接メモ
リアクセス制御装置DMACを起動する。直接メモリアクセ
ス制御装置DMACは、上記情報ビットB2,B1の論理“1"
“0"から、転送元がシステム側であると判定して、図示
しないバス要求信号をシステム側のマイクロプロセッサ
CPU1に与えてシステムハスを解放させる。同様に転送先
がローカル側であると判定して、図示しないバス要求信
号をローカル側のマイクロプロセッサCPU2に与えてロー
カルバスを解放させる。そして、ローカル側のバスに接
続される双方向バスドライバT/R3及びT/R4を動作状態に
しシステム側のバスに接続されている双方向バスドライ
バT/R1及びT/R2を動作状態にするとともに、その転送方
向を指示してシステム側のメインメモリMEM1（又は出力
装置I/1）からローカル側のメインメモリ装置MEM2（又
は入出力装置I/O2）へのデータ転送動作を行う。直接メ
モリアクセス制御装置DMACは、上記データ転送動作が終
了すると、マイクロプロセッサCPU1及びCPU2に割り込み
をかけてその動作終了を知らせるものである。
また、ローカルマイクロプロセッサCPU2のプログラム
においてローカル側のメインメモリMEM2（又は入出力装
置I/O2）からシステム側のメインメモリMEM1（又は入出
力装置I/O1）へのデータ転送を行う場合、ローカル側の
マイクロプロセッサCPU2は、制御バスLCBを介して直接
メモリアクセス制御装置DMACをアクセスする。直接メモ
リアクセス制御装置DMACは、双方向バスドライバT/R3及
びT/R4を動作状態にするとともに、その信号転送方向を
指示してローカル側のデータバスLDB及びアドレスバスL
ADに結合される。ローカル側のマイクロプロセッサCPU2
は、上記データバスLDB,アドレスバスLAB及び双方向ハ
スドライバT/R1,T/R2を介して上記レジスタREGを指定し
て、その情報ビットB2,B1を論理“0"“1"に、情報ビッ
トB0を論理“1"（又は“0"）に指定するとともに、転送
先のアドレスと転送データ数を指定したあと直接メモリ
アクセス制御装置DMACを起動する。直接メモリアクセス
制御装置DMACは、上記情報ビットB2,B1の論理“0"“1"
から、転送元がローカル側で転送先がシステム側である
と判定すると、図示しないバス要求信号をシステム側の
マイクロプロセッサCPU1に与えてシステムバスを解放さ
せる。同様にローカル側のバスを解放させる。そして、
システム側のバスに接続される双方向バスドライバT/R1
及びT/R2を動作状態にし、ローカル側のバスに接続され
る双方向バスドライバT/R3及びT/R4を動作状態にすると
ともに、その転送方向を指示してローカル側のメインメ
モリMEM2（又は入出力装置I/O2）からシステム側のメイ
ンメモリ装置MEM1（又は入出力装置I/O1）へのデータ転
送動作を行う。直接メモリアクセス制御装置DMACは、上
記データ転送動作が終了すると、マイクロプロセッサCP
U1及びCPU2に割り込みをかけてその動作終了を知らせる
ものである。
この実施例では、直接メモリアクセス制御装置DMAC
に、上記のようなレジスタREG及びその情報ビットの解
読を行って外部のバスドライバ等のデータ転送回路の制
御信号を形成する機能を付加することによって、上記の
ようなマルチマイクロコンピュータシステムにおける各
マイクロコンピュータシステム間でのデータ転送を実現
することができる。
第４図には、この発明に係る直接メモリアクセス制御
装置を用いたシングルマイクロコンピュータシステムの
一実施例のブロック図が示されている。この実施例のマ
イクロコンピュータの基本的な構成は、マイクロプロセ
ッサCPUと、メインメモリ装置MEM及び入出力装置I/Oか
らなる。これらの各装置は、アドレスバスCAB、データ
バスCDB及び制御バスCCBのようなコモンバスを介して相
互に設される。
この実施例のようなシングルマイクロコンピュータに
おいて、上記直接メモリアクセス制御装置DMACに内蔵さ
れるレジスチREGの情報ビットB4とB3は、論理“0"“1"
に指定される。この場合、コモンバスと直接メモリアク
セス制御装置DMAC間にバスドライバは不用となる。ただ
し、一般的には直接メモリアクセス制御装置DMACとI/O
が別ボードに実装される等の理由で、バスドライバが必
要になる場合がある。その場合、C1とC2をバスドライバ
制御信号として用いられるようにする。マイクロプロセ
ッサCPUは、そのデータ転送動作において、転送の種類
を示す情報ビットB0のみを有効な情報としての指定を行
う。これにより、直接メモリアクセス制御装置DMACは、
前記第１図におけるコモンマイクロコンピュータシステ
ムにおけるメインメモリMEM2と入出力装置I/O2間でのデ
ータ転送と同様に、メインメモリMEMと入出力装置I/Oの
間でデータ転送動作を行う。
上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）直接メモリアクセス制御装置に、システムのバス
構成、転送モードを指定する情報ビットに従い２以上の
バス間におけるデータ転送制御信号を形成する機能を付
加することによって、それをマルチマイクロコンピュー
タシステムに使用するとき、そのバス構成及び転送モー
ドの指定に従って形成されるデータ転送制御信号によっ
て制御される双方向バスドライを設けるだけで、そのバ
ス構成に応じたバス間のデータ転送が可能になるという
効果が得られる。
（２）上記データ転送制御信号として、２組の双方向バ
スドライバ用の制御信号を用意することによって、前記
高機能２バス方式に対応した直接メモリアクセス制御装
置を得ることができ、その情報ビットの変更によって、
簡便２バス方式及びシングルバス方式にもそのまま適用
できるという効果が得られる。
以上本発明によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記バス構成及
びデータ転送モードを指定する情報ビットのうち、バス
構成を指定する情報ビットは、ROM又はその配線の変更
によって固定的に設定するものであってもよい。さら
に、バスのプロトコルやバス幅を指定する情報ビットを
追加して、その指定によって２種類の異なるシステム間
のデータ転送を可能にするような付属的な機能を付加す
るものであってもよい。
この発明は、複数のマイクロコンピュータシステム間
におけるデータ転送装置として広く利用できるものであ
る。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、直接メモリアクセス制御装置に、システ
ムのバス構成、転送モードを指定する情報ビットに従い
２以上のバス間におけるデータ転送制御信号を形成する
機能を付加することによって、それをマルチマイクロコ
ンピュータシステムに使用するとき、そのバス構成及び
転送モードの指定従って形成されるデータ転送制御信号
によって制御される双方向バスドライを設けるだけで、
そのバス構成に応じたバス間のデータ転送も実現でき
る。
【図面の簡単な説明】
第１図は、この発明に係る直接メモリアクセス制御装置
を用いたマルチマイクロコンピュータシステムの一実施
例を示すブロック図、 第２図は、この発明に係る直接メモリアクセス制御装置
を用いたマルチマイクロコンピュータシステムの他の一
実施例を示すブロック図、 第３図は、その動作モードを指定するレジスタの情報ビ
ット構成図、 第４図は、この発明に係る直接メモリアクセス制御装置
を用いたシングルマイクロコンピュータシステムの一実
施例を示すブロック図である。 CPU,CPU1,CPU2……マイクロプロセッサ、MEM,MEM1,MEM2
……メインメモリ装置、I/O,I/O1,I/O2……入出力装
置、SAB,CAB,LAB……アドレスバス、SDB,CDB,LDB……デ
ータバス、SCB,CCB,LCB……制御バス、REG……レジス
タ、DEC1〜DEC3……デコーダ、T/R1〜T/R4……双方向バ
スドライバ（ドライバ／レシーバ）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−78324（ＪＰ，Ａ) 特開 昭60−123958（ＪＰ，Ａ) 特開 昭60−136853（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】第１マイクロコンピュータシステムと第２
    マイクロコンピュータシステムとが対等の関係にある高
    機能２バス方式と、第１マイクロコンピュータシステム
    が第２マイクロコンピュータシステムに対して上位シス
    テムとされる簡便２バス方式と、シングルバス方式のい
    ずれか１つのバス構成を指定する複数からなる第１情報
    項目及びデータ転送の種類と転送方向を指定する第２情
    報項目が記憶される制御レジスタを含む１つの半導体集
    積回路装置で構成され、 かかる制御レジスタの第１情報項目と第２情報項目に従
    い上記第マイクロコンピュータシステム又は第２マイク
    ロコンピュータシステムのいずれかに含まれる第１メモ
    リ又は入出力装置と、上記第１マイクロコンピュータシ
    ステム又は第２マイクロコンピュータシステムのいずれ
    かに含まれる第２メモリ又は入出力装置との間でのデー
    タ転送を行うことを特徴とする直接メモリアクセス制御
    装置。
  2. 【請求項２】第１マイクロコンピュータシステム、第２
    マイクロコンピュータシステム、直接メモリアクセス制
    御装置及び双方向バスドライバを備え、 上記双方向バスドライバは、上記第１マイクロコンピュ
    ータシステムから上記第２マイクロコンピュータシステ
    ムにデータを伝達する第１データ伝達機能と、 上記第２マイクロコンピュータシステムから上記第１マ
    イクロコンピュータシステムにデータを伝達する第２デ
    ータ伝達機能と、 上記第１マイクロコンピュータシステムと第２マイクロ
    コンピュータシステムとの間でのデータの伝達を禁止す
    るデータ非伝達機能とを有する、 マルチマイクロコンピュータシステム内におけるデータ
    を転送する方法であって、 システムの起動時において、 第１マイクロコンピュータシステムと第２マイクロコン
    ピュータシステムとが対等の関係にある高機能２バス方
    式と、第１マイクロコンピュータシステムが第２マイク
    ロコンピュータシステムに対して上位システムとされる
    簡便２バス方式と、シングルバス方式のいずれか１つの
    バス構成を指定する第１情報項目を上記第１マイクロコ
    ンピュータシステムと上記第２マイクロコンピュータシ
    ステムの中いずれかで発生して上記直接メモリアクセス
    制御装置の制御レジスタに供給する第１ステップと、 データ転送動作において、 上記直接メモリアクセス制御装置に対してデータ転送の
    種類と転送方向とを指示する第２情報項目を上記第１マ
    イクロコンピュータシステム又は上記第２マイクロコン
    ピュータシステムの中の１つから発生する第２ステップ
    と、 上記直接メモリアクセス制御装置の制御レジスタに上記
    第２情報項目を格納する第３ステップと、 上記直接メモリアクセス制御装置内のデコーダ回路から
    上記第２情報項目に基づく制御信号を発生する第４ステ
    ップと、 上記制御信号を上記双方向バスドライバに供給する第５
    ステップと、 上記第１データ伝達機能、第２データ伝達機能及び上記
    データ非伝達機能のいずれか１つを上記制御信号に応答
    して、上記双方向バスドライバにより選択的にイネーブ
    ルする第６ステップと、 上記双方向バスドライバの選択的なイネーブル及び上記
    制御信号に基づいて上記第１マイクロコンピュータシス
    テムと上記第２マイクロコンピュータシステムとの間で
    のデータを上記直接メモリアクセス制御装置により転送
    する第７ステップと、 を含むことを特徴とするマルチマイクロコンピュータシ
    ステム内におけるデータ転送方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6478351A (en) * 1987-09-19 1989-03-23 Fujitsu Ltd Dma controller
JPH01229353A (ja) * 1988-03-09 1989-09-13 Fujitsu Ltd Ｄｍａコントローラ
JP2504512B2 (ja) * 1988-03-09 1996-06-05 富士通株式会社 Ｄｍａコントロ―ラ
JP2628079B2 (ja) * 1988-11-25 1997-07-09 三菱電機株式会社 マルチプロセサシステムにおけるダイレクト・メモリ・アクセス制御装置
EP0454605A3 (en) * 1990-04-25 1992-04-22 International Business Machines Corporation Bus request device in a direct memory access (dma) system
US5359715A (en) * 1991-09-16 1994-10-25 Ncr Corporation Architectures for computer systems having multiple processors, multiple system buses and multiple I/O buses interfaced via multiple ported interfaces
US5283883A (en) * 1991-10-17 1994-02-01 Sun Microsystems, Inc. Method and direct memory access controller for asynchronously reading/writing data from/to a memory with improved throughput
US6487626B2 (en) * 1992-09-29 2002-11-26 Intel Corporaiton Method and apparatus of bus interface for a processor
US6378008B1 (en) * 1998-11-25 2002-04-23 Cypress Semiconductor Corporation Output data path scheme in a memory device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2546202A1 (de) * 1975-10-15 1977-04-28 Siemens Ag Rechnersystem aus mehreren miteinander verbundenen und zusammenwirkenden einzelrechnern und verfahren zum betrieb des rechnersystems
US4228496A (en) * 1976-09-07 1980-10-14 Tandem Computers Incorporated Multiprocessor system
US4296466A (en) * 1978-01-23 1981-10-20 Data General Corporation Data processing system including a separate input/output processor with micro-interrupt request apparatus
JPS5578324A (en) * 1978-12-11 1980-06-12 Toshiba Corp Direct memory access system
JPS5840214B2 (ja) * 1979-06-26 1983-09-03 株式会社東芝 計算機システム
US4479179A (en) * 1979-07-30 1984-10-23 International Business Machines Corporation Synchronous cycle steal mechanism for transferring data between a processor storage unit and a separate data handling unit
US4428044A (en) * 1979-09-20 1984-01-24 Bell Telephone Laboratories, Incorporated Peripheral unit controller
FR2477809B1 (fr) * 1980-03-10 1987-08-21 Jeumont Schneider Systeme de transmission rapide de messages entre calculateurs
EP0057756B1 (de) * 1981-02-11 1985-02-20 Siemens Aktiengesellschaft Anordnung zum Datenaustausch in parallel arbeitenden Multi-Mikrorechnersystemen
US4412285A (en) * 1981-04-01 1983-10-25 Teradata Corporation Multiprocessor intercommunication system and method
US4543627A (en) * 1981-12-14 1985-09-24 At&T Bell Laboratories Internal communication arrangement for a multiprocessor system
US4639860A (en) * 1982-05-12 1987-01-27 Honeywell Information Systems Inc. Wrap-around logic for interprocessor communications
US4481578A (en) * 1982-05-21 1984-11-06 Pitney Bowes Inc. Direct memory access data transfer system for use with plural processors
US4485438A (en) * 1982-06-28 1984-11-27 Myrmo Erik R High transfer rate between multi-processor units
US4608631A (en) * 1982-09-03 1986-08-26 Sequoia Systems, Inc. Modular computer system
US4577273A (en) * 1983-06-06 1986-03-18 Sperry Corporation Multiple microcomputer system for digital computers
JPS60123958A (ja) * 1983-12-07 1985-07-02 Yaskawa Electric Mfg Co Ltd 乗り込みメモリシステム
JPS60136853A (ja) * 1983-12-26 1985-07-20 Fujitsu Ltd デ−タ転送方式
US4787041A (en) * 1985-08-01 1988-11-22 Honeywell Data control system for digital automatic flight control system channel with plural dissimilar data processing
US4831523A (en) * 1986-10-31 1989-05-16 Bull Hn Information Systems Inc. Multiple DMA controller chip sequencer
US4866664A (en) * 1987-03-09 1989-09-12 Unisys Corporation Intercomputer communication control apparatus & method

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EP0275048B1 (en) 1996-05-15
KR950014184B1 (ko) 1995-11-22
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EP0275048A2 (en) 1988-07-20
DE3855284T2 (de) 1996-12-05
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