JPH01229353A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
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- JPH01229353A JPH01229353A JP63055900A JP5590088A JPH01229353A JP H01229353 A JPH01229353 A JP H01229353A JP 63055900 A JP63055900 A JP 63055900A JP 5590088 A JP5590088 A JP 5590088A JP H01229353 A JPH01229353 A JP H01229353A
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- bus
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Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
直接データ転送の制御を↑うなうＤＭＡコントローラに
関し、 システムの拡張性が向上するＤＭＡコント［］−ラを提
供することを目的とし、 甲−バスのシステム又は複数バスのシスデム夫々て゛シ
ステムの各バスに接続され、システム構成に応じて動作
し複数チャネル夫々で直接データ転送を行なうＤＭＡ−
１ントローラにおいて、該単一バス又は？Ｑ数ババスシ
ステムの所定の中央処理装置からシステム構成を定義す
るバス定氏データを供給されて格納するバス定義レジス
タと、該所定の中央処理装置から複数バスのシステムで
該複数チャネル夫々を制η１１する複数の中央処理装置
を定ぺするチャネルバス属性データを供給されて格納す
るチャネルバス属性レジスタとを有し、該バス定義レジ
スタからのバス定義データに応じてＤＭＡコントローラ
全体の動作を決定し該システム構成に対応さけると共に
、かつ該チャネルバス属性レジスタからのチャネルバス
属性データに応じて該複数チャネルの制御を決定させる
よう構成する。
関し、 システムの拡張性が向上するＤＭＡコント［］−ラを提
供することを目的とし、 甲−バスのシステム又は複数バスのシスデム夫々て゛シ
ステムの各バスに接続され、システム構成に応じて動作
し複数チャネル夫々で直接データ転送を行なうＤＭＡ−
１ントローラにおいて、該単一バス又は？Ｑ数ババスシ
ステムの所定の中央処理装置からシステム構成を定義す
るバス定氏データを供給されて格納するバス定義レジス
タと、該所定の中央処理装置から複数バスのシステムで
該複数チャネル夫々を制η１１する複数の中央処理装置
を定ぺするチャネルバス属性データを供給されて格納す
るチャネルバス属性レジスタとを有し、該バス定義レジ
スタからのバス定義データに応じてＤＭＡコントローラ
全体の動作を決定し該システム構成に対応さけると共に
、かつ該チャネルバス属性レジスタからのチャネルバス
属性データに応じて該複数チャネルの制御を決定させる
よう構成する。
本発明はＤＭＡ （ダイレクト・メモリ・アクレス）コ
ントローラに関し、直）とデータ転送の制御２＋１を行
なうＤＭＡ−１ントローラに関する。
ントローラに関し、直）とデータ転送の制御２＋１を行
なうＤＭＡ−１ントローラに関する。
従来より、コンピュータシステムにおいてメ七り、入力
／出力（Ｉｌｏ）インターフ１−ス等の間でのデータ転
送時間を短縮するために、ＤＭＡコントローラの制御に
よって周辺装置としての中央処１！４ｊ装置（ＣＰＵ）
を介さず直接データを転送するＤＭＡ転送が行なわれて
いる。
／出力（Ｉｌｏ）インターフ１−ス等の間でのデータ転
送時間を短縮するために、ＤＭＡコントローラの制御に
よって周辺装置としての中央処１！４ｊ装置（ＣＰＵ）
を介さず直接データを転送するＤＭＡ転送が行なわれて
いる。
また、従来から２つのバスを有りるシステムがあり、こ
のような２バス構成システムにおいてもＤＭＡ転送を行
なうＤＭＡコントローラが要望されている。
のような２バス構成システムにおいてもＤＭＡ転送を行
なうＤＭＡコントローラが要望されている。
本出願人は特願昭６２−２３５４８１号により２バス構
成シスｊムでＤＭＡ転送を行なうＤＭＡコントローラを
提案した。
成シスｊムでＤＭＡ転送を行なうＤＭＡコントローラを
提案した。
このＤＭＡコントローラは第６図（△）に示ず如＜ＣＰ
Ｕ１０の設置ノられたバス１１にのみＤＭＡコントロー
ラ１２が接続される第１のシステム構成、同図（Ｂ）に
示す如く更にＣＰＵを持たないバス１３が接ｖｃされる
第２のシステム構成、同図（Ｃ）に示す如くバス１３に
ＣＰＵ１４が接続される第３のシステム構成をとること
ができる。
Ｕ１０の設置ノられたバス１１にのみＤＭＡコントロー
ラ１２が接続される第１のシステム構成、同図（Ｂ）に
示す如く更にＣＰＵを持たないバス１３が接ｖｃされる
第２のシステム構成、同図（Ｃ）に示す如くバス１３に
ＣＰＵ１４が接続される第３のシステム構成をとること
ができる。
上記第１．第２．第３のシステム構成夫々でＤＭＡコン
トローラ１２の内部動作を切換える必要があり、従来は
動作［−ド指定内の外部端子２ビツトをＤＭＡコントロ
ーラ１２に設け、ＤＭＡコントローラ１２を実装するプ
リント基板のボードによって上記外部端子２ビットに固
定のし一ド信号を供給することが考えられている。
トローラ１２の内部動作を切換える必要があり、従来は
動作［−ド指定内の外部端子２ビツトをＤＭＡコントロ
ーラ１２に設け、ＤＭＡコントローラ１２を実装するプ
リント基板のボードによって上記外部端子２ビットに固
定のし一ド信号を供給することが考えられている。
しかし、この場合には第１のシステム構成から第２又は
第３のシステム構成にシステムの拡張を行なう場合、Ｄ
Ｍ Ａコントローラ１２を実装するボードを交換づる
必要があり、単にバス１３又はバス１３とＣＰＵ１４を
実装したボードの追加だけではシステムを拡張できず、
システムの拡張性が悪いという問題点があった。
第３のシステム構成にシステムの拡張を行なう場合、Ｄ
Ｍ Ａコントローラ１２を実装するボードを交換づる
必要があり、単にバス１３又はバス１３とＣＰＵ１４を
実装したボードの追加だけではシステムを拡張できず、
システムの拡張性が悪いという問題点があった。
また、ＤＭＡコントローラ１２が複数チャネル構成の場
合、第１．第２のシステム構成では全チｔ！ネルをＣＰ
Ｕ１０で制御するが、第３のシステム構成では各チャネ
ルをＣＰＵ １０で制御するかＣＰＵ１４で制御するか
を指定しなければならず、この場合にも第３のシステム
構成に拡張するときにはＤＭＡコントローラ１２を実装
したボードを交換する必要があり、システムの拡張性が
悪いという問題があった。
合、第１．第２のシステム構成では全チｔ！ネルをＣＰ
Ｕ１０で制御するが、第３のシステム構成では各チャネ
ルをＣＰＵ １０で制御するかＣＰＵ１４で制御するか
を指定しなければならず、この場合にも第３のシステム
構成に拡張するときにはＤＭＡコントローラ１２を実装
したボードを交換する必要があり、システムの拡張性が
悪いという問題があった。
本発明は上記の点に鑑みてなされたもので、システムの
拡張性が向上するＤ Ｍ Ａコントローラを提供するこ
とを目的とする。
拡張性が向上するＤ Ｍ Ａコントローラを提供するこ
とを目的とする。
本発明のＤＭＡ：１ントローラは、単一バスのシステム
及び複数バスのシステム夫々でシステムの各バスに接続
され、システム構成に応じて動作し直接データ転送を行
なうＤＭＡコントローラにＪ３いて、 単一バス又は複数バスのシステムの所定の中央処理装置
（３１）からシステム構成を定義するバス定義データを
供給されて格納するバス定義レジスタ（９６）を有する
。
及び複数バスのシステム夫々でシステムの各バスに接続
され、システム構成に応じて動作し直接データ転送を行
なうＤＭＡコントローラにＪ３いて、 単一バス又は複数バスのシステムの所定の中央処理装置
（３１）からシステム構成を定義するバス定義データを
供給されて格納するバス定義レジスタ（９６）を有する
。
また、？！７故ヂャンネル人々で直接データ転送を行な
うＤＭＡコントローラにおいては、甲−バス又は複数バ
スのシステムの所定の中央処理￥ｆｉＦｔ（３１）から
システム構成を定義するバス定義データを供給されて格
納するバス定義レジスタ（９６）と、 所定の中央処理装置（３１）から複数バスのシステムで
複数チャネル夫々を制御する複数の中央処理ｖｔ置（３
１，４１）を定義するチャネルバス属性データを供給さ
れて格納するチャネルバス属性レジスタ（１０３）とを
有する。
うＤＭＡコントローラにおいては、甲−バス又は複数バ
スのシステムの所定の中央処理￥ｆｉＦｔ（３１）から
システム構成を定義するバス定義データを供給されて格
納するバス定義レジスタ（９６）と、 所定の中央処理装置（３１）から複数バスのシステムで
複数チャネル夫々を制御する複数の中央処理ｖｔ置（３
１，４１）を定義するチャネルバス属性データを供給さ
れて格納するチャネルバス属性レジスタ（１０３）とを
有する。
本発明において（、を所定の中央処理５Ａ置（３１）か
ら供給されるバス定義データをバス定義レジスタ（９６
）に格納し、このバス定義データによってＤＭＡロ］ン
トローラ仝体の動作が決定され、システムの拡張時には
バス定義データを変更するだ（）で良く、ＤＭＡコント
［１−ラを実装したボードを変更する必要がない。
ら供給されるバス定義データをバス定義レジスタ（９６
）に格納し、このバス定義データによってＤＭＡロ］ン
トローラ仝体の動作が決定され、システムの拡張時には
バス定義データを変更するだ（）で良く、ＤＭＡコント
［１−ラを実装したボードを変更する必要がない。
更に、所定の中央処理装置から供給されるｆＩ！ネルバ
ス属性データをチャネルバス属性レジスタ（１０３）に
格納し、このチャネルバス属刊データによって複数チャ
ネルの制御を行なう中央処理装置が決定され、シスｊム
拡張時にバス定義データと共にチャネルバス属性データ
を変更するだけで良く、ＤＭＡコントローラを実装した
ボードを変更する必要がない。
ス属性データをチャネルバス属性レジスタ（１０３）に
格納し、このチャネルバス属刊データによって複数チャ
ネルの制御を行なう中央処理装置が決定され、シスｊム
拡張時にバス定義データと共にチャネルバス属性データ
を変更するだけで良く、ＤＭＡコントローラを実装した
ボードを変更する必要がない。
第２図は本発明のＤＭＡコントローラを適用した各シス
テムの一実施例の構成図を示１゜第２図（Ａ）は第１の
システム構成でこのときのＤＭＡコントローラのモード
をローカル［−ドと呼ぶ。第２図（［３）は第２のシス
テム構成でこのときのＤＭＡ：１ントローラのモードを
リモートモードと呼ぶ。第２図（Ｃ）は第３のシステム
構成でこのときのＤＭＡコントローラのモードをサブチ
ャネルモードと呼ぶ。
テムの一実施例の構成図を示１゜第２図（Ａ）は第１の
システム構成でこのときのＤＭＡコントローラのモード
をローカル［−ドと呼ぶ。第２図（［３）は第２のシス
テム構成でこのときのＤＭＡ：１ントローラのモードを
リモートモードと呼ぶ。第２図（Ｃ）は第３のシステム
構成でこのときのＤＭＡコントローラのモードをサブチ
ャネルモードと呼ぶ。
第２図（Ｃ）において、バス３０はアドレスバス３０ａ
１データバス３０ｂ１コントロールバス３０Ｇより構成
されており、バス３０にはＣＰＵ３１、Ｉ１０インター
フェース３２、メモリ３３夫々が接続されている。同様
にバス４０はアドレスバス４０ａ１データバス４０ｂ、
コントロールバス４０Ｃより構成されてＪ３す、バス４
０にはＣＰＬＩ４１、Ｉ１０インターフェース４２、メ
モリ４３夫々が接続されている。
１データバス３０ｂ１コントロールバス３０Ｇより構成
されており、バス３０にはＣＰＵ３１、Ｉ１０インター
フェース３２、メモリ３３夫々が接続されている。同様
にバス４０はアドレスバス４０ａ１データバス４０ｂ、
コントロールバス４０Ｃより構成されてＪ３す、バス４
０にはＣＰＬＩ４１、Ｉ１０インターフェース４２、メ
モリ４３夫々が接続されている。
ＤＭＡ−１ントローラ５０は直接コントローラバス３０
Ｃ，／ＩＯＣと接続され、また双方向バッファ５１ａ、
５１ｂ夫々を介してアドレスバス３０ａ。
Ｃ，／ＩＯＣと接続され、また双方向バッファ５１ａ、
５１ｂ夫々を介してアドレスバス３０ａ。
４０ａ夫々と接続され、同様に双方向バッファ５２ａ、
５２ｂ夫々を介してデータバス３０ｂ。
５２ｂ夫々を介してデータバス３０ｂ。
４０ｂ夫々と接続されている。
バッフ？５２ａ、５２ｂは、端子ＥＮにＤ Ｍ Ａコン
ト［］−ラ５０よりバッフ？のオン／オフを切換えるコ
ントロール信号ＤＢＥＮ１．ＤＢＥＮ２夫々を供給され
、端子Ｔ／Ｒに信号の方向を切換えるコントロール信号
ＤＩＮ１．ＤＩＮ２を供給されている。これによって、
データバス３０ｂとＤＭＡコントローラ５０のデータ入
出力端子との間、又はデータバス４０ｂとＤＭＡコント
ローラ５０の入出力端子との間、又はデータバス３０ｂ
。
ト［］−ラ５０よりバッフ？のオン／オフを切換えるコ
ントロール信号ＤＢＥＮ１．ＤＢＥＮ２夫々を供給され
、端子Ｔ／Ｒに信号の方向を切換えるコントロール信号
ＤＩＮ１．ＤＩＮ２を供給されている。これによって、
データバス３０ｂとＤＭＡコントローラ５０のデータ入
出力端子との間、又はデータバス４０ｂとＤＭＡコント
ローラ５０の入出力端子との間、又はデータバス３０ｂ
。
４０ｂ間を接続することができる。
バッファ５１ａ、５１ｂ夫々も上記のバッファ５２ａ、
５２ｂとまったく同一の構成で、端子ＥＮにＤＭＡＩン
トローラ５０よりオン／Ａフを切換えるコントロール信
号ＡＢＥＮ１．ＡＢＥＮ２及び供給され、端子Ｔ／Ｒに
信号の方向を切換えるコントロール信号ＡｌＮ１．Ａｌ
Ｎ２を供給されている。上記のバッファ５１ａ、５１ｂ
。
５２ｂとまったく同一の構成で、端子ＥＮにＤＭＡＩン
トローラ５０よりオン／Ａフを切換えるコントロール信
号ＡＢＥＮ１．ＡＢＥＮ２及び供給され、端子Ｔ／Ｒに
信号の方向を切換えるコントロール信号ＡｌＮ１．Ａｌ
Ｎ２を供給されている。上記のバッファ５１ａ、５１ｂ
。
５２ａ、５２ｂはバスアイソレート用として設けられて
いる。
いる。
第２図（Ａ）の第１のシステム構成ではＤＭＡコントロ
ーラ５０はバス３０のＤＭＡ転送を行ない、バッファ５
１ａ、５２ａはバスドライブ用として設けられている。
ーラ５０はバス３０のＤＭＡ転送を行ない、バッファ５
１ａ、５２ａはバスドライブ用として設けられている。
第２図（［３）の第２のシステム構成ではＤＭＡコント
ローラ５０はバス４０のバス権を常時持ってＪ３す、バ
ッフｙ５１ａ、５２ａはバスアイソレート用でバッフ？
５１ｂ、５２１）はバスドライブ用として設けられてい
る。
ローラ５０はバス４０のバス権を常時持ってＪ３す、バ
ッフｙ５１ａ、５２ａはバスアイソレート用でバッフ？
５１ｂ、５２１）はバスドライブ用として設けられてい
る。
第１図はＤＭＡコントローラ５０の一実施例のブロック
図を示す。
図を示す。
同図中、転送要求制御部７０はＩ１０インターフェース
３２．４２、メモリ３３．３４夫々からコントロールバ
ス３０ｃ、４０ｃを経て端子７１に入来する転送要求信
号ＲＥＱＯ−ＲＥＱ３が供給される。転送要求制御部７
０は同時に複数の転送要求があっても予め決定された優
先順位に従って甲−の転送要求信号を選択して中央処理
部７２及び動作決定部７３に報告する。動作決定部７３
はこの報告に対して応答を行なう。
３２．４２、メモリ３３．３４夫々からコントロールバ
ス３０ｃ、４０ｃを経て端子７１に入来する転送要求信
号ＲＥＱＯ−ＲＥＱ３が供給される。転送要求制御部７
０は同時に複数の転送要求があっても予め決定された優
先順位に従って甲−の転送要求信号を選択して中央処理
部７２及び動作決定部７３に報告する。動作決定部７３
はこの報告に対して応答を行なう。
スレーブ制御部７４はＣＰＵ３１．４１夫々よりコント
ロールバス３０ｃ、４０ｃを経て端子７５．７６に入来
するブップセレクト信ＭＣ３１。
ロールバス３０ｃ、４０ｃを経て端子７５．７６に入来
するブップセレクト信ＭＣ３１。
Ｃ８２及び割込み要求応答信号１△ＣＫＩ。
［ＡＣＫ２夫々を供給される。チップセレクト信号はＣ
ＰＵ３１．４１夫々がＤＭＡコントローラ５０の内部レ
ジスタをアクセスするための信号であり、割込み要求応
答信号はＤＭＡコントローラ５０がＣＰＵ３１．４１夫
々に対する割込み要求を行なったときＣＰＵ３１： ４
１夫々が応答する信号である。スレーブ制御部７４は同
時にこれらの信号があっても予め決定された優先順序に
従って甲−の信号を選択して動作決定部７３に報告づる
。
ＰＵ３１．４１夫々がＤＭＡコントローラ５０の内部レ
ジスタをアクセスするための信号であり、割込み要求応
答信号はＤＭＡコントローラ５０がＣＰＵ３１．４１夫
々に対する割込み要求を行なったときＣＰＵ３１： ４
１夫々が応答する信号である。スレーブ制御部７４は同
時にこれらの信号があっても予め決定された優先順序に
従って甲−の信号を選択して動作決定部７３に報告づる
。
動作決定部７３はこの報告に対して応答を行なうととも
に、スレーブ制御部７４からの報告を中央処理部７２に
伝える。
に、スレーブ制御部７４からの報告を中央処理部７２に
伝える。
中央処理部７２はＤＭＡコントローラ５０全体の０３作
状態を管理しており、Ｃの動作状態及び動作要求は動作
決定部７３に報告される。中央処理部７２に内蔵された
レジスタ７７には転送のソースアドレス、ディスティネ
イションアドレス、ブロック＠等が格納される。
状態を管理しており、Ｃの動作状態及び動作要求は動作
決定部７３に報告される。中央処理部７２に内蔵された
レジスタ７７には転送のソースアドレス、ディスティネ
イションアドレス、ブロック＠等が格納される。
動作決定部７３は中央処理部７２よりバス権の要求があ
るとバス権制御部８０に指示を出す。これによってバス
制御部８０は端子８１よりＣＰＵ３１．４１夫々にバス
権要求信号トＩＲＥＱ１．１−ＩＲＥＱ２を供給する。
るとバス権制御部８０に指示を出す。これによってバス
制御部８０は端子８１よりＣＰＵ３１．４１夫々にバス
権要求信号トＩＲＥＱ１．１−ＩＲＥＱ２を供給する。
これに対してＣＰＵ３１゜４１夫々が出力するバス権要
求応答信号ＨＡ ＣＫ１、ＨＡＣＫ２夫々が端子８２よ
り入来し、バス権利Ｏ１１部８０は信号トＩＡＣＫ１．
１−ＩＡｃＫ２夫々の入来を動作決定部７３に報告し、
この報告は中央処理部７２まで伝えられる。
求応答信号ＨＡ ＣＫ１、ＨＡＣＫ２夫々が端子８２よ
り入来し、バス権利Ｏ１１部８０は信号トＩＡＣＫ１．
１−ＩＡｃＫ２夫々の入来を動作決定部７３に報告し、
この報告は中央処理部７２まで伝えられる。
端子制御部８３は端子８４にコントロールバス３０Ｇ、
４０ｃ夫々より入来するデータの害ぎ込み／読み出しの
完了を示すデータコンプリート信号ＤＣ１，２を供給さ
れ、これを動作決定部７３に報告りると共に、動作決定
部７３よりの指示で端子８４からデータコンプリート信
号ＤＣを出力する。また、同様にして端子８５より供給
されるリード／ライト信号Ｒ／Ｗ１．Ｒ／Ｗ２夫々を動
作決定部７３に報告すると共に、動作決定部７３の指示
により信号アドレスストローブ信号ＡＳＩ。
４０ｃ夫々より入来するデータの害ぎ込み／読み出しの
完了を示すデータコンプリート信号ＤＣ１，２を供給さ
れ、これを動作決定部７３に報告りると共に、動作決定
部７３よりの指示で端子８４からデータコンプリート信
号ＤＣを出力する。また、同様にして端子８５より供給
されるリード／ライト信号Ｒ／Ｗ１．Ｒ／Ｗ２夫々を動
作決定部７３に報告すると共に、動作決定部７３の指示
により信号アドレスストローブ信号ＡＳＩ。
ＡＳ２、データストローブ信号ＤＳＩ、ＤＳ２及びリー
ド／ライト信号Ｒ／Ｗ１．Ｒ／Ｗ２夫々を端子８５より
出力する。更に、動作決定部７３の指示により端子８６
からバッファ５１ａ〜５２ｂ夫々にコントロール信号Ａ
ｌＮ１．ＡｌＮ２．△ＢＥＮ１．ＡＢＥＮ２、ＤＩＮｌ
、ＤＩＮ２．ＤＢＥＮＩ、ＤＢＥＮ２を供給し、かつ端
子９４からデータ転送アクノリッジ信号ＡＣＫＯ〜３を
出力する。
ド／ライト信号Ｒ／Ｗ１．Ｒ／Ｗ２夫々を端子８５より
出力する。更に、動作決定部７３の指示により端子８６
からバッファ５１ａ〜５２ｂ夫々にコントロール信号Ａ
ｌＮ１．ＡｌＮ２．△ＢＥＮ１．ＡＢＥＮ２、ＤＩＮｌ
、ＤＩＮ２．ＤＢＥＮＩ、ＤＢＥＮ２を供給し、かつ端
子９４からデータ転送アクノリッジ信号ＡＣＫＯ〜３を
出力する。
人出力制御１部８７は動作決定部７３の指示によってバ
ッフｒ５１ａ、５１ｂから端子８８に入来するアドレス
を内部レジスタアクヒス時は内部アドレスバスを介して
ＤＭＡコント［１−ラ５０の内部レジスタに供給づると
共に、ＤＭＡ転送時には中央処理部７２からのアドレス
を端子８８からバッファ５１ａ、５１ｂ人々に供給する
。また、バッファ５２ａ、５２ｂから端子８９に入来す
るデータを内部レジメタライト時には内部データバスを
介してＤＭＡコントローラ５０の内部レジスタに供給し
、内部レジスタリード時にはＤＭＡコントローラ５０の
内部レジスタからのデータを端子８９からバツア５２ａ
、５２ｂに供給する。また、入出力制御部８７に内蔵さ
れたデータホールディングレジスタ９０にはアコアル転
送時の転送データが格納される。
ッフｒ５１ａ、５１ｂから端子８８に入来するアドレス
を内部レジスタアクヒス時は内部アドレスバスを介して
ＤＭＡコント［１−ラ５０の内部レジスタに供給づると
共に、ＤＭＡ転送時には中央処理部７２からのアドレス
を端子８８からバッファ５１ａ、５１ｂ人々に供給する
。また、バッファ５２ａ、５２ｂから端子８９に入来す
るデータを内部レジメタライト時には内部データバスを
介してＤＭＡコントローラ５０の内部レジスタに供給し
、内部レジスタリード時にはＤＭＡコントローラ５０の
内部レジスタからのデータを端子８９からバツア５２ａ
、５２ｂに供給する。また、入出力制御部８７に内蔵さ
れたデータホールディングレジスタ９０にはアコアル転
送時の転送データが格納される。
コミュニケーションレジスタ９１はＣＩ）ｔＪ３１゜４
１間の通信メツセージを格納する。
１間の通信メツセージを格納する。
割込制御部９２は中火処理部７２の指示により割込み要
求信号ＩＲＱ１．ＮヌＱ２人々を端子９３からＣＰＵ３
１．４１に供給する。
求信号ＩＲＱ１．ＮヌＱ２人々を端子９３からＣＰＵ３
１．４１に供給する。
バス構成決定部９５は内部アドレスバス及び内部データ
バスに接続されており、システムの電源投入時に例えば
ＣＰＵ３１からライトアクセスされて内蔵のバス定義レ
ジスタ（ＳＤＲ）９６にシステム構成を定＃！ｉ′？ｌ
るバス定義データが設定格納され、また内蔵のチャネル
バス属性レジスタ（ＣＡＲ）１０３に各ブｔネルをど（
７）ＣＰＵｒ制ｔｉｌするかを定義するチャネルバス属
性データが設定格納される。これはＣＰ Ｕ ３１より
チップセレクト化″Ｆ＋Ｃ８１をスレーブ制御部７４に
供給づることにより、スレーブ制御ｗ−ｔ４からバス構
成決定部９５にライト要求が供給されて行なわれる。バ
ス構成決定部９５は格納しているデータからローカルし
−ド、リモートモード、サブチャネルモード夫々を指示
するモード信号を１成し、また夫々が別々のデータ転送
を行なう４つのチャネルについて各チャネルを制００す
るのがＣＩ）Ｕ３１か４１かを指示するチャネルバス属
性信号を生成し、このモード信号及びチャネルバス属性
信号を中央処理部７２、動作決定部７３、バス権２１１
１１１１１ＰＩＸ８０、端子制御部８３人々に供給する
。
バスに接続されており、システムの電源投入時に例えば
ＣＰＵ３１からライトアクセスされて内蔵のバス定義レ
ジスタ（ＳＤＲ）９６にシステム構成を定＃！ｉ′？ｌ
るバス定義データが設定格納され、また内蔵のチャネル
バス属性レジスタ（ＣＡＲ）１０３に各ブｔネルをど（
７）ＣＰＵｒ制ｔｉｌするかを定義するチャネルバス属
性データが設定格納される。これはＣＰ Ｕ ３１より
チップセレクト化″Ｆ＋Ｃ８１をスレーブ制御部７４に
供給づることにより、スレーブ制御ｗ−ｔ４からバス構
成決定部９５にライト要求が供給されて行なわれる。バ
ス構成決定部９５は格納しているデータからローカルし
−ド、リモートモード、サブチャネルモード夫々を指示
するモード信号を１成し、また夫々が別々のデータ転送
を行なう４つのチャネルについて各チャネルを制００す
るのがＣＩ）Ｕ３１か４１かを指示するチャネルバス属
性信号を生成し、このモード信号及びチャネルバス属性
信号を中央処理部７２、動作決定部７３、バス権２１１
１１１１１ＰＩＸ８０、端子制御部８３人々に供給する
。
第３図はバス構成決定部９５のブロック図を示す。同図
中、デコーダ１００は端子１０１を介してスレーブ制御
部７４よりライト／リード要求信号が入来したとき内部
アドレスバス１０２から供給されるアドレスをデコード
して、ＢＤＲ９６、ＣＡＲ１０３夫々のライトイネーブ
ル信号及びリードイネーブル信号を生成する。
中、デコーダ１００は端子１０１を介してスレーブ制御
部７４よりライト／リード要求信号が入来したとき内部
アドレスバス１０２から供給されるアドレスをデコード
して、ＢＤＲ９６、ＣＡＲ１０３夫々のライトイネーブ
ル信号及びリードイネーブル信号を生成する。
ＢＤＲ９６はライトイネーブル信号を供給されると、内
部データバス１０４を介して例えばＣＰＵ３１より供給
される２ビツトのバス定義データを格納する。ＢＤＲ９
６は格納したデータを常時動作モード決定回路１０５に
供給し、またデコーダ１００よりリードイネーブル信号
を供給されたとぎ格納したデータを内部データパスコ０
４に供給する。
部データバス１０４を介して例えばＣＰＵ３１より供給
される２ビツトのバス定義データを格納する。ＢＤＲ９
６は格納したデータを常時動作モード決定回路１０５に
供給し、またデコーダ１００よりリードイネーブル信号
を供給されたとぎ格納したデータを内部データパスコ０
４に供給する。
ＣＡＲ１０３はライトイネーブル信号を供給されると、
内部データバス１０４を介して例えばＣＰＵ３１より供
給される４ビツトのチャネルバス属性データを格納する
。このチャネルバス属性データはＤＭＡコントローラ５
０内で互いに独立してデータ転送動作を行なう４つのチ
ャネル夫々がＣＰＵ３１．４１のいずれによって制御さ
れるかを指示するデータで１ビツトが１チヤネルに対応
して、各ビットは９０９がＣ［）（）３ｉ−ｃ” ｉ
’がＣＰＵ４１に対応することを示しており、Ｂ ｔ）
Ｒ９６の設定と略同０！＋１．：ＣＡＲ１０３に格納
される。
内部データバス１０４を介して例えばＣＰＵ３１より供
給される４ビツトのチャネルバス属性データを格納する
。このチャネルバス属性データはＤＭＡコントローラ５
０内で互いに独立してデータ転送動作を行なう４つのチ
ャネル夫々がＣＰＵ３１．４１のいずれによって制御さ
れるかを指示するデータで１ビツトが１チヤネルに対応
して、各ビットは９０９がＣ［）（）３ｉ−ｃ” ｉ
’がＣＰＵ４１に対応することを示しており、Ｂ ｔ）
Ｒ９６の設定と略同０！＋１．：ＣＡＲ１０３に格納
される。
ＣＡＲ１０３は格納したデータを常時アンド回路１０６
に供給し、またデコーダ１００よりリードイネーブル信
号を供給されたとき格納したデータを内部データバス１
０４に供給する。
に供給し、またデコーダ１００よりリードイネーブル信
号を供給されたとき格納したデータを内部データバス１
０４に供給する。
動作モード決定回路１０５はＢＤＲ９６よりのデータを
デコードして〔ｌ−カルモード、リモートモード、サブ
チャネルモード夫々を指示するモード信号を生成して、
これらを夫々端子１０７ 。
デコードして〔ｌ−カルモード、リモートモード、サブ
チャネルモード夫々を指示するモード信号を生成して、
これらを夫々端子１０７ 。
１０８．１０９から出力する。また端子１０９から出ツ
ノされる値ｖ１ｖでリブブヤネルモードを指示するＬ−
ド信号はアンド回路１０６に供給される。
ノされる値ｖ１ｖでリブブヤネルモードを指示するＬ−
ド信号はアンド回路１０６に供給される。
アンド回路１０６は４ビツト構成であり、４ナブチヤネ
ルモードのときだけＣＡＲ１０３の出力ηる４ビツトの
データをチャネルバス属性信号として端子１１０より出
力する。ローカルセード及びリモートモードではチャネ
ルバス属性信号は４ビツト全てがＶ ＯＷとなり、全チ
ャネルがＣＰＵ３１により１ｉｌｌｌＤされることを示
す。
ルモードのときだけＣＡＲ１０３の出力ηる４ビツトの
データをチャネルバス属性信号として端子１１０より出
力する。ローカルセード及びリモートモードではチャネ
ルバス属性信号は４ビツト全てがＶ ＯＷとなり、全チ
ャネルがＣＰＵ３１により１ｉｌｌｌＤされることを示
す。
ここで、例えばＣＰＵ３ｉからＤＭＡコントローラ５０
のＢＤＲ９６、ＣＡＲ１０３をアクセスするスレーブ動
作について説明する。
のＢＤＲ９６、ＣＡＲ１０３をアクセスするスレーブ動
作について説明する。
ＤＭＡコントローラ５０には第４図（Ａ）に示すりＯツ
クＣＬＫが供給されている。リード時に１よ、ＣＰＵ３
１から同図ＬＪ）に示すＬレベルのチップセレクト信号
Ｃ８１を供給されてＤ Ｍ Ａコントローラ５０はスレ
ーブモードどなり、サイクルＴｓ＋で同図（Ｂ）、（Ｃ
）に示すコントロール信号へＢＥＮ１．ＡｌＮ１をＬレ
ベルとしてＣＰＵ３１からの同図（Ｆ）に示すアドレス
を取り込む。また同図（Ｇ）に示すＨレベルのリード／
ライト信号Ｒ／Ｗ１によってサイクルＴＳ４で同図（Ｄ
）に示すコントロール信号ＤＢＥＮＩをＬレベルとする
（信号ＤＩＮＩは同図（Ｅ）の如くＨレベル）。これに
よって例えばＢＤＲ９６から読み出された同図（Ｈ）に
示すデータが出力され、更に同図（１）に示すデータコ
ンプリート信号ＤＣ１が出力される。
クＣＬＫが供給されている。リード時に１よ、ＣＰＵ３
１から同図ＬＪ）に示すＬレベルのチップセレクト信号
Ｃ８１を供給されてＤ Ｍ Ａコントローラ５０はスレ
ーブモードどなり、サイクルＴｓ＋で同図（Ｂ）、（Ｃ
）に示すコントロール信号へＢＥＮ１．ＡｌＮ１をＬレ
ベルとしてＣＰＵ３１からの同図（Ｆ）に示すアドレス
を取り込む。また同図（Ｇ）に示すＨレベルのリード／
ライト信号Ｒ／Ｗ１によってサイクルＴＳ４で同図（Ｄ
）に示すコントロール信号ＤＢＥＮＩをＬレベルとする
（信号ＤＩＮＩは同図（Ｅ）の如くＨレベル）。これに
よって例えばＢＤＲ９６から読み出された同図（Ｈ）に
示すデータが出力され、更に同図（１）に示すデータコ
ンプリート信号ＤＣ１が出力される。
ライト時には同図（Ｋ）〜（Ｓ）に示す如く、Ｌレベル
のり一ド／シイト信号Ｒ／Ｗｌによってコントロール信
号ＤＢＥＮ１．ＤＩＮ１人々がＬレベルとなり、例えば
ＢＤＲ９６にＣｒ’Ｕ３１より供給されたバス構成定義
用のデータが書き込まれ、データコンプリート信号ＤＣ
Ｉが出力される。
のり一ド／シイト信号Ｒ／Ｗｌによってコントロール信
号ＤＢＥＮ１．ＤＩＮ１人々がＬレベルとなり、例えば
ＢＤＲ９６にＣｒ’Ｕ３１より供給されたバス構成定義
用のデータが書き込まれ、データコンプリート信号ＤＣ
Ｉが出力される。
ところで、ｆｆ１５図に示すシステムラック１２０で、
ボード１２１にＤＭＡコントローラ５０が実装され、ボ
ード１２１より右方の空間１２０ａのスロットにＣＰ
ｔＪ ３１、Ｉ１０インターフェース３２、メモリ３３
、バッファ５１ａ、５２ａが実装されたボードが挿入さ
れ、これらのボードｔよバックブレーン１２２によりボ
ード１２１と接続される。つまり第１のシステム構成は
空間１２０ａだけで構成される。
ボード１２１にＤＭＡコントローラ５０が実装され、ボ
ード１２１より右方の空間１２０ａのスロットにＣＰ
ｔＪ ３１、Ｉ１０インターフェース３２、メモリ３３
、バッファ５１ａ、５２ａが実装されたボードが挿入さ
れ、これらのボードｔよバックブレーン１２２によりボ
ード１２１と接続される。つまり第１のシステム構成は
空間１２０ａだけで構成される。
この後、第２のシステム構成に拡張する場合にはボード
１２１より左方の空間１２０ｂのスロワ１−に１１０イ
ンターフエース４２、メモリ４３、バッフ７５１ｂ、５
２ｂが実装されたボードを挿入し、更に第３のシステム
構成に拡張する場合には空間１２０ｂのスロットに更に
ＣＰＵ４１が実装されたボードを挿入する。
１２１より左方の空間１２０ｂのスロワ１−に１１０イ
ンターフエース４２、メモリ４３、バッフ７５１ｂ、５
２ｂが実装されたボードを挿入し、更に第３のシステム
構成に拡張する場合には空間１２０ｂのスロットに更に
ＣＰＵ４１が実装されたボードを挿入する。
この第１のシステム構成から第２のシステ構成への拡張
時にはボードの追加と共に、ＣＰＬＩ３１が［）ＭＡコ
ントローラ５０に設定するバス定にデータを変更するだ
けで良く、第１又は第２のシステム構成から第３のシス
テム構成への拡張時にはボードの追加と共にバス定義デ
ータ及びチャネルバス属性データを変更するだけで良く
、ＤＭＡコントローラ５０が実装されたボード１２１を
交換する必要はなく、システムの拡張性が向トする。
時にはボードの追加と共に、ＣＰＬＩ３１が［）ＭＡコ
ントローラ５０に設定するバス定にデータを変更するだ
けで良く、第１又は第２のシステム構成から第３のシス
テム構成への拡張時にはボードの追加と共にバス定義デ
ータ及びチャネルバス属性データを変更するだけで良く
、ＤＭＡコントローラ５０が実装されたボード１２１を
交換する必要はなく、システムの拡張性が向トする。
上述の如く、本発明のＤＭＡコントローラによれば、第
１のシステム構成から第２のシステム構成、第３のシス
テム構成とシステムの拡張を行なうとき、ＤＭＡコント
ローラを実装したボードを交換する必要がなく、システ
ムの拡張性が向上し、実ＩＩ−トきわめて有用である。
１のシステム構成から第２のシステム構成、第３のシス
テム構成とシステムの拡張を行なうとき、ＤＭＡコント
ローラを実装したボードを交換する必要がなく、システ
ムの拡張性が向上し、実ＩＩ−トきわめて有用である。
第１図は本発明のＤＭＡコントローラの一実筋例のブ［
ｌツク図、 第２図は本発明コントローラを適用した各システムの一
実施例の構成図、 第３図はバス構成決定部のブロック図、第４図はＢＤＲ
，ＣＡＲのリード、ライト時の信号波形図、 第５図は本発明のコントローラを適用したシステムのシ
ステムラックを示す図、 第６図はシステム構成の各例を示Ｊ図である。 図において、 ３０．４０はバス、 ３１．４１はｃｐｕ。 ３２．４２はＩ１０インターフェース、３３．４３はメ
モリ、 ５０はＤＭＡコントローラ、 ５１ａ、５１ｂ、５２ａ、５２ｂはバッファ、７０は転
送要求制御部、 ７２は中央処理部、 ７３は動作決定部、 ７４はスレーブ制御部、 ７７はレジスタ、 ８０はバス格制御部、 ８３ ＋、ｉ端子シ１１郊部、 ８７は入出力制御部、 ９１は］ミーＬニケーションレジスタ、９２は７１１１
込み制御部、 ９５はバス構成決定部、 ９６はバス定義レジスタ（ＢＤＲ）、 １０３はブ℃！ネルバス属着レジスタ（ＣＡＲ）を示す
。 特許出願人 富 士 通 株式会社 同 富士通マイコンシスｊムズ株式会社代 理
人 弁理士 伊 東 忠 彦杢肩シ明コ斗
ローラΣ淋また各システム°七１べ図第２図（マ／）２
） バスタへ゛伏友邪のブーツ７図 第３因 ／１２２ ＭｊｙＴ；４のコシ＋ローラ哀困いたシζジ４のシくテ
４う・ンハ牙ごすｆａ第５図 （Ｃ） シくナム卒耘ｆ）褐諒ＰＩｌε゛ホＴ習第６図
ｌツク図、 第２図は本発明コントローラを適用した各システムの一
実施例の構成図、 第３図はバス構成決定部のブロック図、第４図はＢＤＲ
，ＣＡＲのリード、ライト時の信号波形図、 第５図は本発明のコントローラを適用したシステムのシ
ステムラックを示す図、 第６図はシステム構成の各例を示Ｊ図である。 図において、 ３０．４０はバス、 ３１．４１はｃｐｕ。 ３２．４２はＩ１０インターフェース、３３．４３はメ
モリ、 ５０はＤＭＡコントローラ、 ５１ａ、５１ｂ、５２ａ、５２ｂはバッファ、７０は転
送要求制御部、 ７２は中央処理部、 ７３は動作決定部、 ７４はスレーブ制御部、 ７７はレジスタ、 ８０はバス格制御部、 ８３ ＋、ｉ端子シ１１郊部、 ８７は入出力制御部、 ９１は］ミーＬニケーションレジスタ、９２は７１１１
込み制御部、 ９５はバス構成決定部、 ９６はバス定義レジスタ（ＢＤＲ）、 １０３はブ℃！ネルバス属着レジスタ（ＣＡＲ）を示す
。 特許出願人 富 士 通 株式会社 同 富士通マイコンシスｊムズ株式会社代 理
人 弁理士 伊 東 忠 彦杢肩シ明コ斗
ローラΣ淋また各システム°七１べ図第２図（マ／）２
） バスタへ゛伏友邪のブーツ７図 第３因 ／１２２ ＭｊｙＴ；４のコシ＋ローラ哀困いたシζジ４のシくテ
４う・ンハ牙ごすｆａ第５図 （Ｃ） シくナム卒耘ｆ）褐諒ＰＩｌε゛ホＴ習第６図
Claims (2)
- （１）単一バスのシステム又は複数バスのシステム夫々
でシステムの各バスに接続され、システム構成に応じて
動作し直接データ転送を行なうＤＭＡコントローラにお
いて、 該単一バス又は複数バスのシステムの所定の中央処理装
置（３１）からシステム構成を定義するバス定義データ
を供給されて格納するバス定義レジスタ（９６）を有し
、 該バス定義レジスタ（９６）からのバス定義データに応
じてＤＭＡコントローラ全体の動作を決定し該システム
構成に対応させることを有することを特徴とするＤＭＡ
コントローラ。 - （２）単一バスのシステム又は複数バスのシステム夫々
でシステムの各バスに接続され、システム構成に応じて
動作し複数チャネル夫々で直接データ転送を行なうＤＭ
Ａコントローラにおいて、該単一バス又は複数バスのシ
ステムの所定の中央処理装置（３１）からシステム構成
を定義するバス定義データを供給されて格納するバス定
義レジスタ（９６）と、 該所定の中央処理装置（３１）から複数バスのシステム
で該複数チャネル夫々を制御する複数の中央処理装置（
３１、４１）を定義するチャネルバス属性データを供給
されて格納するチャネルバス属性レジスタ（１０３）と
を有し、 該バス定義レジスタ（９６）からのバス定義データに応
じてＤＭＡコントローラ全体の動作を決定し該システム
構成に対応させると共に、かつ該チャネルバス属性レジ
スタ（１０３）からのチャネルバス属性データに応じて
該複数チャネルの制御を決定させることを特徴とするＤ
ＭＡコントローラ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055900A JPH01229353A (ja) | 1988-03-09 | 1988-03-09 | Ｄｍａコントローラ |
| EP89102869A EP0330110B1 (en) | 1988-02-25 | 1989-02-21 | Direct memory access controller |
| KR1019890002249A KR910010137B1 (ko) | 1988-02-25 | 1989-02-25 | 다이렉트 메모리 액세스 제어장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055900A JPH01229353A (ja) | 1988-03-09 | 1988-03-09 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01229353A true JPH01229353A (ja) | 1989-09-13 |
Family
ID=13011990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63055900A Pending JPH01229353A (ja) | 1988-02-25 | 1988-03-09 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01229353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563222B1 (ko) * | 1997-04-30 | 2006-03-22 | 에이알엠 리미티드 | 메모리 액세스 보호 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175962A (ja) * | 1987-01-16 | 1988-07-20 | Hitachi Ltd | 直接メモリアクセス制御装置とマルチマイクロコンピュータシステム内におけるデータ転送方法 |
-
1988
- 1988-03-09 JP JP63055900A patent/JPH01229353A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175962A (ja) * | 1987-01-16 | 1988-07-20 | Hitachi Ltd | 直接メモリアクセス制御装置とマルチマイクロコンピュータシステム内におけるデータ転送方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563222B1 (ko) * | 1997-04-30 | 2006-03-22 | 에이알엠 리미티드 | 메모리 액세스 보호 |
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