JPH0293970A - マルチプロセサシステム - Google Patents
マルチプロセサシステムInfo
- Publication number
- JPH0293970A JPH0293970A JP63247943A JP24794388A JPH0293970A JP H0293970 A JPH0293970 A JP H0293970A JP 63247943 A JP63247943 A JP 63247943A JP 24794388 A JP24794388 A JP 24794388A JP H0293970 A JPH0293970 A JP H0293970A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- bus
- circuit
- processor
- receiving
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 7
- 230000002950 deficient Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
Landscapes
- Multi Processors (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は複数のプロセサがバスで接続されているマルチ
プロセサシステムに関する。
プロセサシステムに関する。
従来、この種のマルチプロセサシステムは、自プロセサ
にバス上のフレームを破壊する障害があっても検出する
ことができなかった。
にバス上のフレームを破壊する障害があっても検出する
ことができなかった。
［発明が解決しようとする問題点］
上述した従来のマルチプロセサシステムは、自プロセサ
にバス上のフレームを破壊する障害があっても検出する
ことができないので、障害となったプロセサによりフレ
ームが破壊され続はバスの使用が不可能になり、他プロ
セサに悪影響を及ぼすという欠点がある。
にバス上のフレームを破壊する障害があっても検出する
ことができないので、障害となったプロセサによりフレ
ームが破壊され続はバスの使用が不可能になり、他プロ
セサに悪影響を及ぼすという欠点がある。
（課題を解決するための手段）
本発明のマルチプロセサシステムは、バス上を流れる全
てのフレームを受信して自分宛のフレームであれば信号
に従った処理をし、他プロセサ宛のフレームであれば処
理をせず再びバスへ送信する、各プロセサのフレーム送
受信回路部に、受信フレーム読み取り回路と、バスへの
送信フレームを読み取る送信フレーム読み取り回路と、
前記受信フレーム読み取り回路によって読み取った結果
と送信フレーム読み取り回路によって読み取った結果が
同じであるかを比較する比較回路と、比較回路による比
較結果が違う場合、当該プロセサをバスに対してバイパ
ス状態としてバスからの受信フレームを送受信回路部を
通さずに再びバスへ送信する制御をするバイパス制御回
路とを有している。
てのフレームを受信して自分宛のフレームであれば信号
に従った処理をし、他プロセサ宛のフレームであれば処
理をせず再びバスへ送信する、各プロセサのフレーム送
受信回路部に、受信フレーム読み取り回路と、バスへの
送信フレームを読み取る送信フレーム読み取り回路と、
前記受信フレーム読み取り回路によって読み取った結果
と送信フレーム読み取り回路によって読み取った結果が
同じであるかを比較する比較回路と、比較回路による比
較結果が違う場合、当該プロセサをバスに対してバイパ
ス状態としてバスからの受信フレームを送受信回路部を
通さずに再びバスへ送信する制御をするバイパス制御回
路とを有している。
したがって、障害となったプロセサによりフレームが破
壊され続はバスの使用が不可能になり、他プロセサに悪
影響を及ぼすことがなくなる。
壊され続はバスの使用が不可能になり、他プロセサに悪
影響を及ぼすことがなくなる。
ｒ実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第２図は本発明のマルチプロセサシステムの一実施例の
ブロック図、第１図は第２図中の各プロセサ１〜３の構
成図である。
ブロック図、第１図は第２図中の各プロセサ１〜３の構
成図である。
本マルチプロセサシステムは、３つのプロセサ１．２．
３がバス４に接続されて構成されている。
３がバス４に接続されて構成されている。
プロセサ１〜３は、バス４上を流れる全てのフレームを
受信して自分宛のフレームであれば信号に従った処理を
し、他プロセサ宛のフレームであれば処理をせず再びバ
ス４へ送信するフレーム送受信回路部６と、受信フレー
ム読み取り回路５と、バス４への送信フレームを読み取
る送信フレーム読み取り回路７と、受信フレーム読み取
り回路５によって読み取った結果と送信フレーム読み取
り回路７によって読み取った結果が同じであるかを比較
する比較回路８と、比較回路８による比較結果が違う場
合、当該プロセサをバス４に対してバイパス状態として
バス４からの受信フレームを送受信回路部６を通さずに
再びバス４へ送信する制御をするバイパス制御回路９と
を有している。
受信して自分宛のフレームであれば信号に従った処理を
し、他プロセサ宛のフレームであれば処理をせず再びバ
ス４へ送信するフレーム送受信回路部６と、受信フレー
ム読み取り回路５と、バス４への送信フレームを読み取
る送信フレーム読み取り回路７と、受信フレーム読み取
り回路５によって読み取った結果と送信フレーム読み取
り回路７によって読み取った結果が同じであるかを比較
する比較回路８と、比較回路８による比較結果が違う場
合、当該プロセサをバス４に対してバイパス状態として
バス４からの受信フレームを送受信回路部６を通さずに
再びバス４へ送信する制御をするバイパス制御回路９と
を有している。
次に、本実施例の動作を、プロセサ１からのプロセサ３
へのフレームをプロセサ２が受信した場合について説明
する。
へのフレームをプロセサ２が受信した場合について説明
する。
バス４から受信したフレームは受信フレーム読み取り回
路５によって受信フレーム内容が読み取られる。送受信
回路部６で自分宛のフレームでないと判断されると、次
にフレームは送信フレーム読み取り回路７によって送信
フレーム内容を読み取る。そして比較回路８は受信フレ
ーム読み取り回路５と送信フレーム読み取り回路７で読
み取ったフレームが同じであるか比較する。比較結果が
同じ場合、通常通りフレームをバス４へ送信するが、違
う場合、比較回路８がフレームの送信を停止し、バイパ
ス制御回路９に以後受信したフレームをバイパスｌＯで
迂回するように指示する。後者の場合、それ以後バス４
から受信したフレームはバイパスｌＯを経由してバス４
へ送信される。
路５によって受信フレーム内容が読み取られる。送受信
回路部６で自分宛のフレームでないと判断されると、次
にフレームは送信フレーム読み取り回路７によって送信
フレーム内容を読み取る。そして比較回路８は受信フレ
ーム読み取り回路５と送信フレーム読み取り回路７で読
み取ったフレームが同じであるか比較する。比較結果が
同じ場合、通常通りフレームをバス４へ送信するが、違
う場合、比較回路８がフレームの送信を停止し、バイパ
ス制御回路９に以後受信したフレームをバイパスｌＯで
迂回するように指示する。後者の場合、それ以後バス４
から受信したフレームはバイパスｌＯを経由してバス４
へ送信される。
以上説明したように本発明は、複数のプロセサがバスで
接続されているマルチプロセサシステムにおいて、バス
上を流れる全てのフレームを受信して自分宛のフレーム
であれば信号に従った処理をし、他プロセサ宛のフレー
ムであれば処理なせず再びバスへ送信するような各プロ
セサのバスからのフレーム送受信回路部に、受信フレー
ム読み取り回路と、バスへの送信フレームを読み取る送
信フレーム読み取り回路と、前記受信フレーム読み取り
回路によって読み取った結果と送信フレーム読み取り回
路によって読み取った結果が同じであるかを比較する比
較回路と、比較回路による比較結果が違う場合、当該プ
ロセサをバスに対してバイパス状態としてバスからの受
信フレームを送受信回路部を通さずに再びバスへ送信す
る制御をするバイパス制御回路とを具備することにより
、障害となったプロセサをバイパスで迂回しフレームが
破壊されることなく、バスが使用不可になったり、他プ
ロセサに悪影響を及ぼすことを防ぐ効果がある。
接続されているマルチプロセサシステムにおいて、バス
上を流れる全てのフレームを受信して自分宛のフレーム
であれば信号に従った処理をし、他プロセサ宛のフレー
ムであれば処理なせず再びバスへ送信するような各プロ
セサのバスからのフレーム送受信回路部に、受信フレー
ム読み取り回路と、バスへの送信フレームを読み取る送
信フレーム読み取り回路と、前記受信フレーム読み取り
回路によって読み取った結果と送信フレーム読み取り回
路によって読み取った結果が同じであるかを比較する比
較回路と、比較回路による比較結果が違う場合、当該プ
ロセサをバスに対してバイパス状態としてバスからの受
信フレームを送受信回路部を通さずに再びバスへ送信す
る制御をするバイパス制御回路とを具備することにより
、障害となったプロセサをバイパスで迂回しフレームが
破壊されることなく、バスが使用不可になったり、他プ
ロセサに悪影響を及ぼすことを防ぐ効果がある。
第１図は第２図中のプロセサ１〜３の構成図、第２図は
本発明のマルチプロセサシステムの一実施例の構成図で
ある。 １〜３・・・プロセサ、 ４・・・バス、 ５・・・受信フレーム読み取り回路、 ６・・・送受信回路部、 ７・・・送信フレーム読み取り回路、 ８・・・比較回路、 ９・・・バイパス制御回路、 １０・・・バイパス。
本発明のマルチプロセサシステムの一実施例の構成図で
ある。 １〜３・・・プロセサ、 ４・・・バス、 ５・・・受信フレーム読み取り回路、 ６・・・送受信回路部、 ７・・・送信フレーム読み取り回路、 ８・・・比較回路、 ９・・・バイパス制御回路、 １０・・・バイパス。
Claims (1)
- 【特許請求の範囲】 １、複数のプロセサがバスで接続されているマルチプロ
セサシステムにおいて、 バス上を流れる全てのフレームを受信して自分宛のフレ
ームであれば信号に従った処理をし、他プロセサ宛のフ
レームであれば処理をせず再びバスへ送信する、各プロ
セサのフレーム送受信回路部に、受信フレーム読み取り
回路と、バスへの送信フレームを読み取る送信フレーム
読み取り回路と、前記受信フレーム読み取り回路によっ
て読み取った結果と送信フレーム読み取り回路によって
読み取った結果が同じであるかを比較する比較回路と、
比較回路による比較結果が違う場合、当該プロセサをバ
スに対してバイパス状態としてバスからの受信フレーム
を送受信回路部を通さずに再びバスへ送信する制御をす
るバイパス制御回路とを有することを特徴とするマルチ
プロセサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247943A JPH0293970A (ja) | 1988-09-30 | 1988-09-30 | マルチプロセサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247943A JPH0293970A (ja) | 1988-09-30 | 1988-09-30 | マルチプロセサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0293970A true JPH0293970A (ja) | 1990-04-04 |
Family
ID=17170858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63247943A Pending JPH0293970A (ja) | 1988-09-30 | 1988-09-30 | マルチプロセサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0293970A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778122A (ja) * | 1993-06-23 | 1995-03-20 | Koninkl Ptt Nederland Nv | 第１プロセッサー、メモリーおよび周辺回路からなるプロセッサー回路、および該プロセッサー回路と第２プロセッサーからなるシステム |
| JPH07321838A (ja) * | 1994-05-26 | 1995-12-08 | Nec Corp | バス障害時の障害箇所特定方式 |
| WO2004003773A1 (ja) * | 2002-06-28 | 2004-01-08 | Mitsubishi Denki Kabushiki Kaisha | 識別符号付与装置及び方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193054A (ja) * | 1984-03-14 | 1985-10-01 | Nec Corp | コマンドチエツク方式 |
| JPS6292064A (ja) * | 1985-10-18 | 1987-04-27 | Hitachi Ltd | 並列処理計算機 |
| JPS62180456A (ja) * | 1986-02-03 | 1987-08-07 | Nippon Telegr & Teleph Corp <Ntt> | 並列計算機の信号バイパス方式 |
-
1988
- 1988-09-30 JP JP63247943A patent/JPH0293970A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193054A (ja) * | 1984-03-14 | 1985-10-01 | Nec Corp | コマンドチエツク方式 |
| JPS6292064A (ja) * | 1985-10-18 | 1987-04-27 | Hitachi Ltd | 並列処理計算機 |
| JPS62180456A (ja) * | 1986-02-03 | 1987-08-07 | Nippon Telegr & Teleph Corp <Ntt> | 並列計算機の信号バイパス方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778122A (ja) * | 1993-06-23 | 1995-03-20 | Koninkl Ptt Nederland Nv | 第１プロセッサー、メモリーおよび周辺回路からなるプロセッサー回路、および該プロセッサー回路と第２プロセッサーからなるシステム |
| JPH07321838A (ja) * | 1994-05-26 | 1995-12-08 | Nec Corp | バス障害時の障害箇所特定方式 |
| WO2004003773A1 (ja) * | 2002-06-28 | 2004-01-08 | Mitsubishi Denki Kabushiki Kaisha | 識別符号付与装置及び方法 |
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