JPH02206856A - アドレス転送エラーの検出方法及び装置 - Google Patents
アドレス転送エラーの検出方法及び装置Info
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- JPH02206856A JPH02206856A JP1166502A JP16650289A JPH02206856A JP H02206856 A JPH02206856 A JP H02206856A JP 1166502 A JP1166502 A JP 1166502A JP 16650289 A JP16650289 A JP 16650289A JP H02206856 A JPH02206856 A JP H02206856A
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- 238000012546 transfer Methods 0.000 title claims abstract description 55
- 238000000034 method Methods 0.000 title claims description 20
- 230000007547 defect Effects 0.000 claims abstract description 23
- 230000004044 response Effects 0.000 claims abstract description 14
- 238000012544 monitoring process Methods 0.000 claims description 7
- 230000002401 inhibitory effect Effects 0.000 claims 4
- 230000005764 inhibitory process Effects 0.000 claims 4
- 239000002131 composite material Substances 0.000 claims 2
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1016—Error in accessing a memory location, i.e. addressing error
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタルコンピュータメモリアドレスの選択
に係り、より詳細には、コンピュータメモリのアドレス
制御器とそれに関連したメモリアドレス受信器との間で
行なわれるコンピュータメモリのアドレス転送のエラー
を検出するための方法及び装置にかかる。
に係り、より詳細には、コンピュータメモリのアドレス
制御器とそれに関連したメモリアドレス受信器との間で
行なわれるコンピュータメモリのアドレス転送のエラー
を検出するための方法及び装置にかかる。
従来の技術
メモリシステムのデータ転送を行なうデジタルコンピュ
ータシステムにおいては、アドレス及びアドレスパリテ
ィ−データが適切に転送されることを確かめると共に、
アドレスのソースからアドレスの行き先へとアドレスを
転送した後にアドレスデータエラーを検出するために、
アドレスの転送を監視することが強く要望される。
ータシステムにおいては、アドレス及びアドレスパリテ
ィ−データが適切に転送されることを確かめると共に、
アドレスのソースからアドレスの行き先へとアドレスを
転送した後にアドレスデータエラーを検出するために、
アドレスの転送を監視することが強く要望される。
メモリシステム間でのアドレス転送の欠陥を検出する従
来の方法は、アドレスの行き先からアドレスのソースへ
レベル感知エラー信号を転送する段階を含む。しかしな
がら、このようなレベル感知エラー信号検出システムは
、欠陥アドレス転送しか指示せず、欠陥アドレス転送の
ソースとしてアドレス信号エラーを区別することができ
ない。
来の方法は、アドレスの行き先からアドレスのソースへ
レベル感知エラー信号を転送する段階を含む。しかしな
がら、このようなレベル感知エラー信号検出システムは
、欠陥アドレス転送しか指示せず、欠陥アドレス転送の
ソースとしてアドレス信号エラーを区別することができ
ない。
簡単なレベル感知エラー信号システムは、アドレス信号
自体を監視する段階を含むものではない。というのは、
これらの信号は、一般に、ペースクロックに同期された
多相フォーマットを含むからである。このような多相フ
ォーマットにおいてアドレス制御信号のエラーを検出す
るためには、エラー検出向路とアドレス制御信号との間
で複雑で且つ経費のかかる同期動作を必要とするからで
ある。というのは、それらが位相感知式のものだからで
ある。従って、アドレス制御信号エラーを指示するよう
な簡単なアドレス転送エラー検出プロセスが強く要望さ
れる。
自体を監視する段階を含むものではない。というのは、
これらの信号は、一般に、ペースクロックに同期された
多相フォーマットを含むからである。このような多相フ
ォーマットにおいてアドレス制御信号のエラーを検出す
るためには、エラー検出向路とアドレス制御信号との間
で複雑で且つ経費のかかる同期動作を必要とするからで
ある。というのは、それらが位相感知式のものだからで
ある。従って、アドレス制御信号エラーを指示するよう
な簡単なアドレス転送エラー検出プロセスが強く要望さ
れる。
発明の構成
本発明は、メモリユニットアドレス制御器と少なくとも
１つのメモリユニットアドレス受信器との間のアドレス
信号エラーによるアドレス転送欠陥をアドレスパリティ
−トグル状態信号によって識別するものである。アドレ
ス受信器は、アドレス制御器から受は取ったアドレスに
応答してパリティ−ビットを発生し、この発生されたパ
リティ−ビットを、アドレス制御器からのアドレス制御
信号と共に送信されたパリティ−ビットと比較する。受
信器で発生されたパリティ−ビットと受は取ったパリテ
ィ−ビットとが同じである場合には、アドレス制御器へ
返送されるアドレスパリティ−トグル信号が状態を変え
ることができる。しかしながら、発生されたパリティ−
ビットと受は取ったパリティ−ビットとの相違が受信器
において検出された場合には、受信器はアドレスパリテ
ィ−トグル信号の状態を変えず、これにより、アドレス
制御信号のエラーによってアドレス転送欠陥が生じたこ
とをアドレス制御器に指示する。
１つのメモリユニットアドレス受信器との間のアドレス
信号エラーによるアドレス転送欠陥をアドレスパリティ
−トグル状態信号によって識別するものである。アドレ
ス受信器は、アドレス制御器から受は取ったアドレスに
応答してパリティ−ビットを発生し、この発生されたパ
リティ−ビットを、アドレス制御器からのアドレス制御
信号と共に送信されたパリティ−ビットと比較する。受
信器で発生されたパリティ−ビットと受は取ったパリテ
ィ−ビットとが同じである場合には、アドレス制御器へ
返送されるアドレスパリティ−トグル信号が状態を変え
ることができる。しかしながら、発生されたパリティ−
ビットと受は取ったパリティ−ビットとの相違が受信器
において検出された場合には、受信器はアドレスパリテ
ィ−トグル信号の状態を変えず、これにより、アドレス
制御信号のエラーによってアドレス転送欠陥が生じたこ
とをアドレス制御器に指示する。
実施例
全体に渡って同様の又は対応する部分が同じ参照番号で
示された添付図面を参照すれば、第１図は本発明の好ま
しい実施例のブロック図である。
示された添付図面を参照すれば、第１図は本発明の好ま
しい実施例のブロック図である。
デジタルコンピュータのメモリアドレス制御システムに
は、少なくとも１つのメモリアドレス制御器４を備え、
この制御器は、それに関連するシステム制御ユニット（
ＳＣＵ）６からメモリ入力コマンドライン８を経てメモ
リコマンド情報を受は取る。アドレス制御器４は、アド
レスコマンドライン１０を経てそれに関連するメモリシ
ステムのアドレス制御器１２へ対応する多相コマンド信
号を送信し、５ＣＵ６からライン８を経てアドレス制御
器４により受は取られたコマンド情報に対応するメモリ
アドレスを発生する。アドレス発生器１２によって発生
されたアドレスはアドレス出力ライン１６を経て少なく
とも１つのメモリアドレス受信器１４へ送られる。アド
レス発生器１２はパリティ−ビット発生器１８を含み、
これは、各アドレス毎にパリティ−ビットを発生し、こ
れらをよく知られたようにライン１６上の対応するアド
レスと共にアドレス受信器１４へ送信する。又、制御器
４は、アドレスストローブ発生器２０も備えており、こ
れは、よく知られたように各アドレスに関連パリティ−
ビットをロードする。アドレスストローブ出力信号はア
ドレスストローブ信号パスライン２２を経て関連メモリ
アドレス受信器１４へ送られる。上記したアドレス発生
器１２、パリティ−ビット発生器１８及びアドレススト
ローブ発生器２０は、全てよく知られた要素であり、こ
れらは種々の既知の構成で相互接続されるものであるが
、それ自体本発明の部分を構成しないので第１図では説
明上ブロツク図の形態で示されているに過ぎない。
は、少なくとも１つのメモリアドレス制御器４を備え、
この制御器は、それに関連するシステム制御ユニット（
ＳＣＵ）６からメモリ入力コマンドライン８を経てメモ
リコマンド情報を受は取る。アドレス制御器４は、アド
レスコマンドライン１０を経てそれに関連するメモリシ
ステムのアドレス制御器１２へ対応する多相コマンド信
号を送信し、５ＣＵ６からライン８を経てアドレス制御
器４により受は取られたコマンド情報に対応するメモリ
アドレスを発生する。アドレス発生器１２によって発生
されたアドレスはアドレス出力ライン１６を経て少なく
とも１つのメモリアドレス受信器１４へ送られる。アド
レス発生器１２はパリティ−ビット発生器１８を含み、
これは、各アドレス毎にパリティ−ビットを発生し、こ
れらをよく知られたようにライン１６上の対応するアド
レスと共にアドレス受信器１４へ送信する。又、制御器
４は、アドレスストローブ発生器２０も備えており、こ
れは、よく知られたように各アドレスに関連パリティ−
ビットをロードする。アドレスストローブ出力信号はア
ドレスストローブ信号パスライン２２を経て関連メモリ
アドレス受信器１４へ送られる。上記したアドレス発生
器１２、パリティ−ビット発生器１８及びアドレススト
ローブ発生器２０は、全てよく知られた要素であり、こ
れらは種々の既知の構成で相互接続されるものであるが
、それ自体本発明の部分を構成しないので第１図では説
明上ブロツク図の形態で示されているに過ぎない。
アドレス受信器１４はライン１６を経て受は取るアドレ
ス及びパリティ−ビットを検出するためのアドレス検出
器２４を備えている。又、受信器１４は、それ自身のパ
リティ−ビット発生器２６も備えており、これはアドレ
ス検出器２４によって各アドレスが検出される度にパリ
ティ−ビットを発生する。更に、受信器１４は、パリテ
ィ−ビット発生器２６によって発生されたパリティ−ビ
ットと、アドレス検出器２４によって検出された対応す
るパリティ−ビットとを比較するためにパリティ−ビッ
ト比較器２８も備えている。更に、受信器１４は、パリ
ティ−ビットエラー検出器３０も備えており、これは、
受信器で検出された関連アドレスに対し受信器で発生さ
れたパリティ−ビットがそれに対応して受信器で検出さ
れたパリティ−ビットと合致しない時にそれを指示する
ためのパリティ−ビットエラー信号を発生する。パリテ
ィ−ビットエラー検出器３０は、受信器１４のパリティ
−ビットトグルユニット３２をライン３４上のパリティ
−ビットトグル出力信号で制御する。パリティ−ビット
の比較がパリティ−ビット比較器２８によって行なわれ
そしてパリティ−ビットエラー検出器３０がこの比較に
よるパリティ−ビットエラーを検出しないときには、バ
リティービットトグルユニット３２がそれに応答してそ
の出力の状態を切り替え、アドレス転送が首尾よく行な
われたことを指示する。しかしながら、パリティ−ビッ
トエラー検出器３０が受信器で発生されたパリティ−ビ
ットと受信器で検出されたパリティ−ビットの比較にお
いてエラーを検出した場合には、エラー検出器３０はパ
リティービツトドグルユニットがその出力の状態を切り
替えないように阻止する。
ス及びパリティ−ビットを検出するためのアドレス検出
器２４を備えている。又、受信器１４は、それ自身のパ
リティ−ビット発生器２６も備えており、これはアドレ
ス検出器２４によって各アドレスが検出される度にパリ
ティ−ビットを発生する。更に、受信器１４は、パリテ
ィ−ビット発生器２６によって発生されたパリティ−ビ
ットと、アドレス検出器２４によって検出された対応す
るパリティ−ビットとを比較するためにパリティ−ビッ
ト比較器２８も備えている。更に、受信器１４は、パリ
ティ−ビットエラー検出器３０も備えており、これは、
受信器で検出された関連アドレスに対し受信器で発生さ
れたパリティ−ビットがそれに対応して受信器で検出さ
れたパリティ−ビットと合致しない時にそれを指示する
ためのパリティ−ビットエラー信号を発生する。パリテ
ィ−ビットエラー検出器３０は、受信器１４のパリティ
−ビットトグルユニット３２をライン３４上のパリティ
−ビットトグル出力信号で制御する。パリティ−ビット
の比較がパリティ−ビット比較器２８によって行なわれ
そしてパリティ−ビットエラー検出器３０がこの比較に
よるパリティ−ビットエラーを検出しないときには、バ
リティービットトグルユニット３２がそれに応答してそ
の出力の状態を切り替え、アドレス転送が首尾よく行な
われたことを指示する。しかしながら、パリティ−ビッ
トエラー検出器３０が受信器で発生されたパリティ−ビ
ットと受信器で検出されたパリティ−ビットの比較にお
いてエラーを検出した場合には、エラー検出器３０はパ
リティービツトドグルユニットがその出力の状態を切り
替えないように阻止する。
ライン３４上のパリティ−ビットトグル出力信号はアド
レス受信器１４からアドレス制御器４へ送られアドレス
制御器、アドレス制御器４が受信器１４に対するアドレ
ス転送プロセスを監視できるようにする。制御器４はパ
リティ−ビットトグル状態検出器３６を備え、これは、
各々のその後のアドレス信号がライン１６を経て受信器
１４へ送られるときに、ライン３４上のパリティ−ビッ
トトグル出力信号が状態を変えるかどうかを検出する。
レス受信器１４からアドレス制御器４へ送られアドレス
制御器、アドレス制御器４が受信器１４に対するアドレ
ス転送プロセスを監視できるようにする。制御器４はパ
リティ−ビットトグル状態検出器３６を備え、これは、
各々のその後のアドレス信号がライン１６を経て受信器
１４へ送られるときに、ライン３４上のパリティ−ビッ
トトグル出力信号が状態を変えるかどうかを検出する。
トグル状態検出器３６はライン３４上のトグル信号の欠
陥を検出し、アドレス信号がライン１６を経て受信器１
４へ送られた後に状態を変え、これはアドレス制御信号
のエラーによってその手前のアドレス転送が首尾よく行
なわれなかったことを示す。アドレス信号がライン１６
を経て受信器へ送られた後にトグル状態検出器３６がラ
イン３４上のトグル信号の状態変化を検出した場合には
、トグル状態検出器３６はその手前のアドレス転送が首
尾よく終ったと判断する。
陥を検出し、アドレス信号がライン１６を経て受信器１
４へ送られた後に状態を変え、これはアドレス制御信号
のエラーによってその手前のアドレス転送が首尾よく行
なわれなかったことを示す。アドレス信号がライン１６
を経て受信器へ送られた後にトグル状態検出器３６がラ
イン３４上のトグル信号の状態変化を検出した場合には
、トグル状態検出器３６はその手前のアドレス転送が首
尾よく終ったと判断する。
アドレス検出器２４、パリティ−ビット発生器２６、パ
リティ−ビット比較器２８、パリティ−ビットエラー検
出器３０、パリティ−ビットトグルユニット３２及びパ
リティ−ビットトグル状態検出器３６は全てよく知られ
た要素であり、これらは種々のよく知られた構成で相互
接続されているが、それら自身本発明の部分を構成する
ものではないので第１図には説明上ブロツク図の形態で
示されているに過ぎない。
リティ−ビット比較器２８、パリティ−ビットエラー検
出器３０、パリティ−ビットトグルユニット３２及びパ
リティ−ビットトグル状態検出器３６は全てよく知られ
た要素であり、これらは種々のよく知られた構成で相互
接続されているが、それら自身本発明の部分を構成する
ものではないので第１図には説明上ブロツク図の形態で
示されているに過ぎない。
第１図に関連して上記した本発明の方法が第２図のフロ
チャートに示されている。アドレス制御器４は、５ＣＵ
６からのＳＣＵコマンド情報に対応する選択されたメモ
リアドレスを発生するようにアドレス発生器１２に指示
する。アドレス発生器１２は、選択されたメモリアドレ
スに対応するアドレスを発生する。パリティ−ビット発
生器１８は、各々の発生されたメモリアドレス毎に対応
するパリティ−ビットを発生する。制御器のアドレスス
トローブ発生器２０は、各々の発生されたアドレスをそ
れに対応するパリティ−ビットと共にそれに関連したア
ドレス受信器１４ヘロードする。受信器のアドレス検出
器２４は各々のロードされたアドレスにおいてアドレス
及びパリティ−ビットを検出する。受信器のパリティ−
ビット発生器２６は、各々の検出されたアドレスに対応
するパリティ−ビットを発生する。受信器のパリティ−
ビット比較器２８は、受信器の発生されたパリティ−ビ
ットと受信器の検出されたパリティ−ビットとを比較す
る。受信器のパリティ−ビットエラー検出器３０は、発
生されたパリティ−ビットと検出されたパリティ−ビッ
トとの差があるかどうかを検出しアドレス転送エラーを
区別する。
チャートに示されている。アドレス制御器４は、５ＣＵ
６からのＳＣＵコマンド情報に対応する選択されたメモ
リアドレスを発生するようにアドレス発生器１２に指示
する。アドレス発生器１２は、選択されたメモリアドレ
スに対応するアドレスを発生する。パリティ−ビット発
生器１８は、各々の発生されたメモリアドレス毎に対応
するパリティ−ビットを発生する。制御器のアドレスス
トローブ発生器２０は、各々の発生されたアドレスをそ
れに対応するパリティ−ビットと共にそれに関連したア
ドレス受信器１４ヘロードする。受信器のアドレス検出
器２４は各々のロードされたアドレスにおいてアドレス
及びパリティ−ビットを検出する。受信器のパリティ−
ビット発生器２６は、各々の検出されたアドレスに対応
するパリティ−ビットを発生する。受信器のパリティ−
ビット比較器２８は、受信器の発生されたパリティ−ビ
ットと受信器の検出されたパリティ−ビットとを比較す
る。受信器のパリティ−ビットエラー検出器３０は、発
生されたパリティ−ビットと検出されたパリティ−ビッ
トとの差があるかどうかを検出しアドレス転送エラーを
区別する。
受信器のパリティ−ビットエラー検出器３０は、受信器
のパリティ−ビットトグルユニット３２がパリティ−ビ
ットの差が検出されない場合にその状態を切り替えでき
るようにする。制御器のパリティ−ビットトグル状態検
出器３６は、次々のアドレス転送の間に受信器のパリテ
ィ−ビットトグルユニット３２の切り替えられた状態に
応答して、転送が首尾よく行なわれたことを指示する。
のパリティ−ビットトグルユニット３２がパリティ−ビ
ットの差が検出されない場合にその状態を切り替えでき
るようにする。制御器のパリティ−ビットトグル状態検
出器３６は、次々のアドレス転送の間に受信器のパリテ
ィ−ビットトグルユニット３２の切り替えられた状態に
応答して、転送が首尾よく行なわれたことを指示する。
しかしながら、制御器のパリティ−ビットトグル状態検
出器３６は、次々のアドレス転送の間に受信器のパリテ
ィ−ビットトグルユニット３２の切り替えられなかった
状態に応答して、その手前のアドレス転送がアドレス制
御信号のエラーにより首尾よく行なわれなかったことを
指示する。
出器３６は、次々のアドレス転送の間に受信器のパリテ
ィ−ビットトグルユニット３２の切り替えられなかった
状態に応答して、その手前のアドレス転送がアドレス制
御信号のエラーにより首尾よく行なわれなかったことを
指示する。
以上、メモリシステムのアドレス制御器と少なくとも１
つのメモリシステムアドレス受信器との間のアドレス転
送を監視するためのアドレス転送検出システムについて
説明した。このシステムは、アドレス制御器とアドレス
受信器との間にある多相アドレスストローブ信号バス通
信システムに適合するものであると共に、アドレス制御
信号のエラーによるアドレス転送の欠陥を監視するもの
である。本発明の詳細な説明するために部品及び組立の
１つの好ましい実施例を詳細に説明したが本発明の精神
及び範囲内で種々の変更がなされうることが当業者に明
らかであろう。
つのメモリシステムアドレス受信器との間のアドレス転
送を監視するためのアドレス転送検出システムについて
説明した。このシステムは、アドレス制御器とアドレス
受信器との間にある多相アドレスストローブ信号バス通
信システムに適合するものであると共に、アドレス制御
信号のエラーによるアドレス転送の欠陥を監視するもの
である。本発明の詳細な説明するために部品及び組立の
１つの好ましい実施例を詳細に説明したが本発明の精神
及び範囲内で種々の変更がなされうることが当業者に明
らかであろう。
第１図は、本発明によるアドレスエラー検出システムの
好ましい実施例を示すブロック図、そして 第２図は、第１図に示した好ましい実施例に対する本発
明の方法のフローチャートである。 ２・・・メモリアドレス制御システム ４・・・アドレス制御器 ６・・・システム制御ユニット（ＳＣＵ）８・・・メモ
リ入力コマンドライン １０・・・アドレスコマンドライン １２・・・メモリシステムアドレス発生器１４・・・メ
モリアドレス受信器 １８．２６・・・パリテイビット発生器２０・・・アド
レスストローブ発生器 ２４・・・アドレス検出器 ２８・・・パリテイビット発生器
好ましい実施例を示すブロック図、そして 第２図は、第１図に示した好ましい実施例に対する本発
明の方法のフローチャートである。 ２・・・メモリアドレス制御システム ４・・・アドレス制御器 ６・・・システム制御ユニット（ＳＣＵ）８・・・メモ
リ入力コマンドライン １０・・・アドレスコマンドライン １２・・・メモリシステムアドレス発生器１４・・・メ
モリアドレス受信器 １８．２６・・・パリテイビット発生器２０・・・アド
レスストローブ発生器 ２４・・・アドレス検出器 ２８・・・パリテイビット発生器
Claims (16)
- （１）メモリアドレス制御器と、少なくとも１つのメモ
リアドレス受信器とを有するデジタルコンピュータにお
いて、上記メモリアドレス制御器から少なくとも１つの
上記メモリアドレス受信器への選択されたメモリアドレ
スの転送を監視する方法が、 上記選択されたメモリアドレスの１つに対応するメモリ
アドレス信号を発生し、 上記発生されたアドレス信号に対し、選択されたパリテ
イビットコードに対応する第１パリテイビットを発生し
、 上記アドレス信号を上記発生された第１パリテイビット
と合成し、 上記合成されたアドレス信号及びパリテイビットを少な
くとも１つの上記メモリアドレス受信器へ送信し、 上記送信されたアドレス信号及び第１パリテイビットを
検出し、 上記検出されたアドレス信号に対し、上記選択されたパ
リテイビットコードに対応する第２のパリテイビットを
発生し、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとを比較し、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとの比較において差がないことを指示
し、 第１状態及び第２状態を有する信号を発生し、上記指示
が上記検出された第１又は上記発生された第２のパリテ
イビット間に差がないことを示すものであるときに上記
信号を上記第１又は第２状態の一方から他方へシフトし
、そして 上記メモリアドレス制御器と上記メモリアドレス受信器
との間での次々のアドレス転送の間の上記信号シフトを
検出して、アドレス信号エラーによるアドレス転送信号
欠陥がないことを指示するという段階を具備することを
特徴とする方法。 - （２）メモリアドレス制御器と、少なくとも１つのメモ
リアドレス受信器とを有するデジタルコンピュータにお
いて、上記メモリアドレス制御器から少なくとも１つの
上記メモリアドレス受信器への選択されたメモリアドレ
スの転送を監視する方法が、 上記選択されたメモリアドレスの１つに対応するメモリ
アドレス信号を発生し、 上記発生されたアドレス信号に対し、選択されたパリテ
イビットコードに対応する第１パリテイビットを発生し
、 上記アドレス信号を上記発生された第１パリテイビット
と合成し、 上記合成されたアドレス信号及びパリテイビットを少な
くとも１つの上記メモリアドレス受信器へ送信し、 上記送信されたアドレス信号及び第１パリテイビットを
検出し、 上記検出されたアドレス信号に対し、上記選択されたパ
リテイビットコードに対応する第２のパリテイビットを
発生し、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとを比較し、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとの比較においてその差を指示し、 第１状態及び第２状態を有する信号を発生し、上記指示
が上記検出された第１パリテイビットと上記発生された
第２のパリテイビット間の差を示すときに上記信号を上
記第１又は第２状態の一方から他方へシフトするのを禁
止し、そして上記メモリアドレス制御器と上記メモリア
ドレス受信器との間での次々のアドレス転送の間の上記
信号シフトの上記禁止を検出して、アドレス信号エラー
によるアドレス転送信号欠陥を指示するという段階を具
備することを特徴とする方法。 - （３）メモリアドレス制御器と、少なくとも１つのメモ
リアドレス受信器とを有するデジタルコンピュータにお
いて、上記メモリアドレス制御器から少なくとも１つの
上記メモリアドレス受信器への選択されたメモリアドレ
スの転送を監視する方法が、 上記選択されたメモリアドレスの１つに対応するメモリ
アドレス信号を発生し、 上記発生されたアドレス信号に対し、選択されたパリテ
イビットコードに対応する第１パリテイビットを発生し
、 上記アドレス信号を上記発生された第１パリテイビット
と合成し、 上記合成されたアドレス信号及びパリテイビットを少な
くとも１つの上記メモリアドレス受信器へ送信し、 上記送信されたアドレス信号及び第１パリテイビットを
検出し、 上記検出されたアドレス信号に対し、上記選択されたパ
リテイビットコードに対応する第２のパリテイビットを
発生し、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとを比較し、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとの比較の結果を指示し、 第１状態及び第２状態を有する信号を発生し、上記指示
が上記検出された第１パリテイビットと上記発生された
第２パリテイビットとの間に差がないことを示すもので
あるときに上記信号を上記第１又は第２状態の一方から
他方へシフトし、上記指示が上記検出された第１パリテ
イビットと上記発生された第２パリテイビットとの間の
差を表わすときには上記信号を上記第１又は第２状態の
一方から他方へシフトするのを禁止し、そして 上記メモリアドレス制御器と上記メモリアドレス受信器
との間での次々のアドレス転送の間の上記信号シフト又
はその禁止を検出して、アドレス信号エラーによるアド
レス転送信号欠陥がないこと又はアドレス信号エラーに
よるアドレス信号転送欠陥があることを指示するという
段階を具備することを特徴とする方法。 - （４）メモリアドレス制御器と少なくとも１つのメモリ
アドレス受信器との間で行なわれる選択されたメモリア
ドレスの転送を監視する方法において、 上記選択されたメモリアドレスの１つに対応する合成メ
モリアドレス信号と、選択されたパリテイビットコード
に対応する第１パリテイビットとを送信し、 上記送信されたアドレス信号及び第１パリテイビットを
検出し、 上記検出されたアドレス信号に対し、上記選択されたパ
リテイビットコードに対応する第２パリテイビットを発
生し、 上記検出された第１パリテイビットが上記発生された第
２パリテイビットと同じであるか異なるかを指示し、 第１状態及び第２状態を有する信号を発生し、上記検出
された第１パリテイビットが上記発生された第２パリテ
イビットと同じであるか異なるかの指示に対応するよう
に上記信号の状態を制御し、そして 上記メモリアドレス制御器と上記メモリアドレス受信器
との間での次々のアドレス転送の間に上記信号の状態を
検出し、アドレス信号エラーによるアドレス転送信号欠
陥が生じたかどうかを指示するという段階を具備するこ
とを特徴とする方法。 - （５）アドレス信号を受信するメモリアドレス受信器を
含むメモリにおいて、アドレス信号エラーによるアドレ
ス転送欠陥を指示する方法が、アドレス信号と、このア
ドレス信号に対応する第１パリテイビットとを選択され
たパリテイビットコードに基づいて検出し、 上記検出されたアドレス信号に対し、上記選択されたパ
リテイビットコードに対応する第２パリテイビットを発
生し、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとを比較し、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとの比較の結果を指示し、 第１及び第２状態を有する信号を発生し、そして 上記指示が上記検出された第１パリテイビットと上記発
生された第２パリテイビットとの間に差がないことを示
すときに上記信号を上記第１又は第２状態の一方から他
方へシフトするという段階を具備することを特徴とする
方法。 - （６）アドレス信号を受信するための、メモリアドレス
受信器を含むメモリにおいて、上記アドレス信号のエラ
ーによるアドレス転送欠陥を指示する方法が、 アドレス信号と、このアドレス信号に対応する第１パリ
テイビットとを選択されたパリテイビットコードに基づ
いて検出し、 上記検出されたアドレス信号に対し、上記選択されたパ
リテイビットコードに対応する第２パリテイビットを発
生し、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとを比較し、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとの比較の結果を指示し、 第１及び第２状態を有する信号を発生し、そして 上記指示が上記検出された第１パリテイビットと上記発
生された第２パリテイビットとの間に差があることを示
すときに上記信号を上記第１又は第２状態の一方から他
方へシフトするのを禁止するという段階を具備すること
を特徴とする方法。 - （７）アドレス信号を受信するためのメモリアドレス受
信器を含むメモリにおいて、上記アドレス信号のエラー
によるアドレス転送欠陥を指示する方法が、 アドレス信号と、このアドレス信号に対応する第１パリ
テイビットとを選択されたパリテイビットコードに基づ
いて検出し、 上記検出されたアドレス信号に対し、パリテイビット修
正コードに対応する第２パリテイビットを発生し、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとを比較し、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとの比較の結果を指示し、 第１及び第２状態を有する信号を発生し、 上記指示が上記検出された第１パリテイビットと上記発
生された第２パリテイビットとの間に差がないことを示
すときに上記信号を上記第１又は第２状態の一方から他
方へシフトし、そして上記指示が上記検出された第１パ
リテイビットと上記発生された第２パリテイビットとの
間に差があることを示すときに上記信号を上記第１又は
第２状態の一方から他方へシフトするのを禁止するとい
う段階を具備することを特徴とする方法。 - （８）アドレス信号を受信するためのメモリアドレス受
信器を含むメモリにおいて、上記アドレス信号のエラー
によるアドレス転送欠陥を指示する方法が、 メモリアドレス信号と、選択されたパリテイビットコー
ドに対応する第１パリテイビットとの組合体を送信し、 上記送信されたアドレス信号及び第１パリテイビットを
検出し、 上記検出されたアドレス信号に対し、上記パリテイビッ
トコードに対応する第２パリテイビットを発生し、 上記検出された第１パリテイビットが上記発生された第
２パリテイビットと同じであるか異なるかを指示し、 第１状態及び第２状態を有する信号を発生し、上記検出
された第１パリテイビットが上記発生された第２パリテ
イビットと同じであるか異なるかの指示に対応するよう
に上記信号の状態を制御するという段階を具備すること
を特徴とする方法。 - （９）メモリアドレス制御器及び少なくとも１つのメモ
リアドレス受信器を有するデジタルコンピュータに有用
な装置であって、上記メモリアドレス制御器から少なく
とも１つの上記メモリアドレス受信器への選択されたメ
モリアドレスの転送を監視する装置において、 上記選択されたメモリアドレスの１つに対応するメモリ
アドレス信号を発生する手段と、上記発生されたアドレ
ス信号に対し、選択されたパリテイビットコードに対応
する第１パリテイビットを発生する手段と、 上記アドレス信号を上記第１パリテイビットと合成する
手段と、 上記合成されたアドレス信号及びパリテイビットを少な
くとも１つの上記メモリアドレス受信器へ送信する手段
と、 上記送信されたアドレス信号及び第１パリテイビットを
検出する手段と、 上記検出されたアドレス信号に対し、上記選択されたパ
リテイビットコードに対応する第２のパリテイビットを
発生する手段と、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとを比較する手段と、上記検出された
第１パリテイビットと上記発生された第２パリテイビッ
トとの比較において差がないことを指示する手段と、 第１状態及び第２状態を有する信号を発生する手段と、 上記検出された第１パリテイビットと上記発生された第
２のパリテイビットとの間に差がないことを示す上記手
段に応答して上記信号を上記第１又は第２状態の一方か
ら他方へシフトする手段と、 上記メモリアドレス制御器と上記メモリアドレス受信器
との間での次々のアドレス転送の間の上記信号シフトを
検出して、アドレス信号エラーによるアドレス転送信号
欠陥がないことを指示するための手段とを具備すること
を特徴とする装置。 - （１０）メモリアドレス制御器及び少なくとも１つのメ
モリアドレス受信器を有するデジタルコンピュータに有
用な装置であって、上記メモリアドレス制御器から少な
くとも１つの上記メモリアドレス受信器への選択された
メモリアドレスの転送を監視する装置において、 上記選択されたメモリアドレスの１つに対応するメモリ
アドレス信号を発生する手段と、上記発生されたアドレ
ス信号に対し、選択されたパリテイビットコードに対応
する第１パリテイビットを発生する手段と、 上記アドレス信号を上記発生された第１パリテイビット
と合成する手段と、 上記合成されたアドレス信号及びパリテイビットを上記
アドレス受信器へ送信する手段と、上記送信されたアド
レス信号及び第１パリテイビットを検出する手段と、 上記検出されたアドレス信号に対し、上記選択されたパ
リテイビットコードに対応する第２のパリテイビットを
発生する手段と、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとを比較する手段と、上記検出された
第１パリテイビットと上記発生された第２パリテイビッ
トとの比較において差があることを指示する手段と、 第１状態及び第２状態を有する信号を発生する手段と、 上記検出された第１パリテイビットと上記発生された第
２のパリテイビットとの間に差があることを示す上記手
段に応答して上記信号を上記第１又は第２状態の一方か
ら他方へシフトするのを禁止する手段と、 上記メモリアドレス制御器と上記メモリアドレス受信器
との間での次々のアドレス転送の間の上記信号シフトの
禁止を検出して、アドレス信号エラーによるアドレス転
送信号欠陥を指示するための手段とを具備することを特
徴とする装置。 - （１１）メモリアドレス制御器及び少なくとも１つのメ
モリアドレス受信器を有するデジタルコンピュータに有
用な装置であって、上記メモリアドレス制御器から少な
くとも１つの上記メモリアドレス受信器への選択された
メモリアドレスの転送を監視する装置において、 上記選択されたメモリアドレスの１つに対応するメモリ
アドレス信号を発生する手段と、上記発生されたアドレ
ス信号に対し、選択されたパリテイビットコードに対応
する第１パリテイビットを発生する手段と、 上記アドレス信号を上記発生された第１パリテイビット
と合成する手段と、 上記アドレス信号及びパリテイビットを上記アドレス受
信器へ送信する手段と、 上記送信されたアドレス信号及び対応する第１パリテイ
ビットを検出する手段と、 上記検出されたアドレス信号に対し、上記選択されたパ
リテイビットコードに対応する第２のパリテイビットを
発生する手段と、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとを比較する手段と、上記検出された
第１パリテイビットと上記発生された第２パリテイビッ
トとの比較結果を指示する手段と、 第１状態及び第２状態を有する信号を発生する手段と、 上記指示手段が上記検出された第１パリテイビットと上
記発生された第２パリテイビットとの間に差がないこと
を示すのに応答して上記信号を上記第１又は第２状態の
一方から他方へシフトする手段と、 上記指示手段が上記検出された第１パリテイビットと上
記発生された第２パリテイビットとの間の差を表わすの
に応答して上記信号を上記第１又は第２状態の一方から
他方へシフトするのを禁止する手段と、 上記メモリアドレス制御器と上記メモリアドレス受信器
との間での次々のアドレス転送の間の上記信号シフト又
はその禁止を検出して、アドレス信号エラーによるアド
レス転送信号欠陥がないこと又はアドレス信号エラーに
よるアドレス信号転送欠陥があることを指示する手段と
を具備することを特徴とする装置。 - （１２）メモリアドレス制御器と少なくとも１つのメモ
リアドレス受信器との間で行なわれる選択されたメモリ
アドレスの転送を監視する装置において、 上記選択されたメモリアドレスの１つに対応する合成メ
モリアドレス信号と、選択されたパリテイビットコード
に対応する第１パリテイビットとを送信する手段と、 上記送信されたアドレス信号及び第１パリテイビットを
検出する手段と、 上記検出されたアドレス信号に対し、上記選択されたパ
リテイビットコードに対応する第２パリテイビットを発
生する手段と、 上記検出された第１パリテイビットが上記発生された第
２パリテイビットと同じであるか異なるかを指示する手
段と、 第１状態及び第２状態を有する信号を発生する手段と、 上記検出された第１パリテイビットが上記発生された第
２パリテイビットと同じであるか異なるかを指示する上
記手段に応答して上記信号の状態を制御する手段と、 上記メモリアドレス制御器と上記メモリアドレス受信器
との間での次々のアドレス転送の間に上記信号の状態を
検出し、アドレス信号エラーによるアドレス転送信号欠
陥が生じたかどうかを指示するための手段とを具備する
ことを特徴とする装置。 - （１３）アドレス信号を受信し、アドレス信号エラーに
よるアドレス転送欠陥を指示するためのメモリ装置にお
いて、 アドレス信号と、このアドレス信号に対応する第１パリ
テイビットとを選択されたパリテイビットコードに基づ
いて検出する手段と、 上記検出されたアドレス信号に応答し、上記選択された
パリテイビットコードに対応する第２パリテイビットを
発生する手段と、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとを比較する手段と、上記検出された
第１パリテイビットと上記発生された第２パリテイビッ
トとの比較の結果を指示する手段と、 第１及び第２状態を有する信号を発生する手段と、 上記指示手段の結果が上記検出された第１パリテイビッ
トと上記発生された第２パリテイビットとの間に差がな
いことを示すときに上記信号を上記第１又は第２状態の
一方から他方へシフトする手段とを具備することを特徴
とする装置。 - （１４）アドレス信号を受信し、アドレス信号のエラー
によるアドレス転送欠陥を指示するめのメモリアドレス
受信器を含むメモリ装置において、アドレス信号と、こ
のアドレス信号に対応する第１パリテイビットとを選択
されたパリテイビットコードに基づいて検出する手段と
、 上記検出されたアドレス信号に応答し、上記選択された
パリテイビットコードに対応する第２パリテイビットを
発生する手段と、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとを比較する手段と、上記検出された
第１パリテイビットと上記発生された第２パリテイビッ
トとの比較の結果を指示する手段と、 第１及び第２状態を有する信号を発生する手段と、 上記指示手段が上記検出された第１パリテイビットと上
記発生された第２パリテイビットとの間に差があること
を示すときに上記指示手段に応答して上記信号を上記第
１又は第２状態の一方から他方へシフトするのを禁止す
る手段とを具備することを特徴とする装置。 - （１５）アドレス信号を受信し、アドレス信号のエラー
によるアドレス転送欠陥を指示するためのメモリアドレ
ス受信器を含むメモリ装置において、 アドレス信号と、このアドレス信号に対応する第１パリ
テイビットとを選択されたパリテイビットコードに基づ
いて検出する手段と、 上記検出されたアドレス信号に対し、上記選択されたパ
リテイビットコードに対応する第２パリテイビットを発
生する手段と、 上記検出された第１パリテイビットと上記発生された第
２パリテイビットとを比較する手段と、上記検出された
第１パリテイビットと上記発生された第２パリテイビッ
トとの比較の結果を指示する手段と、 第１及び第２状態を有する信号を発生する手段と、 上記指示手段が上記検出された第１パリテイビットと上
記発生された第２パリテイビットとの間に差がないこと
を示すときに上記信号を上記第１又は第２状態の一方か
ら他方へシフトする手段と、 上記指示手段が上記検出された第１パリテイビットと上
記発生された第２パリテイビットとの間に差があること
を示すときに上記信号を上記第１又は第２状態の一方か
ら他方へシフトするのを禁止する手段とを具備すること
を特徴とする装置。 - （１６）アドレス信号を受信し、アドレス信号のエラー
によるアドレス転送欠陥を指示するためのメモリアドレ
ス受信器を含むメモリ装置において、 メモリアドレス信号と、選択されたパリテイビットコー
ドに対応する第１パリテイビットとの組合体を送信する
手段と、 上記送信されたアドレス信号及び第１パリテイビットを
検出する手段と、 上記検出されたアドレス信号に対し、上記パリテイビッ
トコードに対応する第２パリテイビットを発生する手段
と、 上記検出された第１パリテイビットが上記発生された第
２パリテイビットと同じであるか異なるかを指示する手
段と、 第１状態及び第２状態を有する信号を発生する手段と、 上記検出された第１パリテイビットが上記発生された第
２パリテイビットと同じであるか異なるかの指示に対応
するように上記信号の状態を制御する手段とを具備する
ことを特徴とするメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US30364989A | 1989-01-27 | 1989-01-27 | |
| US303649 | 1989-01-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206856A true JPH02206856A (ja) | 1990-08-16 |
Family
ID=23173077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166502A Pending JPH02206856A (ja) | 1989-01-27 | 1989-06-28 | アドレス転送エラーの検出方法及び装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0379770A3 (ja) |
| JP (1) | JPH02206856A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009190408A (ja) * | 2009-04-13 | 2009-08-27 | Seiko Epson Corp | カートリッジ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992005486A1 (en) * | 1990-09-14 | 1992-04-02 | Digital Equipment Corporation | Method and means for error checking of dram-control signals between system modules |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59116998A (ja) * | 1982-12-22 | 1984-07-06 | Hitachi Ltd | 主記憶装置の障害検知方式 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3585378A (en) * | 1969-06-30 | 1971-06-15 | Ibm | Error detection scheme for memories |
| US4092713A (en) * | 1977-06-13 | 1978-05-30 | Sperry Rand Corporation | Post-write address word correction in cache memory system |
| DE3319710A1 (de) * | 1983-05-31 | 1984-12-06 | Siemens AG, 1000 Berlin und 8000 München | Speichersteueranordnung, insbesondere fuer ein fehlertolerantes fernsprech-vermittlungssystem |
| US4596014A (en) * | 1984-02-21 | 1986-06-17 | Foster Wheeler Energy Corporation | I/O rack addressing error detection for process control |
-
1989
- 1989-06-28 JP JP1166502A patent/JPH02206856A/ja active Pending
- 1989-07-03 EP EP19890306721 patent/EP0379770A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59116998A (ja) * | 1982-12-22 | 1984-07-06 | Hitachi Ltd | 主記憶装置の障害検知方式 |
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| JP2009190408A (ja) * | 2009-04-13 | 2009-08-27 | Seiko Epson Corp | カートリッジ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0379770A2 (en) | 1990-08-01 |
| EP0379770A3 (en) | 1991-09-25 |
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