JPH0778122A - 第１プロセッサー、メモリーおよび周辺回路からなるプロセッサー回路、および該プロセッサー回路と第２プロセッサーからなるシステム - Google Patents
第１プロセッサー、メモリーおよび周辺回路からなるプロセッサー回路、および該プロセッサー回路と第２プロセッサーからなるシステムInfo
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- JPH0778122A JPH0778122A JP6174668A JP17466894A JPH0778122A JP H0778122 A JPH0778122 A JP H0778122A JP 6174668 A JP6174668 A JP 6174668A JP 17466894 A JP17466894 A JP 17466894A JP H0778122 A JPH0778122 A JP H0778122A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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Abstract
(57)【要約】
【目的】 試験目的およびバックアップ可能性創出に非
常に有利なＰＣプロセッサーと第１プロセッサーを同期
させるための同期化プロトコルを提供するシステムを提
供する。 【構成】 この目的のため、本発明のプロセッサー回路
は、ある状況下で、一方で第２プロセッサーとメモリー
回路との通信、もう一方で第１プロセッサー、メモリー
回路および周辺回路の通信用に設計され、他の状況下で
第２プロセッサーと周辺回路の通信用に設計されている
という特徴をもつ。
常に有利なＰＣプロセッサーと第１プロセッサーを同期
させるための同期化プロトコルを提供するシステムを提
供する。 【構成】 この目的のため、本発明のプロセッサー回路
は、ある状況下で、一方で第２プロセッサーとメモリー
回路との通信、もう一方で第１プロセッサー、メモリー
回路および周辺回路の通信用に設計され、他の状況下で
第２プロセッサーと周辺回路の通信用に設計されている
という特徴をもつ。
Description
【０００１】
【産業上の利用分野】本発明は、メモリー回路の第１入
出力に結合され得る第１プロセッサーと、該第１プロセ
ッサーに結合され得、かつ第２プロセッサーへのメモリ
ー回路の第２入出力に結合され得る周辺回路からなるプ
ロセッサー回路に関するものである。
出力に結合され得る第１プロセッサーと、該第１プロセ
ッサーに結合され得、かつ第２プロセッサーへのメモリ
ー回路の第２入出力に結合され得る周辺回路からなるプ
ロセッサー回路に関するものである。
【０００２】
【従来技術とその問題点】このようなプロセッサー回路
は米国特許第４，６２０，１１８号に開示されている。
そのプロセッサー回路は、メモリー（ランダムアクセス
メモリーＲＡＭ）からなるメモリー回路、それに結合さ
れるマルチプレクサー（ＭＵＸ）、該ＭＵＸに結合され
第１プロセッサーに接続される第１スイッチング・ポー
ト（ＬＡＴＣＨ−１）、および、ＭＵＸに結合され、第
２プロセッサーに接続される第２スイッチング・ポート
（ＬＡＴＣＨ−２）からなる。ＭＵＸと２つのＬＡＴＣ
Ｈを使うことの結果、ＲＡＭはいわゆる準二重ポートＲ
ＡＭ（ＱＤＰＲ）または第１・第２入出力をもつメモリ
ー回路に変換される。２つのプロセッサーはそのような
メモリー回路を通じて互いに通信でき、不調和はプロセ
ッサーとＭＵＸの双方に結合されるいわゆる論点解決回
路（ＣＲＣ）を使うことによって避けられる。
は米国特許第４，６２０，１１８号に開示されている。
そのプロセッサー回路は、メモリー（ランダムアクセス
メモリーＲＡＭ）からなるメモリー回路、それに結合さ
れるマルチプレクサー（ＭＵＸ）、該ＭＵＸに結合され
第１プロセッサーに接続される第１スイッチング・ポー
ト（ＬＡＴＣＨ−１）、および、ＭＵＸに結合され、第
２プロセッサーに接続される第２スイッチング・ポート
（ＬＡＴＣＨ−２）からなる。ＭＵＸと２つのＬＡＴＣ
Ｈを使うことの結果、ＲＡＭはいわゆる準二重ポートＲ
ＡＭ（ＱＤＰＲ）または第１・第２入出力をもつメモリ
ー回路に変換される。２つのプロセッサーはそのような
メモリー回路を通じて互いに通信でき、不調和はプロセ
ッサーとＭＵＸの双方に結合されるいわゆる論点解決回
路（ＣＲＣ）を使うことによって避けられる。
【０００３】このような従来のプロセッサー回路は、試
験目的には不十分で、その配置には不十分なバックアッ
プ設備をもっていないので、ほとんど融通性がないとい
う欠点をもっている。
験目的には不十分で、その配置には不十分なバックアッ
プ設備をもっていないので、ほとんど融通性がないとい
う欠点をもっている。
【０００４】
【発明が解決しようとする課題】本発明の目的は、とり
わけ、試験目的に十分適切であり、その配置において十
分なバックアップ設備をもつフレキシブルな上記タイプ
のプロセッサー回路を提供することにある。
わけ、試験目的に十分適切であり、その配置において十
分なバックアップ設備をもつフレキシブルな上記タイプ
のプロセッサー回路を提供することにある。
【０００５】
【課題を達成するための手段】この目的のため、本発明
のプロセッサー回路は、ある状況下で、一方で第２プロ
セッサーとメモリー回路との通信、もう一方で第１プロ
セッサー、メモリー回路および周辺回路の通信用に設計
され、他の状況下で第２プロセッサーと周辺回路の通信
用に設計されているという特徴をもつ。
のプロセッサー回路は、ある状況下で、一方で第２プロ
セッサーとメモリー回路との通信、もう一方で第１プロ
セッサー、メモリー回路および周辺回路の通信用に設計
され、他の状況下で第２プロセッサーと周辺回路の通信
用に設計されているという特徴をもつ。
【０００６】本プロセッサーは、ある状況下（いわゆる
「インテリジェント・モード」）で、一方で第２プロセ
ッサーとメモリー回路の通信、もう一方で第１プロセッ
サー、メモリー回路および周辺回路の直接通信用に設計
され、他の状況下（いわゆる「ダム・モード」）で、第
２プロセッサーと、第１プロセッサーに属する周辺回路
の直接通信用に設計されているので、第１プロセッサ
ー、メモリーおよび周辺回路の直接通信が（第２プロセ
ッサーが脱落するとき）、（インテリジェント・モード
の）バックアップ設備として使用できる間、試験目的
で、第２プロセッサーを第１プロセッサーの周辺回路
（ダム・モード）と直接通信できるようにさせられる。
「インテリジェント・モード」）で、一方で第２プロセ
ッサーとメモリー回路の通信、もう一方で第１プロセッ
サー、メモリー回路および周辺回路の直接通信用に設計
され、他の状況下（いわゆる「ダム・モード」）で、第
２プロセッサーと、第１プロセッサーに属する周辺回路
の直接通信用に設計されているので、第１プロセッサ
ー、メモリーおよび周辺回路の直接通信が（第２プロセ
ッサーが脱落するとき）、（インテリジェント・モード
の）バックアップ設備として使用できる間、試験目的
で、第２プロセッサーを第１プロセッサーの周辺回路
（ダム・モード）と直接通信できるようにさせられる。
【０００７】本発明は、６８０００プロセッサー（第１
プロセッサー）をその上にもつパソコンカードつまりＰ
Ｃカード（プロセッサー回路）、メモリー回路および周
辺回路が、それ自身のプロセッサー（第２プロセッサ
ー、インテリジェント・モード）をもつＰＣ（パソコ
ン）内の応用プログラムとは別の機能ができ、かつ、Ｐ
Ｃカードはそれ自身のＰＣプロセッサー（ダム・モー
ド）をもつＰＣの直接制御のもと、機能できなければな
らない、という洞察に基づいている。
プロセッサー）をその上にもつパソコンカードつまりＰ
Ｃカード（プロセッサー回路）、メモリー回路および周
辺回路が、それ自身のプロセッサー（第２プロセッサ
ー、インテリジェント・モード）をもつＰＣ（パソコ
ン）内の応用プログラムとは別の機能ができ、かつ、Ｐ
Ｃカードはそれ自身のＰＣプロセッサー（ダム・モー
ド）をもつＰＣの直接制御のもと、機能できなければな
らない、という洞察に基づいている。
【０００８】本発明のプロセッサー回路の第１実施例
は、メモリー回路がメモリーと、ある状況下で、一方で
メモリーへの第２入出力と結合するためのスイッチング
部材、もう一方でメモリーへの第１入出力と結合するた
めのスイッチング部材を供給され、他の状況下で、第１
入出力に第２入出力を結合させるためのスイッチング部
材を供給されるという特徴をもつ。
は、メモリー回路がメモリーと、ある状況下で、一方で
メモリーへの第２入出力と結合するためのスイッチング
部材、もう一方でメモリーへの第１入出力と結合するた
めのスイッチング部材を供給され、他の状況下で、第１
入出力に第２入出力を結合させるためのスイッチング部
材を供給されるという特徴をもつ。
【０００９】メモリー回路が、メモリーと、ある状況下
（インテリジェント・モード）で、一方で第２入出力を
メモリーに、もう一方で第１入出力をメモリーに結合す
るための、また他の状況下（ダム・モード）で、第２入
出力を第１入出力に結合するためのスイッチング部材を
供給されているので、ダム・モードで第２プロセッサー
を、第１プロセッサーに属する周辺回路と直接通信させ
られる間、インテリジェント・モードで第２プロセッサ
ーをメモリーと通信させ、かつ、第１プロセッサーをメ
モリーと周辺回路に通信させられる。ここで、スイッチ
ング部材は非常に広い意味で中断されねばならない。真
のハードウエアのスイッチ、つまりポート回路が考慮さ
れねばならないばかりでなく、全コンポーネントが連続
して、すなわち中断せずに相互接続され、特別の方法で
「イネーブル」「セレクト」または「ディレクション」
制御入力をトリガーすることにより、スイッチングがな
されるということが確かに考えられる。
（インテリジェント・モード）で、一方で第２入出力を
メモリーに、もう一方で第１入出力をメモリーに結合す
るための、また他の状況下（ダム・モード）で、第２入
出力を第１入出力に結合するためのスイッチング部材を
供給されているので、ダム・モードで第２プロセッサー
を、第１プロセッサーに属する周辺回路と直接通信させ
られる間、インテリジェント・モードで第２プロセッサ
ーをメモリーと通信させ、かつ、第１プロセッサーをメ
モリーと周辺回路に通信させられる。ここで、スイッチ
ング部材は非常に広い意味で中断されねばならない。真
のハードウエアのスイッチ、つまりポート回路が考慮さ
れねばならないばかりでなく、全コンポーネントが連続
して、すなわち中断せずに相互接続され、特別の方法で
「イネーブル」「セレクト」または「ディレクション」
制御入力をトリガーすることにより、スイッチングがな
されるということが確かに考えられる。
【００１０】本発明のプロセッサー回路の第２実施例
は、第１プロセッサーから発する制御信号に応じてスイ
ッチング部材によってスイッチングが起こるという特徴
をもつ。
は、第１プロセッサーから発する制御信号に応じてスイ
ッチング部材によってスイッチングが起こるという特徴
をもつ。
【００１１】第１プロセッサーから発する制御信号に応
じてスイッチング部材によってスイッチング、または
「イネーブル」「セレクト」もしくは「ディレクショ
ン」制御入力のトリガーリングがおこれば、プロセッサ
ー回路は通信がインテリジェント・モードにあるか、ダ
ム・モードにあるかを決定する。もちろん、これは第２
プロセッサーからの指示に基づいてもおこり得る。しか
し、実際の制御信号はいつも、プロセッサー回路から発
し、それはさまざまな試験目的やバックアップ設備にと
って好都合である。
じてスイッチング部材によってスイッチング、または
「イネーブル」「セレクト」もしくは「ディレクショ
ン」制御入力のトリガーリングがおこれば、プロセッサ
ー回路は通信がインテリジェント・モードにあるか、ダ
ム・モードにあるかを決定する。もちろん、これは第２
プロセッサーからの指示に基づいてもおこり得る。しか
し、実際の制御信号はいつも、プロセッサー回路から発
し、それはさまざまな試験目的やバックアップ設備にと
って好都合である。
【００１２】本発明のプロセッサー回路の第３実施例
は、第１プロセッサーが、第２プロセッサーまたは周辺
回路から発する信号に応じて第１プロセッサーをリセッ
トするためのリセット入力を有するという特徴をもつ。
は、第１プロセッサーが、第２プロセッサーまたは周辺
回路から発する信号に応じて第１プロセッサーをリセッ
トするためのリセット入力を有するという特徴をもつ。
【００１３】第１プロセッサーが、第２プロセッサーま
たは周辺回路から発する信号（ダム・モードの第２プロ
セッサーからの指示に基づき）に応じて第１プロセッサ
ーをリセットするためのリセット入力を有するなら、第
２プロセッサーはダム・モードで第１プロセッサーを
「リセット」することができ、その結果、インテリジェ
ント・モードが選ばれるときのように、第１プロセッサ
ーから制御信号が発する。
たは周辺回路から発する信号（ダム・モードの第２プロ
セッサーからの指示に基づき）に応じて第１プロセッサ
ーをリセットするためのリセット入力を有するなら、第
２プロセッサーはダム・モードで第１プロセッサーを
「リセット」することができ、その結果、インテリジェ
ント・モードが選ばれるときのように、第１プロセッサ
ーから制御信号が発する。
【００１４】本発明はさらに、本発明のプロセッサー回
路を含むシステムに関するものである。
路を含むシステムに関するものである。
【００１５】本発明のシステムは、プロセッサー回路に
結合した第２プロセッサーを有するという特徴をもつ。
結合した第２プロセッサーを有するという特徴をもつ。
【００１６】本発明の目的はとりわけ、第１プロセッサ
ーと第２プロセッサーが互いに互いを同期化できるシス
テムを提供することにある。
ーと第２プロセッサーが互いに互いを同期化できるシス
テムを提供することにある。
【００１７】このため、本発明のシステムは、第２プロ
セッサーがスタート信号に応じて、第１時間インタバル
の後、メモリーの第１フィールドを読み、メモリーの第
１フィールドにエラー信号がストアされていれば、エラ
ーメッセージを発生し、エラー信号がない場合には、第
２時間インタバル内にレディー信号を発生して、このレ
ディー信号をメモリーの第２フィールド内におき、第１
プロセッサーがスタート信号に応じて、自分自身をテス
トし、テストの間にエラーが検出されれば、エラー信号
を発生して第１時間インタバル内に第１フィールドにエ
ラー信号をおき、エラーがない場合には、第２時間イン
タバルの後メモリーの第２フィールドを読むように設計
され、第２時間インタバルは第１時間インタバルよりも
長いという特徴をもつ。
セッサーがスタート信号に応じて、第１時間インタバル
の後、メモリーの第１フィールドを読み、メモリーの第
１フィールドにエラー信号がストアされていれば、エラ
ーメッセージを発生し、エラー信号がない場合には、第
２時間インタバル内にレディー信号を発生して、このレ
ディー信号をメモリーの第２フィールド内におき、第１
プロセッサーがスタート信号に応じて、自分自身をテス
トし、テストの間にエラーが検出されれば、エラー信号
を発生して第１時間インタバル内に第１フィールドにエ
ラー信号をおき、エラーがない場合には、第２時間イン
タバルの後メモリーの第２フィールドを読むように設計
され、第２時間インタバルは第１時間インタバルよりも
長いという特徴をもつ。
【００１８】スタート信号に応じて第１プロセッサーを
テストさせ得るようにし、これによりエラー信号が発生
する場合もしない場合もあるが、および、エラー信号
（または、それに応じて第１プロセッサーが再テストす
る次のスタート信号）に応じ、エラーメッセージを発生
し、エラー信号の欠除に応じてレディー信号を発生し得
ることにより、レディー信号の後しばらくは両プロセッ
サーとも同期状態にある。
テストさせ得るようにし、これによりエラー信号が発生
する場合もしない場合もあるが、および、エラー信号
（または、それに応じて第１プロセッサーが再テストす
る次のスタート信号）に応じ、エラーメッセージを発生
し、エラー信号の欠除に応じてレディー信号を発生し得
ることにより、レディー信号の後しばらくは両プロセッ
サーとも同期状態にある。
【００１９】本発明のシステムの１実施例は、第２プロ
セッサーが第３時間インタバルの後、メモリーの第３フ
ィールドを読み、第３フィールドに第１確認信号がスト
アされていれば、メモリー回路を開始させ、第４時間イ
ンタバル内にメモリーの第４フィールドに開始信号をお
き、第１確認信号がストアされていなければ、エラーメ
ッセージを発し、第５時間インタバルの後、メモリーの
第５フィールドを読み、第５フィールドに第２確認信号
があればＯ．Ｋ．メッセージを発し、なければ、エラー
メッセージを発し、第１プロセッサーがメモリーの第２
フィールドにあるレディー信号に応じて第３時間インタ
バル内に第１確認信号を発して、これをメモリーの第３
フィールドにおき、第４時間インタバルの後、メモリー
の第４フィールドを読み、第４フィールドに開始信号が
ストアされていれば、第２確認信号を発してこれをメモ
リーの第５フィールドに第５時間インタバル内におくよ
うに設計され、第５時間インタバルは第４時間インタバ
ルよりも長く、第４時間インタバルは第３時間インタバ
ルよりも長く、第３時間インタバルは第２時間インタバ
ルよりも長いという特徴をもつ。
セッサーが第３時間インタバルの後、メモリーの第３フ
ィールドを読み、第３フィールドに第１確認信号がスト
アされていれば、メモリー回路を開始させ、第４時間イ
ンタバル内にメモリーの第４フィールドに開始信号をお
き、第１確認信号がストアされていなければ、エラーメ
ッセージを発し、第５時間インタバルの後、メモリーの
第５フィールドを読み、第５フィールドに第２確認信号
があればＯ．Ｋ．メッセージを発し、なければ、エラー
メッセージを発し、第１プロセッサーがメモリーの第２
フィールドにあるレディー信号に応じて第３時間インタ
バル内に第１確認信号を発して、これをメモリーの第３
フィールドにおき、第４時間インタバルの後、メモリー
の第４フィールドを読み、第４フィールドに開始信号が
ストアされていれば、第２確認信号を発してこれをメモ
リーの第５フィールドに第５時間インタバル内におくよ
うに設計され、第５時間インタバルは第４時間インタバ
ルよりも長く、第４時間インタバルは第３時間インタバ
ルよりも長く、第３時間インタバルは第２時間インタバ
ルよりも長いという特徴をもつ。
【００２０】レディー信号に応じて第１プロセッサーが
第１確認信号を発生した後、第２プロセッサーがメモリ
ー回路を開始させて開始信号を発生し、この信号に応じ
て第１プロセッサーが第２確認信号を発生した後、第２
プロセッサーがＯ．Ｋ．メッセージを発するので、両プ
ロセッサーとも通信開始するレディー状態にある。この
インテリジェント・モードにおいて、両プロセッサーは
通信開始することができ、ある優先順位を割り当てるこ
とにより、問題が解決されねばならない（これは、たと
えば、前記米国特許第４，６２０，１１８号に開示され
ている）。本発明のシステムを簡単化し、システムのメ
モリースペースを節約する観点から、メモリーの第１フ
ィールドから第５フィールドの少なくとも幾つかに対
し、同一のスペースを占めるようにアレンジすることが
好都合である。
第１確認信号を発生した後、第２プロセッサーがメモリ
ー回路を開始させて開始信号を発生し、この信号に応じ
て第１プロセッサーが第２確認信号を発生した後、第２
プロセッサーがＯ．Ｋ．メッセージを発するので、両プ
ロセッサーとも通信開始するレディー状態にある。この
インテリジェント・モードにおいて、両プロセッサーは
通信開始することができ、ある優先順位を割り当てるこ
とにより、問題が解決されねばならない（これは、たと
えば、前記米国特許第４，６２０，１１８号に開示され
ている）。本発明のシステムを簡単化し、システムのメ
モリースペースを節約する観点から、メモリーの第１フ
ィールドから第５フィールドの少なくとも幾つかに対
し、同一のスペースを占めるようにアレンジすることが
好都合である。
【００２１】時間インタバル−数が増すにつれ長くなる
−のすべては、スタート信号の瞬間から計算されるとい
うことを指摘する。この時間インタバルが、スタート信
号からカウント開始せずに、たとえば検出信号に応じて
開始するようなハードウエアまたはソフトウエア・カウ
ンターによって実行されるなら、このカウンターによっ
て実行される新しい時間インタバルは、必ずしも数が増
すにつれ長くならなくてよく、このようにして得られた
プロトコルはもっと効率よく進行する。プロトコルの効
率に関しては、２つのプロセッサーにある時間インタバ
ルの後、メモリーのあるフィールドを読ませるのでな
く、その時間インタバルの間、特定フィールドを定期的
にスキャンさせることにより、一層の利点が得られる。
後者の場合、その時間インタバル内にある信号が読まれ
ねばならず、その時間インタバルの後、その信号が見つ
からなければエラーメッセージが発せられる。本発明の
システムおよび該システムの実施例は、定期的にスキャ
ンするプロセッサーをもつシステム、および検出信号に
応じ、必ずしも数が増すにつれ長くならない新しい時間
インタバルを開始するシステムの双方に関するものであ
る。しかし、スタート信号の瞬間から再計算するとき、
再計算された新しい時間インタバルは再び、数が増すほ
ど長くなっている。
−のすべては、スタート信号の瞬間から計算されるとい
うことを指摘する。この時間インタバルが、スタート信
号からカウント開始せずに、たとえば検出信号に応じて
開始するようなハードウエアまたはソフトウエア・カウ
ンターによって実行されるなら、このカウンターによっ
て実行される新しい時間インタバルは、必ずしも数が増
すにつれ長くならなくてよく、このようにして得られた
プロトコルはもっと効率よく進行する。プロトコルの効
率に関しては、２つのプロセッサーにある時間インタバ
ルの後、メモリーのあるフィールドを読ませるのでな
く、その時間インタバルの間、特定フィールドを定期的
にスキャンさせることにより、一層の利点が得られる。
後者の場合、その時間インタバル内にある信号が読まれ
ねばならず、その時間インタバルの後、その信号が見つ
からなければエラーメッセージが発せられる。本発明の
システムおよび該システムの実施例は、定期的にスキャ
ンするプロセッサーをもつシステム、および検出信号に
応じ、必ずしも数が増すにつれ長くならない新しい時間
インタバルを開始するシステムの双方に関するものであ
る。しかし、スタート信号の瞬間から再計算するとき、
再計算された新しい時間インタバルは再び、数が増すほ
ど長くなっている。
【００２２】
【実施例】図１のシステム（パソコン、ＰＣ）は、プロ
セッサー回路１（ＰＣカード）と第２プロセッサー２
（ＰＣプロセッサー）からなっている。プロセッサー回
路１はメモリー３（ランダムアクセスメモリー、ＲＡ
Ｍ）とスイッチング部材４とからなり、３と４が共に１
つのメモリー回路（準二重ポートＲＡＭ、すなわちＱＤ
ＰＲ）を構成している。さらにプロセッサー回路１は、
制御回路５、第１プロセッサー６（６８０００プロセッ
サー）および周辺回路７からなる。
セッサー回路１（ＰＣカード）と第２プロセッサー２
（ＰＣプロセッサー）からなっている。プロセッサー回
路１はメモリー３（ランダムアクセスメモリー、ＲＡ
Ｍ）とスイッチング部材４とからなり、３と４が共に１
つのメモリー回路（準二重ポートＲＡＭ、すなわちＱＤ
ＰＲ）を構成している。さらにプロセッサー回路１は、
制御回路５、第１プロセッサー６（６８０００プロセッ
サー）および周辺回路７からなる。
【００２３】ＲＡＭ３とスイッチング部材４はバス１４
を通じて相互に結合され、バスによって双方のデータと
アドレス・データが伝送される（アドレス・バスとデー
タ・バスは実際には別のものだが簡単にするため１本の
バスにして描いてある。以下、各図のバスも同様）。さ
らに、ＲＡＭ３はそれぞれ接続２３、２４を通じ、スイ
ッチング部材４から「チップ・セレクト」信号と「リー
ド／ライト」信号を受けとる。
を通じて相互に結合され、バスによって双方のデータと
アドレス・データが伝送される（アドレス・バスとデー
タ・バスは実際には別のものだが簡単にするため１本の
バスにして描いてある。以下、各図のバスも同様）。さ
らに、ＲＡＭ３はそれぞれ接続２３、２４を通じ、スイ
ッチング部材４から「チップ・セレクト」信号と「リー
ド／ライト」信号を受けとる。
【００２４】スイッチング部材４はバス１０を通じてＰ
Ｃプロセッサー２に結合され、バス１０はバス１１と一
緒になって制御回路５に結合されている。さらに、スイ
ッチング部材４は接続２５、２６、２７、２８を通じて
制御回路５からさまざまな信号を受けとる。これらの信
号は図２のスイッチング部材の説明のときに、詳細に述
べる。スイッチング部材４はさらに、バス１２を通じて
第１プロセッサー６に結合され、バス１２はバス１３と
一緒になって周辺回路７と制御回路５に結合されてい
る。
Ｃプロセッサー２に結合され、バス１０はバス１１と一
緒になって制御回路５に結合されている。さらに、スイ
ッチング部材４は接続２５、２６、２７、２８を通じて
制御回路５からさまざまな信号を受けとる。これらの信
号は図２のスイッチング部材の説明のときに、詳細に述
べる。スイッチング部材４はさらに、バス１２を通じて
第１プロセッサー６に結合され、バス１２はバス１３と
一緒になって周辺回路７と制御回路５に結合されてい
る。
【００２５】制御回路５はそれぞれ接続２０、２１を通
じ、ＰＣプロセッサー２から「リクエスト」信号と「リ
ード／ライト」信号を受けとり、接続２２を通じＰＣプ
ロセッサー２に「アクノレッジ」信号を返す。また、そ
れぞれ接続２９、３０を通じ第１プロセッサー６から
「リクエスト」信号と「リード／ライト」信号を受けと
り、それぞれ接続３１、３２を通じ「アクノレッジ」信
号と「リセット」信号を第１プロセッサー６に返す。接
続３１を通じて伝送されるアクノレッジ信号に関し、
「ＲＡＭ３アクノレッジ」信号と「周辺回路７アクノレ
ッジ」信号の相違に注意しなければならない。さらに制
御回路５は、それぞれ接続３３、３４を通じ周辺回路７
から「リセット」信号と「ダム・モード」信号を受けと
り、それぞれ接続３５、３６を通じ「チップ・セレク
ト」信号と「リード／ライト」信号を周辺回路７に送
る。
じ、ＰＣプロセッサー２から「リクエスト」信号と「リ
ード／ライト」信号を受けとり、接続２２を通じＰＣプ
ロセッサー２に「アクノレッジ」信号を返す。また、そ
れぞれ接続２９、３０を通じ第１プロセッサー６から
「リクエスト」信号と「リード／ライト」信号を受けと
り、それぞれ接続３１、３２を通じ「アクノレッジ」信
号と「リセット」信号を第１プロセッサー６に返す。接
続３１を通じて伝送されるアクノレッジ信号に関し、
「ＲＡＭ３アクノレッジ」信号と「周辺回路７アクノレ
ッジ」信号の相違に注意しなければならない。さらに制
御回路５は、それぞれ接続３３、３４を通じ周辺回路７
から「リセット」信号と「ダム・モード」信号を受けと
り、それぞれ接続３５、３６を通じ「チップ・セレク
ト」信号と「リード／ライト」信号を周辺回路７に送
る。
【００２６】第１プロセッサー６は、たとえば、モトロ
ーラ社のＭＣ６８０００タイプのものである。それは自
身のＲＡＭとＥＰＲＯＭをもっている（図１には示され
ていない）。周辺回路７は、たとえば、ジーメンス社の
ＳＡＢ８２５２５Ｎタイプの点対象点用のＨＳＣＸ通信
チップである。これを使えば、３２のネットワークが情
報をＰＣカードに伝送することができ、その情報をより
高レベルにセットする。周辺回路は、また、たとえばタ
イプ６８ＣＨ９０１の多機能周辺（ＭＦＰ）チップから
もなる。制御回路５は、たとえばＭＭＩ社のＰＡＬ Ｃ
２２Ｖ１０タイプのようなプログラマブル・アレイ・ロ
ジック（ＰＡＬ）チップからなる。ＲＡＭ３は、たとえ
ば、ＨＭ６２２５６タイプのスタティックＲＡＭを使え
る。
ーラ社のＭＣ６８０００タイプのものである。それは自
身のＲＡＭとＥＰＲＯＭをもっている（図１には示され
ていない）。周辺回路７は、たとえば、ジーメンス社の
ＳＡＢ８２５２５Ｎタイプの点対象点用のＨＳＣＸ通信
チップである。これを使えば、３２のネットワークが情
報をＰＣカードに伝送することができ、その情報をより
高レベルにセットする。周辺回路は、また、たとえばタ
イプ６８ＣＨ９０１の多機能周辺（ＭＦＰ）チップから
もなる。制御回路５は、たとえばＭＭＩ社のＰＡＬ Ｃ
２２Ｖ１０タイプのようなプログラマブル・アレイ・ロ
ジック（ＰＡＬ）チップからなる。ＲＡＭ３は、たとえ
ば、ＨＭ６２２５６タイプのスタティックＲＡＭを使え
る。
【００２７】図１のシステムの動作は次の通りである。
ある状況下（インテリジェント・モード）で、ＰＣプロ
セッサー２はスイッチング部材４とＲＡＭ３を通じ第１
プロセッサー６と通信する。第１プロセッサー６は、ス
イッチング部材４とＲＡＭ３を介さず、直接、周辺回路
７と通信する。これらはすべて、制御回路５の制御下で
行われる。
ある状況下（インテリジェント・モード）で、ＰＣプロ
セッサー２はスイッチング部材４とＲＡＭ３を通じ第１
プロセッサー６と通信する。第１プロセッサー６は、ス
イッチング部材４とＲＡＭ３を介さず、直接、周辺回路
７と通信する。これらはすべて、制御回路５の制御下で
行われる。
【００２８】ＰＣプロセッサー２が第１プロセッサー６
と通信したい場合には、たとえばＰＣプロセッサー２は
第１プロセッサー６に対するデータをもっているので、
ＰＣプロセッサー２は接続２０、２１を通じ制御回路５
に「リクエスト」信号と「ライト」信号を送る。これら
の信号が来ると、制御回路５は「アクノレッジ」信号を
接続２２を通じＰＣプロセッサー２に送り、接続２５〜
２８の１つ以上を通じスイッチング部材４に幾つかの信
号を送る。これらの信号が来ると、スイッチング部材４
はバス１０への入力として接続されている第２入出力を
スイッチする。その後で該入力はバス１４を通じＲＡＭ
３につながれる。アドレスとデータの情報は、バス１
０、スイッチング部材４、およびバス１４を通じＰＣプ
ロセッサー２からＲＡＭ３に送られる。第１プロセッサ
ー６は定期的に「リクエスト」信号と「リード」信号
を、接続２９と３０を通じ制御回路５に送る。これらの
信号が来ると、制御回路５は接続３１を通じ「（ＲＡＭ
３）アクノレッジ」信号を第１プロセッサー６に送り、
接続２５〜２８の１つ以上を通じスイッチング部材４に
幾つかの信号を送る。これらの信号が来ると、スイッチ
ング部材４は出力としてバス１２に接続されている第１
入出力をスイッチする。その後で該出力はバス１４を通
じＲＡＭ３につながれる。１以上のアドレスとデータが
ＲＡＭ３から第１プロセッサー６に送られる。この場
合、第１プロセッサー６はバス１４、スイッチング部材
４およびバス１２を通じＰＣプロセッサー２から出るデ
ータをもつ。こうしてＰＣプロセッサー２と第１プロセ
ッサー６の間に信号がおこる。
と通信したい場合には、たとえばＰＣプロセッサー２は
第１プロセッサー６に対するデータをもっているので、
ＰＣプロセッサー２は接続２０、２１を通じ制御回路５
に「リクエスト」信号と「ライト」信号を送る。これら
の信号が来ると、制御回路５は「アクノレッジ」信号を
接続２２を通じＰＣプロセッサー２に送り、接続２５〜
２８の１つ以上を通じスイッチング部材４に幾つかの信
号を送る。これらの信号が来ると、スイッチング部材４
はバス１０への入力として接続されている第２入出力を
スイッチする。その後で該入力はバス１４を通じＲＡＭ
３につながれる。アドレスとデータの情報は、バス１
０、スイッチング部材４、およびバス１４を通じＰＣプ
ロセッサー２からＲＡＭ３に送られる。第１プロセッサ
ー６は定期的に「リクエスト」信号と「リード」信号
を、接続２９と３０を通じ制御回路５に送る。これらの
信号が来ると、制御回路５は接続３１を通じ「（ＲＡＭ
３）アクノレッジ」信号を第１プロセッサー６に送り、
接続２５〜２８の１つ以上を通じスイッチング部材４に
幾つかの信号を送る。これらの信号が来ると、スイッチ
ング部材４は出力としてバス１２に接続されている第１
入出力をスイッチする。その後で該出力はバス１４を通
じＲＡＭ３につながれる。１以上のアドレスとデータが
ＲＡＭ３から第１プロセッサー６に送られる。この場
合、第１プロセッサー６はバス１４、スイッチング部材
４およびバス１２を通じＰＣプロセッサー２から出るデ
ータをもつ。こうしてＰＣプロセッサー２と第１プロセ
ッサー６の間に信号がおこる。
【００２９】第１プロセッサー６はたとえば周辺回路７
に対するデータをもっているので、周辺回路７を通信し
たい場合、バス１３を通じ制御回路５に周辺回路との通
信を望むという信号を送る。ＲＡＭ３と通信する場合に
は、接続２９、３０を通じ「リクエスト」信号と「ライ
ト」信号を制御回路５に送る。これらの信号がくると、
制御回路５は接続３５、３６を通じ周辺回路７に「チッ
プ・セレクト」信号と「ライト」信号を送る。その後
で、接続３１を通じ第１プロセッサー６に「周辺回路７
アクノレッジ」信号を送る。次にアドレスとデータの情
報が第１プロセッサー６から周辺回路７に送られる。こ
の場合、周辺回路７はバス１３を通じ第１プロセッサー
６から出るデータをもつ。こうして、第１プロセッサー
６と周辺回路７の間に通信がおこる。
に対するデータをもっているので、周辺回路７を通信し
たい場合、バス１３を通じ制御回路５に周辺回路との通
信を望むという信号を送る。ＲＡＭ３と通信する場合に
は、接続２９、３０を通じ「リクエスト」信号と「ライ
ト」信号を制御回路５に送る。これらの信号がくると、
制御回路５は接続３５、３６を通じ周辺回路７に「チッ
プ・セレクト」信号と「ライト」信号を送る。その後
で、接続３１を通じ第１プロセッサー６に「周辺回路７
アクノレッジ」信号を送る。次にアドレスとデータの情
報が第１プロセッサー６から周辺回路７に送られる。こ
の場合、周辺回路７はバス１３を通じ第１プロセッサー
６から出るデータをもつ。こうして、第１プロセッサー
６と周辺回路７の間に通信がおこる。
【００３０】この第１状況下（インテリジェント・モー
ド）で、他の状況（ダム・モード）は、ＰＣプロセッサ
ー２から第１プロセッサー６に上記方法でデータを伴う
アドレスとしてダム指示を送らせることにより、簡単に
選択できる。この指示がくると、第１プロセッサー６は
データを伴うアドレスとしてダム指示を周辺回路７に送
る。これがくると、周辺回路７は接続３４を通じ「ダム
・モード」信号を発する。その後で、第１プロセッサー
６はそれ自身をスイッチ・オフし、（いわゆるＨＡＬＴ
手順により）バス１２から切り離す。これに応じ、制御
回路５は、バス１２に接続されている第１入出力とバス
１０に接続されている第２入出力が互いに結合されるよ
うに、接続２５〜２８の１つ以上を通じ、スイッチング
部材４をトリガーする。この後、ＰＣプロセッサー２と
周辺回路７はＲＡＭ３を使わず、スイッチング部材４を
通じ、互いに直接通信できる。
ド）で、他の状況（ダム・モード）は、ＰＣプロセッサ
ー２から第１プロセッサー６に上記方法でデータを伴う
アドレスとしてダム指示を送らせることにより、簡単に
選択できる。この指示がくると、第１プロセッサー６は
データを伴うアドレスとしてダム指示を周辺回路７に送
る。これがくると、周辺回路７は接続３４を通じ「ダム
・モード」信号を発する。その後で、第１プロセッサー
６はそれ自身をスイッチ・オフし、（いわゆるＨＡＬＴ
手順により）バス１２から切り離す。これに応じ、制御
回路５は、バス１２に接続されている第１入出力とバス
１０に接続されている第２入出力が互いに結合されるよ
うに、接続２５〜２８の１つ以上を通じ、スイッチング
部材４をトリガーする。この後、ＰＣプロセッサー２と
周辺回路７はＲＡＭ３を使わず、スイッチング部材４を
通じ、互いに直接通信できる。
【００３１】このダム・モードにおいて、インテリジェ
ント・モードはデータを伴うアドレスとして周辺回路７
にリセット指示を送るようにＰＣプロセッサー２をアレ
ンジし、リセット指示に応じ周辺回路７は接続３３を通
じ「リセット」信号を送り、「リセット」信号に応じ制
御回路５は接続３２を通じ第１プロセッサー６に「リセ
ット」信号を送り、この「リセット」信号が第１プロセ
ッサーをリセットする結果、再びプロセッサー回路１を
インテリジェント・モードにセットし、あるいは、バス
１１を通じ制御回路５に他のリセット指示を送るように
ＰＣプロセッサーをアレンジし、このリセット指示に応
じ制御回路は第１プロセッサー６に「リセット」信号を
送り、この「リセット」信号が第１プロセッサーをリセ
ットする結果、第１プロセッサーが再開し、それによっ
てプロセッサー回路１をインテリジェント・モードにセ
ットし、あるいは、図１に示されていないスイッチを通
じ信号を制御回路５にマニュアルで送り、この信号に応
じ制御回路５は接続３２を通じ第１プロセッサー６に
「リセット」信号を送り、この「リセット」信号が第１
プロセッサーをリセットする結果、第１プロセッサーが
再開し、それによってプロセッサー回路１をインテリジ
ェント・モードにセットすることにより、簡単に選ばれ
得る。
ント・モードはデータを伴うアドレスとして周辺回路７
にリセット指示を送るようにＰＣプロセッサー２をアレ
ンジし、リセット指示に応じ周辺回路７は接続３３を通
じ「リセット」信号を送り、「リセット」信号に応じ制
御回路５は接続３２を通じ第１プロセッサー６に「リセ
ット」信号を送り、この「リセット」信号が第１プロセ
ッサーをリセットする結果、再びプロセッサー回路１を
インテリジェント・モードにセットし、あるいは、バス
１１を通じ制御回路５に他のリセット指示を送るように
ＰＣプロセッサーをアレンジし、このリセット指示に応
じ制御回路は第１プロセッサー６に「リセット」信号を
送り、この「リセット」信号が第１プロセッサーをリセ
ットする結果、第１プロセッサーが再開し、それによっ
てプロセッサー回路１をインテリジェント・モードにセ
ットし、あるいは、図１に示されていないスイッチを通
じ信号を制御回路５にマニュアルで送り、この信号に応
じ制御回路５は接続３２を通じ第１プロセッサー６に
「リセット」信号を送り、この「リセット」信号が第１
プロセッサーをリセットする結果、第１プロセッサーが
再開し、それによってプロセッサー回路１をインテリジ
ェント・モードにセットすることにより、簡単に選ばれ
得る。
【００３２】リセットはまた、電源電圧をスイッチオフ
した後スイッチオンすることによりなされ得る。この場
合、プロセッサー回路１はインテリジェント・モードで
開始する。
した後スイッチオンすることによりなされ得る。この場
合、プロセッサー回路１はインテリジェント・モードで
開始する。
【００３３】もちろん、制御回路５は信号の不一致を避
けるため、たとえば米国特許第４，６２０，１１８号に
開示されているような調停機能を有していなければなら
ない。
けるため、たとえば米国特許第４，６２０，１１８号に
開示されているような調停機能を有していなければなら
ない。
【００３４】図２に詳細が描かれているスイッチング部
材４の第１入出力４８は、バス１２につながれ、第２入
出力４９はバス１０につながれている。第１入出力４８
は双方向スイッチ４１の第１入出力に、また第２入出力
４９は双方向スイッチ４０の第１入出力にそれぞれつな
がれている。２つの双方向スイッチ４０、４１の第２入
出力はバス４３を通じ互いに結合され、バス１４につな
がっている。スイッチ４０の伝送方向は接続４４を通じ
「ディレクション」信号に応じてセットされ、スイッチ
４１の伝送方向は接続４６を通じ「ディレクション」信
号に応じてセットされる。スイッチ４０は接続４５を通
じ「イネーブル／ディスエイブル」信号に応じスイッチ
オン、またはオフされ、スイッチ４１は接続４７を通じ
「イネーブル／ディスエイブル」信号に応じスイッチオ
ン、またはオフされる。これら４つの信号以外に、制御
ユニット４２は接続２３、２４を通じＲＡＭ３用の信号
を発する。制御ユニット４２は接続２５〜２８を通じ制
御回路５からきた信号に応じ、上記信号の１つ以上を発
する。
材４の第１入出力４８は、バス１２につながれ、第２入
出力４９はバス１０につながれている。第１入出力４８
は双方向スイッチ４１の第１入出力に、また第２入出力
４９は双方向スイッチ４０の第１入出力にそれぞれつな
がれている。２つの双方向スイッチ４０、４１の第２入
出力はバス４３を通じ互いに結合され、バス１４につな
がっている。スイッチ４０の伝送方向は接続４４を通じ
「ディレクション」信号に応じてセットされ、スイッチ
４１の伝送方向は接続４６を通じ「ディレクション」信
号に応じてセットされる。スイッチ４０は接続４５を通
じ「イネーブル／ディスエイブル」信号に応じスイッチ
オン、またはオフされ、スイッチ４１は接続４７を通じ
「イネーブル／ディスエイブル」信号に応じスイッチオ
ン、またはオフされる。これら４つの信号以外に、制御
ユニット４２は接続２３、２４を通じＲＡＭ３用の信号
を発する。制御ユニット４２は接続２５〜２８を通じ制
御回路５からきた信号に応じ、上記信号の１つ以上を発
する。
【００３５】双方向スイッチ４０、４１は、たとえばテ
キサス・インスツルメント社のＳＮ７４ＨＣＴ６４５タ
イプの８本バストランシーバー（３状態）である。制御
ユニット４２はＭＭＩ社のＰＡＬ Ｃ２２Ｖ１０タイプ
のようなプログラマブル・アレイ・ロジック・チップ
（ＰＡＬ）を使うことができる。
キサス・インスツルメント社のＳＮ７４ＨＣＴ６４５タ
イプの８本バストランシーバー（３状態）である。制御
ユニット４２はＭＭＩ社のＰＡＬ Ｃ２２Ｖ１０タイプ
のようなプログラマブル・アレイ・ロジック・チップ
（ＰＡＬ）を使うことができる。
【００３６】ＰＣプロセッサー２がＲＡＭ３に（インテ
リジェント・モードにおいて）アドレスとデータの情報
を送りたいなら、制御回路５は上記のように、接続２５
〜２８を通じスイッチング部材４の制御ユニット４２に
幾つかの信号を送る。これらの信号に応じ、制御ユニッ
ト４２はスイッチ４０をスイッチオンさせる「イネーブ
ル」信号（たとえば、論理“１”）を接続４５を通じ、
スイッチ４０が第１入出力４９を入力として、第２入出
力を出力としてスイッチする「ディレクション」信号
（たとえば、論理“１”）を接続４４を通じ、スイッチ
４１をスイッチオフさせる「ディスエーブル」信号（た
とえば、論理“０”）を接続４７を通じ、ＲＡＭ３を作
動させる「チップ・セレクト」信号（たとえば、論理
“１”）を接続２３を通じ、および、ＲＡＭ３がバス１
０、スイッチ４０、バス４３、バス１４を通じて供給さ
れるアドレスとデータの１つ以上を受けとる「ライト」
信号（たとえば、論理“１”）を接続２４を通じ、発す
る。
リジェント・モードにおいて）アドレスとデータの情報
を送りたいなら、制御回路５は上記のように、接続２５
〜２８を通じスイッチング部材４の制御ユニット４２に
幾つかの信号を送る。これらの信号に応じ、制御ユニッ
ト４２はスイッチ４０をスイッチオンさせる「イネーブ
ル」信号（たとえば、論理“１”）を接続４５を通じ、
スイッチ４０が第１入出力４９を入力として、第２入出
力を出力としてスイッチする「ディレクション」信号
（たとえば、論理“１”）を接続４４を通じ、スイッチ
４１をスイッチオフさせる「ディスエーブル」信号（た
とえば、論理“０”）を接続４７を通じ、ＲＡＭ３を作
動させる「チップ・セレクト」信号（たとえば、論理
“１”）を接続２３を通じ、および、ＲＡＭ３がバス１
０、スイッチ４０、バス４３、バス１４を通じて供給さ
れるアドレスとデータの１つ以上を受けとる「ライト」
信号（たとえば、論理“１”）を接続２４を通じ、発す
る。
【００３７】ＰＣプロセッサー２が１つ以上のアドレス
とデータを（ダム・モードで）周辺回路７に送りたいな
ら、制御回路５は接続２５〜２８を通じスイッチング部
材４の制御ユニット４２に幾つかの信号を送る。これら
の信号がくると、制御ユニット４２は、スイッチ４０を
スイッチオンさせる「イネーブル」信号（たとえば、論
理“１”）を接続４５を通じ、スイッチ４０が第１入出
力４９を入力として第２入出力を出力としてスイッチす
る「ディレクション」信号（たとえば、論理“１”）を
接続４４を通じ、スイッチ４１をスイッチオンさせる
「イネーブル」信号（たとえば、論理“１”）を接続４
７を通じ、スイッチ４１が第１入出力４８を出力として
第２入出力を入力としてスイッチする「ディレクショ
ン」信号（たとえば、論理“０”）を接続４６を通じ、
ＲＡＭ３を作動させた後、周辺回路７がバス１０、スイ
ッチ４０、バス４３、スイッチ４１、バス１２を通じて
供給される１つ以上のアドレスやデータを受けとる「チ
ップ・セレクト」信号（たとえば、論理“０”）を接続
２３を通じ、発する。
とデータを（ダム・モードで）周辺回路７に送りたいな
ら、制御回路５は接続２５〜２８を通じスイッチング部
材４の制御ユニット４２に幾つかの信号を送る。これら
の信号がくると、制御ユニット４２は、スイッチ４０を
スイッチオンさせる「イネーブル」信号（たとえば、論
理“１”）を接続４５を通じ、スイッチ４０が第１入出
力４９を入力として第２入出力を出力としてスイッチす
る「ディレクション」信号（たとえば、論理“１”）を
接続４４を通じ、スイッチ４１をスイッチオンさせる
「イネーブル」信号（たとえば、論理“１”）を接続４
７を通じ、スイッチ４１が第１入出力４８を出力として
第２入出力を入力としてスイッチする「ディレクショ
ン」信号（たとえば、論理“０”）を接続４６を通じ、
ＲＡＭ３を作動させた後、周辺回路７がバス１０、スイ
ッチ４０、バス４３、スイッチ４１、バス１２を通じて
供給される１つ以上のアドレスやデータを受けとる「チ
ップ・セレクト」信号（たとえば、論理“０”）を接続
２３を通じ、発する。
【００３８】接続２５〜２８を通じて制御ユニット４２
に供給される入力信号、および接続２３、２４、４４、
４５、４６、４７を通じ制御回路４２から発する出力信
号の可能な選択を表１に示す（０、１は論理）。
に供給される入力信号、および接続２３、２４、４４、
４５、４６、４７を通じ制御回路４２から発する出力信
号の可能な選択を表１に示す（０、１は論理）。
【００３９】
【表１】
【００４０】すでに指摘したように、制御ユニット４２
はプログラマブル・ロジック・アレイを使って構成でき
る。表１と次の表２ａ、２ｂは適切な状態を単に表とし
て示しているにすぎないことを指摘しておく。実際に
は、制御ユニット４２（および制御回路５）の動作はシ
ーケンシャルであり、状態コーディングから導かれるも
のである。
はプログラマブル・ロジック・アレイを使って構成でき
る。表１と次の表２ａ、２ｂは適切な状態を単に表とし
て示しているにすぎないことを指摘しておく。実際に
は、制御ユニット４２（および制御回路５）の動作はシ
ーケンシャルであり、状態コーディングから導かれるも
のである。
【００４１】接続２５〜２８を通じて供給される入力ワ
ード００００に応じて、接続２３、２４、４４〜４７を
通じて供給される出力ワード…００が発生する。これは
双方向スイッチ４０、４１がそれぞれ「ディスエーブ
ル」信号を供給されていることを意味し、この場合、残
りの出力信号はもちろんどんな可能な値もとり得ると仮
定できる。入力ワード０００１に応じ、データがバス１
０、スイッチ４０、バス４３およびバス１４を通じてＲ
ＡＭ３に送られ、一方、入力ワード００１０に応じ、デ
ータは逆方向に流れる。入力ワード００１１に応じ、デ
ータがバス１２、スイッチ４１、バス４３およびバス１
４を通じてＲＡＭ３に送られ、一方、入力ワード０１０
０に応じて、データは逆向きに流れる。入力ワード１０
００に応じ、バス１０、スイッチ４０、バス４３、およ
びスイッチ４１を通じデータがバス１２に流れ、ＲＡＭ
３は動作を止める「チップ・セレクト」信号を供給さ
れ、一方、入力ワード１００１に応じデータが逆向きに
流れる。これら以外のあらゆる入力ワードの場合、出力
ワードは任意に選ばれ、あるいは図示されていない接続
を通じて伝送される出力信号を伴ってさえ、他のトリガ
リングも可能である。
ード００００に応じて、接続２３、２４、４４〜４７を
通じて供給される出力ワード…００が発生する。これは
双方向スイッチ４０、４１がそれぞれ「ディスエーブ
ル」信号を供給されていることを意味し、この場合、残
りの出力信号はもちろんどんな可能な値もとり得ると仮
定できる。入力ワード０００１に応じ、データがバス１
０、スイッチ４０、バス４３およびバス１４を通じてＲ
ＡＭ３に送られ、一方、入力ワード００１０に応じ、デ
ータは逆方向に流れる。入力ワード００１１に応じ、デ
ータがバス１２、スイッチ４１、バス４３およびバス１
４を通じてＲＡＭ３に送られ、一方、入力ワード０１０
０に応じて、データは逆向きに流れる。入力ワード１０
００に応じ、バス１０、スイッチ４０、バス４３、およ
びスイッチ４１を通じデータがバス１２に流れ、ＲＡＭ
３は動作を止める「チップ・セレクト」信号を供給さ
れ、一方、入力ワード１００１に応じデータが逆向きに
流れる。これら以外のあらゆる入力ワードの場合、出力
ワードは任意に選ばれ、あるいは図示されていない接続
を通じて伝送される出力信号を伴ってさえ、他のトリガ
リングも可能である。
【００４２】いまや、表２ａ（入力信号）と表２ｂ（出
力信号）に基づいて、いわゆるプログラマブル・ロジッ
ク・アレイを使って構成される制御回路５の実行が可能
になる。
力信号）に基づいて、いわゆるプログラマブル・ロジッ
ク・アレイを使って構成される制御回路５の実行が可能
になる。
【００４３】
【表２】
【００４４】
【表３】
【００４５】表２ａ、２ｂにおいて、状況Ａは、インテ
リジェント・モードにおいてＲＡＭ３にデータを収納す
るための、ＰＣプロセッサー２による許可のリクエスト
および確認の獲得に対応する。状況Ｂはインテリジェン
ト・モードにおいてＲＡＭ３からデータを回収するため
の、ＰＣプロセッサー２による許可のリクエストおよび
確認の獲得に対応する。状況Ｃは、インテリジェント・
モードにおいてＲＡＭ３にデータを収納するための、第
１プロセッサー６による許可のリクエストおよび確認の
獲得に対応する。状況Ｄは、インテリジェント・モード
においてＲＡＭ３からデータを回収するための、第１プ
ロセッサー６による許可のリクエストおよび確認の獲得
に対応する。状況Ｅは、インテリジェント・モードにお
いて周辺回路７にデータを収納するための、第１プロセ
ッサーによる許可のリクエストおよび確認の獲得に対応
する。状況Ｆは、インテリジェント・モードにおいて周
辺回路７からデータを回収するための、第１プロセッサ
ー６による許可のリクエストと確認の獲得に対応する。
状況Ｇ（ＰＣプロセッサー２によって直接選択されるダ
ム・モード）と状況Ｉ（ＰＣからの指示に基づき、第１
プロセッサー６の制御下で周辺回路７によって選ばれる
ダム・モード）は、ダム・モードにおいて周辺回路７に
データを収納するためのＰＣプロセッサー２による許可
のリクエストおよび確認の獲得に対応する。状況Ｈ（Ｐ
Ｃプロセッサー２によって直接選ばれるダム・モード）
と状況Ｊ（ＰＣからの指示に基づき、第１プロセッサー
６の制御下、周辺回路７によって選ばれるダム・モー
ド）は、ダム・モードにおいて周辺回路７からデータを
回収するための、ＰＣプロセッサー２による許可のリク
エストおよび確認の獲得に対応する。状況Ｋ（ＰＣプロ
セッサー２からの直接のリセット）と状況Ｌ（ＰＣから
の指示に基づく周辺回路７からのリセット）は、ダム・
モードにおける第１プロセッサー６のリセットに対応す
る。
リジェント・モードにおいてＲＡＭ３にデータを収納す
るための、ＰＣプロセッサー２による許可のリクエスト
および確認の獲得に対応する。状況Ｂはインテリジェン
ト・モードにおいてＲＡＭ３からデータを回収するため
の、ＰＣプロセッサー２による許可のリクエストおよび
確認の獲得に対応する。状況Ｃは、インテリジェント・
モードにおいてＲＡＭ３にデータを収納するための、第
１プロセッサー６による許可のリクエストおよび確認の
獲得に対応する。状況Ｄは、インテリジェント・モード
においてＲＡＭ３からデータを回収するための、第１プ
ロセッサー６による許可のリクエストおよび確認の獲得
に対応する。状況Ｅは、インテリジェント・モードにお
いて周辺回路７にデータを収納するための、第１プロセ
ッサーによる許可のリクエストおよび確認の獲得に対応
する。状況Ｆは、インテリジェント・モードにおいて周
辺回路７からデータを回収するための、第１プロセッサ
ー６による許可のリクエストと確認の獲得に対応する。
状況Ｇ（ＰＣプロセッサー２によって直接選択されるダ
ム・モード）と状況Ｉ（ＰＣからの指示に基づき、第１
プロセッサー６の制御下で周辺回路７によって選ばれる
ダム・モード）は、ダム・モードにおいて周辺回路７に
データを収納するためのＰＣプロセッサー２による許可
のリクエストおよび確認の獲得に対応する。状況Ｈ（Ｐ
Ｃプロセッサー２によって直接選ばれるダム・モード）
と状況Ｊ（ＰＣからの指示に基づき、第１プロセッサー
６の制御下、周辺回路７によって選ばれるダム・モー
ド）は、ダム・モードにおいて周辺回路７からデータを
回収するための、ＰＣプロセッサー２による許可のリク
エストおよび確認の獲得に対応する。状況Ｋ（ＰＣプロ
セッサー２からの直接のリセット）と状況Ｌ（ＰＣから
の指示に基づく周辺回路７からのリセット）は、ダム・
モードにおける第１プロセッサー６のリセットに対応す
る。
【００４６】図３のフローチャートにおいて、次のブロ
ックは次の意味を有する。 ブロック５０：自己テストの開始、第２・第４時間イン
タバルの開始 ブロック５１：自己テストにおいてエラーが検出された
か？ イエス（Ｙ）なら、ブロック５２に進め。ノー（Ｎ）な
ら、ブロック５３に進め。 ブロック５２：エラー信号を発し、第１フィールドに収
納せよ。 ブロック５３：第２時間インタバルの後、第２フィール
ドの内容を読め。 ブロック５４：レディー信号が第３フィールドに現われ
ているか？ イエスなら、ブロック５６に進め。ノーなら、ブロック
５５に進め。 ブロック５５：エラーメッセージを発せよ。 ブロック５６：第１確認信号を発し、第３フィールドに
収納せよ。 ブロック５７：第４時間インタバルの後、第４フィール
ドの内容を読め。 ブロック５８：開始（初期化）信号が第４フィールドに
現われているか？ イエスなら、ブロック６０に進め。ノーなら、ブロック
５９に進め。 ブロック５９：エラーメッセージを発せよ。 ブロック６０：第２確認信号を発し、第５フィールドに
収納せよ。 ブロック６１：第１、第３、第５時間インタバルを開始
せよ。 ブロック６２：第１時間インタバルの後、第１フィール
ドの内容を読め。 ブロック６３：エラー信号が第１フィールドに現われて
いるか？ イエスなら、ブロック６４に進め。ノーなら、ブロック
６５に進め。 ブロック６４：エラーメッセージを発せよ。 ブロック６５：レディー信号を発し、第２フィールドに
収納せよ。 ブロック６６：第３時間インタバルの後、第３フィール
ドの内容を読め。 ブロック６７：第１確認信号が第３フィールドに現われ
ているか？ イエスなら、ブロック６９に進め。ノーなら、ブロック
６８に進め。 ブロック６８：エラーメッセージを発せよ。 ブロック６９：メモリー回路を初期化し、初期化信号を
第４フィールドに収納せよ。 ブロック７０：第５時間インタバルの後、第５フィール
ドの内容を読め。 ブロック７１：第２確認信号が第２フィールドに現われ
ているか？ イエスなら、ブロック７３に進め。ノーなら、ブロック
７２に進め。 ブロック７２：エラーメッセージを発せよ。 ブロック７３：Ｏ．Ｋ．メッセージを発せよ。
ックは次の意味を有する。 ブロック５０：自己テストの開始、第２・第４時間イン
タバルの開始 ブロック５１：自己テストにおいてエラーが検出された
か？ イエス（Ｙ）なら、ブロック５２に進め。ノー（Ｎ）な
ら、ブロック５３に進め。 ブロック５２：エラー信号を発し、第１フィールドに収
納せよ。 ブロック５３：第２時間インタバルの後、第２フィール
ドの内容を読め。 ブロック５４：レディー信号が第３フィールドに現われ
ているか？ イエスなら、ブロック５６に進め。ノーなら、ブロック
５５に進め。 ブロック５５：エラーメッセージを発せよ。 ブロック５６：第１確認信号を発し、第３フィールドに
収納せよ。 ブロック５７：第４時間インタバルの後、第４フィール
ドの内容を読め。 ブロック５８：開始（初期化）信号が第４フィールドに
現われているか？ イエスなら、ブロック６０に進め。ノーなら、ブロック
５９に進め。 ブロック５９：エラーメッセージを発せよ。 ブロック６０：第２確認信号を発し、第５フィールドに
収納せよ。 ブロック６１：第１、第３、第５時間インタバルを開始
せよ。 ブロック６２：第１時間インタバルの後、第１フィール
ドの内容を読め。 ブロック６３：エラー信号が第１フィールドに現われて
いるか？ イエスなら、ブロック６４に進め。ノーなら、ブロック
６５に進め。 ブロック６４：エラーメッセージを発せよ。 ブロック６５：レディー信号を発し、第２フィールドに
収納せよ。 ブロック６６：第３時間インタバルの後、第３フィール
ドの内容を読め。 ブロック６７：第１確認信号が第３フィールドに現われ
ているか？ イエスなら、ブロック６９に進め。ノーなら、ブロック
６８に進め。 ブロック６８：エラーメッセージを発せよ。 ブロック６９：メモリー回路を初期化し、初期化信号を
第４フィールドに収納せよ。 ブロック７０：第５時間インタバルの後、第５フィール
ドの内容を読め。 ブロック７１：第２確認信号が第２フィールドに現われ
ているか？ イエスなら、ブロック７３に進め。ノーなら、ブロック
７２に進め。 ブロック７２：エラーメッセージを発せよ。 ブロック７３：Ｏ．Ｋ．メッセージを発せよ。
【００４７】フローチャートが図３に示され、タイミン
グ図が図４１に示されている同期化プロトコルの動作は
次の通りである。スタート信号（ＳＴＲＴ）に応じて、
第１プロセッサー６は一般に知られている自己テスト
（ＴＳＴ）を開始し、第２時間インタバル（Ｔ２）と第
４時間インタバル（Ｔ４）が開始する（ブロック５
０）。第１時間インタバル（１）、第３時間インタバル
（Ｔ３）および第５時間インタバル（Ｔ５）は同時に開
始する（ブロック６１）。
グ図が図４１に示されている同期化プロトコルの動作は
次の通りである。スタート信号（ＳＴＲＴ）に応じて、
第１プロセッサー６は一般に知られている自己テスト
（ＴＳＴ）を開始し、第２時間インタバル（Ｔ２）と第
４時間インタバル（Ｔ４）が開始する（ブロック５
０）。第１時間インタバル（１）、第３時間インタバル
（Ｔ３）および第５時間インタバル（Ｔ５）は同時に開
始する（ブロック６１）。
【００４８】第１プロセッサー６が自己テストの間にエ
ラーを検出すると（ブロック５１）、ＲＡＭ３の第１フ
ィールドにエラー信号を収納する（ＧＮＲＴ ＥＲＲ）
（ブロック５２）。第１時間インタバル（Ｔ１）の満了
後、ＰＣプロセッサー２はＲＡＭ３の第１フィールドの
内容を読み（ＲＤ１）（ブロック６２）、エラー信号が
第１フィールドに存在すれば（ブロック６３）、ＰＣプ
ロセッサー２はエラーメッセージを発し（ＧＮＲＴ Ｅ
ＲＲ）（ブロック６４）、一方、存在しなければ、ＰＣ
プロセッサー２はレディー信号をＲＡＭ３の第２フィー
ルドに収納する（ＧＮＲＴ ＲＤＹ）（ブロック６
５）。
ラーを検出すると（ブロック５１）、ＲＡＭ３の第１フ
ィールドにエラー信号を収納する（ＧＮＲＴ ＥＲＲ）
（ブロック５２）。第１時間インタバル（Ｔ１）の満了
後、ＰＣプロセッサー２はＲＡＭ３の第１フィールドの
内容を読み（ＲＤ１）（ブロック６２）、エラー信号が
第１フィールドに存在すれば（ブロック６３）、ＰＣプ
ロセッサー２はエラーメッセージを発し（ＧＮＲＴ Ｅ
ＲＲ）（ブロック６４）、一方、存在しなければ、ＰＣ
プロセッサー２はレディー信号をＲＡＭ３の第２フィー
ルドに収納する（ＧＮＲＴ ＲＤＹ）（ブロック６
５）。
【００４９】第１プロセッサー６が何のエラーも検出し
なければ（ブロック５１）、第２時間インタバル（Ｔ
２）の満了後、ＲＡＭ３の第２フィールドの内容を読む
（ＲＤ２）（ブロック５３）。レディー信号が第２フィ
ールドに存在しなければ（ブロック５４）、第１プロセ
ッサー６はエラーメッセージを発し（ＧＮＲＴ ＥＲ
Ｒ）（ブロック５５）、一方存在すれば、ＲＡＭ３の第
３フィールドに第１確認信号を収納する（ＧＮＲＴ Ｃ
Ｎ ＦＭ１）（ブロック５６）。
なければ（ブロック５１）、第２時間インタバル（Ｔ
２）の満了後、ＲＡＭ３の第２フィールドの内容を読む
（ＲＤ２）（ブロック５３）。レディー信号が第２フィ
ールドに存在しなければ（ブロック５４）、第１プロセ
ッサー６はエラーメッセージを発し（ＧＮＲＴ ＥＲ
Ｒ）（ブロック５５）、一方存在すれば、ＲＡＭ３の第
３フィールドに第１確認信号を収納する（ＧＮＲＴ Ｃ
Ｎ ＦＭ１）（ブロック５６）。
【００５０】第３時間インタバル（Ｔ３）の後、ＰＣプ
ロセッサー２はＲＡＭ３の第３フィールドの内容を読む
（ＲＤ３）（ブロック６６）。第１確認信号が第３フィ
ールドに存在しなければ（ブロック６７）、ＰＣプロセ
ッサー２はエラーメッセージを発し（ＧＮＲＴ ＥＲ
Ｒ）（ブロック６８）、一方存在すれば、メモリー回路
（ＲＡＭ３の一部とスイッチング部材４）を初期化し、
ＲＡＭ３の第４フィールドに初期化信号を収納する（Ｇ
ＮＲＴ ＩＮＩ）（ブロック６９）。
ロセッサー２はＲＡＭ３の第３フィールドの内容を読む
（ＲＤ３）（ブロック６６）。第１確認信号が第３フィ
ールドに存在しなければ（ブロック６７）、ＰＣプロセ
ッサー２はエラーメッセージを発し（ＧＮＲＴ ＥＲ
Ｒ）（ブロック６８）、一方存在すれば、メモリー回路
（ＲＡＭ３の一部とスイッチング部材４）を初期化し、
ＲＡＭ３の第４フィールドに初期化信号を収納する（Ｇ
ＮＲＴ ＩＮＩ）（ブロック６９）。
【００５１】第４時間インタバル（Ｔ４）の満了後、第
１プロセッサー６はＲＡＭ３の第４フィールドの内容を
読む（ＲＤ４）（ブロック５７）。初期化信号が、第４
フィールドに存在しなければ（ブロック５８）、第１プ
ロセッサー６はエラーメッセージを発し（ＧＮＲＴ Ｅ
ＲＲ）（ブロック５９）、一方存在すれば、ＲＡＭ３の
第５フィールドに第２確認信号を収納する（ＧＮＲＴ
ＣＮ ＦＭ２）（ブロック６０）。
１プロセッサー６はＲＡＭ３の第４フィールドの内容を
読む（ＲＤ４）（ブロック５７）。初期化信号が、第４
フィールドに存在しなければ（ブロック５８）、第１プ
ロセッサー６はエラーメッセージを発し（ＧＮＲＴ Ｅ
ＲＲ）（ブロック５９）、一方存在すれば、ＲＡＭ３の
第５フィールドに第２確認信号を収納する（ＧＮＲＴ
ＣＮ ＦＭ２）（ブロック６０）。
【００５２】第５時間インタバル（Ｔ５）の後、ＰＣプ
ロセッサー２はＲＡＭ３の第５フィールドの内容を読む
（ＲＤ５）（ブロック７０）。第２確認信号が第１フィ
ールドに存在しなければ（ブロック７１）、ＰＣプロセ
ッサー２はエラーメッセージを発し（ＧＮＲＴ ＥＲ
Ｒ）（ブロック７２）、一方存在すれば、Ｏ．Ｋ．メッ
セージを発する（ＧＮＲＴ ＯＫ）（ブロック７３）。
このようなＯ．Ｋ．メッセージは文字通りにはスクリー
ン上のメッセージからなり、より比喩的には、プログラ
ムが実行され始めることに応じる信号からなる。
ロセッサー２はＲＡＭ３の第５フィールドの内容を読む
（ＲＤ５）（ブロック７０）。第２確認信号が第１フィ
ールドに存在しなければ（ブロック７１）、ＰＣプロセ
ッサー２はエラーメッセージを発し（ＧＮＲＴ ＥＲ
Ｒ）（ブロック７２）、一方存在すれば、Ｏ．Ｋ．メッ
セージを発する（ＧＮＲＴ ＯＫ）（ブロック７３）。
このようなＯ．Ｋ．メッセージは文字通りにはスクリー
ン上のメッセージからなり、より比喩的には、プログラ
ムが実行され始めることに応じる信号からなる。
【００５３】同期化プロトコルの良好な動作のため、も
ちろん、より高い数をもつ時間インタバルがより低い数
をもつ時間インタバルよりも長いことが必要である。各
時間インタバルは、その時間インタバル内に実行される
動作が実際におこり得るように選ばれなければならな
い。こうして選ばれた第１時間インタバルの長さは、第
１プロセッサー６によって実行される自己テストを第１
時間インタバル内にエラー信号を配送させ得るのに十分
でなければならない。もちろん、これはすべての時間イ
ンタバルがスタート信号から計算される場合にのみ適用
される。時間インタバルが、スタート信号からカウント
を開始せず、たとえば検出信号に応じてスタートするハ
ードウエアまたはソフトウエア・カウンターによって実
行されるなら、新しい時間インタバルは必ずしも長さが
増さなくてもよく、こうして得られたプロトコルはより
効率的である。
ちろん、より高い数をもつ時間インタバルがより低い数
をもつ時間インタバルよりも長いことが必要である。各
時間インタバルは、その時間インタバル内に実行される
動作が実際におこり得るように選ばれなければならな
い。こうして選ばれた第１時間インタバルの長さは、第
１プロセッサー６によって実行される自己テストを第１
時間インタバル内にエラー信号を配送させ得るのに十分
でなければならない。もちろん、これはすべての時間イ
ンタバルがスタート信号から計算される場合にのみ適用
される。時間インタバルが、スタート信号からカウント
を開始せず、たとえば検出信号に応じてスタートするハ
ードウエアまたはソフトウエア・カウンターによって実
行されるなら、新しい時間インタバルは必ずしも長さが
増さなくてもよく、こうして得られたプロトコルはより
効率的である。
【００５４】プロトコルの効率に関し、両プロセッサー
をある時間インタバル後にメモリーのあるフィールドを
読ませるようにアレンジするのでなく、その時間インタ
バル中、定期的にそのフィールドをスキャンするように
アレンジすることにより、一層の利点が得られることを
指摘しておく。この場合、ある信号はその時間インタバ
ル内に読まれなければならず、その時間インタバルの
後、その信号が見つからなければ、エラーメッセージが
発せられる。
をある時間インタバル後にメモリーのあるフィールドを
読ませるようにアレンジするのでなく、その時間インタ
バル中、定期的にそのフィールドをスキャンするように
アレンジすることにより、一層の利点が得られることを
指摘しておく。この場合、ある信号はその時間インタバ
ル内に読まれなければならず、その時間インタバルの
後、その信号が見つからなければ、エラーメッセージが
発せられる。
【００５５】特許請求の範囲で規定される排他権は、定
期的にプロセッサーをスキャンするシステムおよび、検
出信号に応じて必ずしも長さを増さない新しい時間イン
タバルを開始するシステムの双方からなることは、何の
証明も要しない。しかし、スタート信号の瞬間から再計
算等すると、その再計算された新しい時間インタバルは
実際には長さを増す。
期的にプロセッサーをスキャンするシステムおよび、検
出信号に応じて必ずしも長さを増さない新しい時間イン
タバルを開始するシステムの双方からなることは、何の
証明も要しない。しかし、スタート信号の瞬間から再計
算等すると、その再計算された新しい時間インタバルは
実際には長さを増す。
【図面の簡単な説明】
【図１】本発明のシステムのブロック図である。
【図２】図１のスイッチング部材４の詳細を示すブロッ
ク図である。
ク図である。
【図３】本発明のシステムで使う同期化プロトコルのフ
ローチャートである。
ローチャートである。
【図４】図３のフローチャートに関連するタイミング図
である。
である。
１…プロセッサー回路（ＰＣカード） ２…第２プロセッサー（ＰＣプロセッサー） ３…メモリー（ＲＡＭ） ４…スイッチング部材 ５…制御回路 ６…第１プロセッサー ７…周辺回路
フロントページの続き (72)発明者 チエン ウイン キュン オランダ国 2273 エイチティ ボールバ ーグ ブルイニング インゲンハウスラー ン 372 (72)発明者 ピータース ロブ オランダ国 2042 シーエイ ザンドボー ルト シーブイディ リンデンストラート ２ エフ24
Claims (7)
- 【請求項１】 ある状況下で、一方で、第２プロセッサ
ーとメモリー回路との通信、もう一方で、第１プロセッ
サーとメモリー回路および周辺回路との通信のために設
計され、別の状況下で、第２プロセッサーと周辺回路と
の通信のために設計されていることを特徴とするメモリ
ー回路の第１入出力に結合され得る第１プロセッサー
と、該第１プロセッサーに結合され得る周辺回路とから
なり、メモリー回路の第２入出力を第２プロセッサーに
結合し得るプロセッサー回路。 - 【請求項２】 前記メモリー回路がメモリーと、ある状
況下で、一方で、第２入出力をメモリーに結合し、もう
一方で、第１入出力をメモリーに結合し、別の状況下
で、第２入出力を第１入出力に結合するためのスイッチ
ング部材とからなることを特徴とする請求項１のプロセ
ッサー回路。 - 【請求項３】 前記スイッチング部材によるスイッチン
グが、第１プロセッサーから発せられる制御信号に応じ
て起こることを特徴とする請求項２のプロセッサー回
路。 - 【請求項４】 前記第１プロセッサーが、第２プロセッ
サーあるいは周辺回路から発せられる信号に応じて第１
プロセッサーをリセットするためのリセット入力を含む
ことを特徴とする、請求項３のプロセッサー回路。 - 【請求項５】 プロセッサー回路に結合される第２プロ
セッサーを含むことを特徴とする、請求項１〜４のいづ
れか１つによるプロセッサー回路からなるシステム。 - 【請求項６】 前記第２プロセッサーが、スタート信号
に応じ、 第１時間インタバルの後、メモリーの第１フィールドを
読み、 メモリーの第１フィールドにエラー信号がストアされて
いれば、エラーメッセージを発し、エラー信号がストア
されていなければ、第２時間インタバル内にレディー信
号を発し、メモリーの第２フィールドにレディー信号を
収納するように設計され、第１プロセッサーが、スター
ト信号に応じ、 自分自身をテストし、テスト中にエラーが検出されれ
ば、エラー信号を発し、第１時間インタバル内に第１フ
ィールドにエラー信号を収納し、エラーが検出されなけ
れば、第２時間インタバルの後、メモリーの第２フィー
ルドを読むように設計され、第２時間インタバルが第１
時間インタバルよりも長いことを特徴とする請求項５の
システム。 - 【請求項７】 第２プロセッサーが、第３時間インタバ
ルの後、メモリーの第３フィールドを読み、 第３フィールドに第１確認信号がストアされていれば、
メモリー回路を初期化し、第４時間インタバル内にメモ
リーの第４フィールドに初期化信号を収納し、第１確認
信号がストアされていなければ、エラーメッセージを発
し、 第５時間インタバルの後、メモリーの第５フィールドを
読み、 第５フィールドに第２確認信号が収納されていれば、
Ｏ．Ｋ．メッセージを発し、第２確認信号が収納されて
いなければ、エラーメッセージを発するように設計さ
れ、 第１プロセッサーが、 メモリーの第２フィールドに収納されたレディー信号に
応じ第３時間インタバル内に第１確認信号を発し、メモ
リーの第３フィールドに第１確認信号を収納し、 第４時間インタバルの後、メモリーの第４フィールドを
読み、 第４フィールドに初期化信号がストアされていれば、第
２確認信号を発し、第５時間インタバル内にメモリーの
第５フィールドに第２確認信号を収納するように設計さ
れ、 第５時間インタバルは第４時間インタバルよりも長く、
第４時間インタバルは第３時間インタバルよりも長く、
第３時間インタバルは第２時間インタバルよりも長いこ
とを特徴とする請求項６のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9301093 | 1993-06-23 | ||
| NL9301093A NL9301093A (nl) | 1993-06-23 | 1993-06-23 | Processorcircuit omvattende een eerste processor, een geheugen en een periferiecircuit, en systeem omvattende het processorcircuit en een tweede processor. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778122A true JPH0778122A (ja) | 1995-03-20 |
Family
ID=19862572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6174668A Pending JPH0778122A (ja) | 1993-06-23 | 1994-06-23 | 第１プロセッサー、メモリーおよび周辺回路からなるプロセッサー回路、および該プロセッサー回路と第２プロセッサーからなるシステム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5574929A (ja) |
| EP (1) | EP0631237B1 (ja) |
| JP (1) | JPH0778122A (ja) |
| AT (1) | ATE189931T1 (ja) |
| DE (1) | DE69423058T2 (ja) |
| NL (1) | NL9301093A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20180098289A (ko) | 2015-12-25 | 2018-09-03 | 도레이 카부시키가이샤 | 수지 조성물 |
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| US7013456B1 (en) | 1999-01-28 | 2006-03-14 | Ati International Srl | Profiling execution of computer programs |
| US7111290B1 (en) | 1999-01-28 | 2006-09-19 | Ati International Srl | Profiling program execution to identify frequently-executed portions and to assist binary translation |
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| US7941647B2 (en) | 1999-01-28 | 2011-05-10 | Ati Technologies Ulc | Computer for executing two instruction sets and adds a macroinstruction end marker for performing iterations after loop termination |
| US6954923B1 (en) | 1999-01-28 | 2005-10-11 | Ati International Srl | Recording classification of instructions executed by a computer |
| US6826748B1 (en) | 1999-01-28 | 2004-11-30 | Ati International Srl | Profiling program execution into registers of a computer |
| US8074055B1 (en) | 1999-01-28 | 2011-12-06 | Ati Technologies Ulc | Altering data storage conventions of a processor when execution flows from first architecture code to second architecture code |
| US6978462B1 (en) | 1999-01-28 | 2005-12-20 | Ati International Srl | Profiling execution of a sequence of events occuring during a profiled execution interval that matches time-independent selection criteria of events to be profiled |
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