JPS5846423A

JPS5846423A - ダイレクトメモリアクセス装置のインタ−フエイス回路

Info

Publication number: JPS5846423A
Application number: JP14441381A
Authority: JP
Inventors: Ryoichi Fujii; 藤井　良一
Original assignee: Tateisi Electronics Co; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1981-09-12
Filing date: 1981-09-12
Publication date: 1983-03-17
Also published as: JPS6012668B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明はダイレクトメモリアクセス（以下、ＤＭＡ）
装置のインターフェイス回路に関し、特に、ＣＰＵ回路
とメモリ回路とＩ１０インターフェイス回路とを含み、
メモリ回路とＩ１０インターフェイス回路に内蔵される
メモリとの間で直接データの送受を行なうダイレクトメ
モリアクセス装置において、メモリ回路とｒ１０インタ
ーフェイス回路に内蔵されるメモリとの間でデータをた
とえば１バイトごとに時分割的にアクセスするようなイ
ンターフェイス回路に関する。

従来より、メモリと１１０回路との間で直接データのア
クセスを行なうＤＭＡ＠置が知られている。このような
りＭＡＩ置において、メモリにデータを書込む場合は、
指定されたバイト数のデータを連続的にメモリに書込ん
だりあるいは指定したバイト数のデータを連続的にメモ
リから読出すものである。したがって、従来のＤＭＡ装
置ではたとえばデータを１バイトごとに時分割的に読出
しおよび書込みを行なうことができない。

すなわち、従来のＤＭＡ装置は、１１０インタ５− −フエイス回路が複数チャネルある場合に、成るチャネ
ルについて複数バイトのデータをメモリと１１０回路と
の間で一方方向に転送した後、そのチャネルにおいて逆
方向にデータを転送するかあるいは他のチャネルの複数
バイトのデータを転送するものである。しかし、従来の
ＤＭＡ装置は、複数チャネルの１１０回路とメモリとの
間で、各チャネル毎に１バイトずつデータを転送するこ
とができない。特に１１０回路内にマイクロプロセッサ
を含むようなりＭＡ装置において、ＣＰＵがマイクロプ
ロセッサよりもたとえば１０倍程度の処理速度を有する
場合には、マイクロプロセッサが１１０回路内に含まれ
るメモリに外部から複数バイトのデータを書込んだ後に
、それらのデータを読出して、メモリに書込む時間が遅
いので、ＣＰＵの遊び時間が長くなってしまう。また、
１１０回路内のメモリに複数バイトのデータを記憶させ
る必要があるので、メモリ容量が不必要に大きくなって
しまう。

そこで、この発明の主たる目的は、外部メモリ６− とＩ１０インターフェイス回路に内蔵されるメモリとの
間でデータをたとえば１バイトごとに時分割的に書込み
および読出しを行なうことのできるようなダイレクトメ
モリアクセス装置のインターフェイス回路を提供するこ
とである。

この発明を要約すれば、ＤＭＡを行なうための読出しま
たは書込みの要求があったとき、読出状態あるいは書込
状態を記憶しておき、それぞれの状態に応じて外部メモ
リの続出アドレスあるいは書込アドレスを出力し、かつ
内部メモリの書込アドレスあるいは続出アドレスを設定
し、外部メモリと内部メモリとの間でデータを１バイト
転送する。そして、たとえば１バイトのデータを外部メ
モリに書込んだ後それまでに記憶していた関連状態記憶
手段をリセットし続出状態記憶手段の記憶状態に基づい
て外部メモリから１バイトのデータを読出して内部メモ
リに転送するように構成したものである。

以下に、図面に示す実施例とともにこの発明をより具体
的に説明する。

第１図はこの発明の一実施例の概略ブロック図である。

まず、第１図を参照してこの発明の一実施例の概略の構
成について説明する。ＣＰＵ回路１にはＣＰＵバス５を
介してチャネル制御回路２とメモリ回路３とＩ１０イン
ターフェイス回路４とが接続される。また、チャネル制
御回路２にはチャネルバス６を介してＩ１０インターフ
ェイス回路４が接続される。Ｉ１０インターフェイス回
路４はチャネル制御回路２に対してＤＭＡ要求を行なう
ものである。チャネル制御回路２はＩ１０インターフェ
イス回路４からＤＭＡ要求があるとＣＰＬＪ回路１に対
してバス要求を与えるものであって、ＣＰＵ回路１から
バス解放があると、チャネル制御回路２はＩ１０インタ
ーフェイス回路４に対してＤＭＡ応答を送り返す。同時
に、チャネル制御回路２はメモリ回路３に対してデータ
の書込信号あるいは続出信号のようなメモリ要求を与え
る。以後、メモ□す回路３とＩ１０インターフェイス回
路４どの間でデータの送受が行なわれる。

第２図はこの発明の一実施例の具体的なブロック図であ
り、第３図は第２図に示すＩ１０インターフェイス回路
４のより詳細なブロック図である。

次に、第２図および第３図を参照して、全体の構成につ
いて簡単に説明する。ＣＰＵ回路１とチャネル制御回路
２は前述の第１図と同じであるが、第１図に示すメモリ
回路３はリードオンリメモリ（ＲＯＭ）３１とランダム
アクセスメモリ（ＲＡＭ）３２とを含む。また、【１０
インターフェイス回路４はマイクロプロセッサ４１とＲ
ＡＭ４２とＤＭＡコントローラ４３と入出力バッファ回
路４４．４：ＤＭＡ制御回路４５とＲＯＭ４８とを含む
。

人出力バッファ回路４４は第３図に示すように、入力バ
ッファ４４１と出力バッファ４４２とゲート回路４４３
とゲート回路４４４とパリティチェック回路４４５とを
含む。入力バッファ４４１はＲＡＭ３２から読出された
データを一時記憶するものであり、出力バッファ４４２
はＲＡＭ４２から読出されたデータを一時記憶するもの
である。

ゲート回路４４３は入力バッファ４４１に一時記憶した
データの読出しを制御するものであり、ゲ９− 一ト回路４４４は出力バッファ４４２に一時記憶されて
いるデータを読出制御するためのものである。

Ｄ　Ｍ　Ａ　ｉｌＪ　Ｉ１１回路４５　Ｇ、ｔ　７　リ
ッ７７　Ｄ　ｙ　７４５１ないし４６２と、チャネルア
ドレス回路４６３゜４６４と、チャネルアドレス出力バ
ッフ７４６５と、ＤＭＡモード設定回路４６６と、チャ
ネル決定回路４７７とを含む。フリップフロップ４５１
は続出状態におけるＤＭＡスタートフリップフロップを
構成し、フリップフロップ４５２は書込状態におけるＤ
ＭＡスタートフリップフロップを構成する。なお、以下
の説明では、ＲＡＭ３２からデータを読出してＲＡＭ４
２にそのデータを書込む状態を続出状態と称し、逆にＲ
ＡＭ４２からデータを読出してＲＡＭ３２に書込む状態
を書込状態と称することにする。フリップフロップ４５
３は読出状態においてＤＭＡコントローラ４３にＤＭＡ
要求を与えるＤＭＡ要求フリップフロップを構成する。

また、フリップフロップ４５４は書込状態におけるＤＭ
Ａ要求フリップフロップを構成１０− する。フリップ７０ツブ４５５は続出状態においてチャ
ネル決定回路４７７にＤＭＡスタートを知らせる。フリ
ップフロップ４５６は書込状態においてチャネル決定回
路４７７にＤＭＡスタートを知らせる。フリップ７０ツ
ブ４５７は続出状態においてＤＭＡを実行中であること
を記憶する。フリップフロップ４５８は書込状態におい
てＤＭＡを実行中であることを記憶する。フリップ７０
ツブ４５９は読出状態あるいは書込状態においてＤＭＡ
を実行中であることを記憶する。フリップフロップ４６
０はＤＭＡの実行が完了したとき完了信号Ｋを出力する
ためのものである。チャネルアドレス回路４６３はＲＡ
Ｍ３２からデータを読出すために、ＲＡＭ３２のアドレ
スを記憶する。また、チャネルアドレス回路４６４はＲ
ＡＭ３２にデータを書込むためのアドレスを記憶するた
めのものである。チャネル決定回路４７７はチャネルア
ドレス回路４６３または４６４を切替えてそのいずれか
に記憶されているアドレスをチャネルアドレス出力バッ
ファ４６５に与えるためのものである。ＤＭＡモード設
定回路４６６はソフトウェアにより周期を可変可能な発
振回路である。ＤＭＡコントローラ４３はＤＭＡ要求を
発生してゲート回路４３１に与えるとともに、続出状態
においてＲＡＭ４２の書込アドレスを指定したり、書込
状態においてＲＡＭ４２の読出アドレスを指定するため
のものである。

第４図は第３図の各部の波形図である。

次に、第１図ないし第４図を参照してこの発明の一実施
例の具体的な動作について説明する。まず、ＲＡＭ３２
からデータを読出してＲＡＭ４２に書込む読出モードに
ついて説明する。チャネルアドレス回路４６３．４６４
にはチャネル制御回路２から見たＲＡＭ３２のアドレス
データが予め記憶されているものとする。なお、この実
施例ではＩ１０インターフェイス回路４は１回路しか示
していないが、実際には１６回路のＩ１０インターフェ
イス回路４を制御可能とされる。しかし、ＤＭＡ要求線
は１本しかないため、いずれのＩ１０インターフェイス
回路４からＤＭＡ！！求が発生されたかを識別するため
にチャネルアドレスが設けられる。チャネルアドレス回
路４６３および４６４に所定のアドレスが記憶されてい
る状態において、Ｉ１０インターフエ・イス回路４内の
マイクロプロセッサ４１はＤＭＡコントローラ４３に対
してＲＡＭ４２の書込先頭アドレス、読出先頭アドレス
およびそれぞれの転送バイト数をセットした後、Ｄ　Ｍ
　Ａの指令信号を与える。応じて、ＤＭＡコントローラ
４３はゲート回路４３１を介してフリップ７０ツブ４５
１．４５２のそれぞれセット入力端に信号を与え、これ
らをセットさせる。

フリップ７０ツブ４５１．４５２のＱ出力端からＨレベ
ル信号がＡＮＤゲート４６７．４６８に個別的に与えら
れる。このとき、チャネル決定回路４７７からＨレベル
の信号１９．２０がＡＮＤゲート４６７．４６８にそれ
ぞれ与えられている。

そして、Ｄ　Ｍ　Ａモード設定口ｌ！１４６６からＨレ
ベルの信号１０がＡＮＤゲート４６７．４６８に与えら
れる。すると、ＡＮＤゲート４６７．４６８のそれぞれ
の出カイ３号によってフリップフロップ１３− ４５３および４５４がセットされる。

フリップ７０ツブ４５３．４５４のＱ出力端からＨレベ
ルの信＠１１．１２が出力される。これらの信号１１．
１２はＤＭＡコントローラ４３とチャネル決定回路４７
７に与えられるとともに、フリップ７０ツブ４５５．４
５６をそれぞれセットする。フリップフロップ４５５．
４５６がセットされると、信号１３．１４がそれぞれＨ
レベルになる。Ｈレベルの信＠１１ないし１４を受けた
チャネル決定回路４７７はゲート４７３を介してチャネ
ルバス６にＤＭＡ要求要求信号比力する。

このＤＭＡ要求信＠Ｅはチャネルバス６を介してチャネ
ル制御回路２に与えられる。

チャネル制御回路２はＤＭＡ要求要求信号比取ると、Ｃ
ＰＵ回路１に対してバス要求を出力するとともに、Ｉ１
０インターフェイス回路４にＤＭＡ要求信＠Ｅの応答信
号として信号Ａを与える。

Ｉ１０インターフェイス回路４のチャネル決定回路４７
７はＤＭＡ応答応答信号量取ると、信号２２を出力して
チャネルアドレス回路４６３からＲ１４− ＡＭ３２の読出アドレスデータを出力させる。なお、前
述のＤＭＡコントローラ４３から読出要求および書込要
求が同時に発生した場合は、必ずチャネルアドレス回路
４６３が優先的に選択されるにうに優先権が持たされて
いる。また、前述の信号２２によって７リツプ７０ツブ
４５７を記憶させてＤＭＡの続出中であることを記憶さ
せる。さらに、チャネル決定回路４７７はチャネルアド
レス送出信号りをチャネルバス６に出力するとともに、
チャネルアドレス出力バッファ４６５のゲート（図示せ
ず）を開く。すると、チャネルアドレス出力バッフ７４
６５に一時記憶されているチャネルアドレス回路４６３
の読出アドレスデータＦないし■がチャネルバス６に出
力される。

一方、チャネル制御回路２は前述のごとりＣＰＵ回路１
に出力したバス要求信号に対して、ＣＰＵ回路１からバ
ス解放信号を受取る。そして、■１０インターフェイス
回路テ、、から出力された続出アドレスデータＦないし
■を判別して、ＲＡＭ３２に対するアドレス信号および
読出信号をＲＡＭ３２に与える。すると、ＲＡＭ３２の
対応のアドレスからデータが読出される。このデータは
データバス５を介してＩ１０インターフェイス回路４の
入力バッファ４４１に与えられる。同時に、チャネル制
御回路２はＩ１０インターフェイス回路４に対してデー
タバス５にデータが出力されたことを示す信号Ｂを与え
る。Ｉ１０インターフェイス回路４のチャネル決定回路
４７７は信号Ｂを受取ると、フリップフロップ４５９を
セットさせるとともに、データバス５に出力されたＲＡ
Ｍ３２のデータを信号Ｂの立上がりにより入力バッファ
４４１に記憶させる。なお、フリップフロップ４５９が
セットされると、ＤＭＡ要求信号Ｅ、Ａ。

Ｄもリセットされる。この状態において、フリップフロ
ップ４５７はセラ１〜されているので、そのＱ出力端か
らＨレベル信号がＡＮＤゲート４７１に与えられる。そ
して、ＡＮＤゲート４７１はフリップ７０ツブ４５９が
セットされたことによって７リツプフロツプ４５５をリ
セットする。

また、Ｉ１０インターフェイス回路４内のＤＭＡコント
ローラ４３はフリップフロップ４５３から信号が与えら
れたことによってスタートしていて、信＠１６を出力す
る。この信号１６はゲート回路４４３に与えられる。ま
た、グー１〜回路４４３には前記ノリツブフロップ４５
９からＨレベル信号が与えられている。この状態におい
て、マイクロプロセッサ４１からＲ／Ｗ信号がゲート回
路４４３に与えられると、ゲート回路４４３は入力バッ
ファ４４１のゲート（図示せず）を開き、それまでに記
憶していたＲＡＭ３２の読出データを内部データバス４
９に出力する。このとき、信号１６の時間だけアドレス
バスおよび書込信号が能動化されている。したがって、
入力バッファ４４１から出力されたＲＡＭ３２の読出デ
ータが、内部データバス４９を介してＲＡＭ４２に与え
られ、ＤＭＡコント【コーラ４３によって指定されるＲ
ＡＭ４２のアドレスにそのデータが書込まれる。ＤＭＡ
コントローラ４３はＲＡＭ４２にデータの書込みを終了
すると、ノリツブフロップ４６０に信号を与えてこれを
セットさせる。すると、フリッ１７− プフロツプ４６０のＱ出力端から終了信号Ｋがチャネル
バス６に出力される。

チャネル制卸回路２はチャネルバス６を介して信号Ｋを
受取ると、ＤＭＡが正常に終了したならば、１バイト終
了信号として信号Ｃをチャネルバス６に出力する。その
後、一定時間経過した後信号Ｂを不能化する。Ｉ１０イ
ンターフェイス回路４では、信号Ｃを受取ると、これを
ＡＮＤゲート４７４の一方入力端に与える。ＡＮＤゲー
ト４７４の他方入力端にはフリップフロップ４５９から
Ｈレベル信号が与えられているので、ＡＮＤゲート４７
４はＨレベル信号を７リツプ７０ツブ４５７に与えてこ
れをリセットする。また、チャネル決定回路４７７は信
号Ｃにつづいて出力される信号Ｂが不能化されたことに
より、フリップフロップ４５９をリセットする。フリッ
プ７０ツブ４５９がリセットされると、フリップ７０ツ
ブ４６０もまたリセットされる。このようにして、ＲＡ
Ｍ３２からＲＡＭ４２に１バイトのデータの転送が行な
われる。

１８− なお、このデータが最終バイトの場合は、チャネル制御
回路２から信号Ｃよりも前にＤ　Ｍ　Ａ指定バ、イ１〜
終了信号ＪがＩ１０インターフ１イス回路４に出力され
る。この信号Ｊ　ｌｊ　Ｉ　／’　Ｏインターフェイス
回路４内のＡＮＤゲート・４７５の一方入力端に与えら
れる。このＡＮＤゲート４７５の他方入力端にはフリッ
プフロップ４５７のＱ出力端からＨレベル信号が与えら
れているので、ＡＮＤゲート４７５はＨレベル信号をフ
リップフロップ４６１のＤ入力端に与える。したがって
、ＡＮＤゲート４７４はＣ信号が立上がるとフリップフ
ロップ４６１をセットする。すると、フリップフ０ツ７
４６１のＱ出力端から信号１７が出力され、マイクロプ
ロセッサ４１に対して指定バイト数のＤＩＬ−Ｉ　Ａが
終了したことを知らせる。同時に、フリップフロップ４
６１の出力信号１７はＯＲゲート４６９を介してフリッ
プフロップ４５１のリセット入力Ｗ、にちえられる。し
たがって、フリップフロップ４５１は指定バイト数のＤ
　Ｆ、４　Ａを終了するとリセットされる。

上述のごとく、ＲＡＭ３２からＲＡＭ４２に１バイトの
データの転送が終了１ノた時点においては、フリップフ
ロップ４５５がリセットされかつフリップフロップ４５
６がセットされた状態を保持している。チャネル決定回
路４７７はフリップフロップ４５６がセットされている
ことにより、信号１９のみを能動化する。そして、再び
モード設定回路４６６からパルス信号１０が出力される
と、ＡＮＤゲート４６８はフリップフロップ４５４をセ
ットさせる。すると、チャネル決定回路４７７はフリッ
プ７０ツブ４５４の出力信号１１とフリップフロップ４
５６の信号１４とに基づいてＤＭＡ要求要求信号子ャネ
ルバス６に出力する。チャネル制御回路２はＤＭＡ要求
要求信号子取ると、前述の説明と同様にして、ＣＰＵ回
路１に対してバス要求を出力し、このＤ　Ｍ　Ａ要求信
号に応答する信号ＡをＩ１０インターフェイス回路４に
与える。チャネル決定回路４７７は信号Ａを受取ると、
今度は信号２１を出力してチャネルアドレス回路４６４
から書込アドレスデータを出力してチャネルアドレス出
力バッファ４６５に一時記憶させる。

同時に、この信号２１によってフリップフロップ４５８
をセットする。そして、信号りによりチャネルアドレス
出力バッファ４６５の書込アドレスデータがチャネルバ
ス６に出力される。そして、チャネル制御回路２は与え
られた書込アドレスデータに基づいてＲＡＭ３２の対応
のアドレスを指定する。一方、書込モードでは信号Ｂは
Ｉｌｏ、インターフェイス回路４に対してデータを要求
する出力信号となる。また、ＤＭＡコントローラ４３は
フリップフロップ４５４がセットされたことにより、１
込モードであることを判別する。そして、ＤＭＡコント
ローラ４３はＲＡＭ４２のアドレスを指定してデータを
読出す。このデータは出力バッファ４４２に一時記憶さ
れる。ＤＭＡコ〕／トローラ４３は信号１６を出力して
フリップ７０ツブ４６０をセットする。フリップフロッ
プ４６０がセットされると、信号Ｋが出力される。チャ
ネル制御回路２は信号Ｋを受取ると、１バイト終了信号
として信号Ｃを出力した後一定時間後信号Ｂを２１− 不能化する。Ｉ１０インターフェイス回路４のＡＮＤゲ
ート４７４は信号Ｃを受取ると、フリップフロップ４５
８をリセットする。また、ＲＡ　Ｍ　４２からＲＡ　Ｍ
　３２に転送したデータが最終バイトの場合は、信＠Ｃ
より以前に送出されるＤＭＡ指定バイト終了信号Ｊと７
リツプ７０ツブ４５８のＱ出力信号とがＡＮＤゲート４
７６に与えられる。

そして、ＡＮＤゲート４７６の出力信号によってフリッ
プ７０ツブ４６２がセットされる。フリップフロップ４
６２がセットされると、マイクロプロセッサ４１に指定
バイト数のデータ転送を終了したことを知らせる。マイ
クロプロセッサ−４１は指定バイト数のデータ転送が終
了したことを判別ると、フリップ７０ツブ４６２をリセ
ットする。

上述のごとり、読出モードにおいてＲＡＭ３２からＲＡ
Ｍ４２に１バイトのデータを転送すると、次は書込モー
ドに移ってＲＡＭ４２か２らＲＡ　Ｍ　３２に１バイト
のデータが転送される。この動作を指定されたバイト数
だけ繰り返し行なう。

なお、ＲＡ　Ｍ　３２からデータを読出したり釘込２２
− んだすすることなく、ＲＡＭ４２にデータを書込みある
いは読出しするだけの場合は、フリップフロップ４５５
．４５６が同時にセラ１〜されない。

このため、ヂャネル決定回路４７７は読出モードおよび
書込モードの動作を終了すると、再び信号１９．２０を
能動状態とし、ＲＡ　Ｍ　４．２の書込動作および読出
動作を連続的に行なうことを可能にする。

また、上述の実施例では、Ｉ１０インターフェイス回路
４が１チヤネルの場合について説明したが、複数チャネ
ルある場合は、成るチャネルの１バイ１−のデータを続
出しおよび書込みを行なった後、他のチャネルにおける
１バイトのデータの読出しおよび嶺込みが行なわれる。

上述のごとく、この実施例によれば、読出モードと１込
モートとを１バイト転送するごとに切替えるようにして
いるので、ＲＡＭ３２とＲＡＭ４２とのデータの転送を
時分割的に行なうことができる。また、Ｉ１０インター
フェイス回路４内に含まれるマイクロプロセッサ４１は
廁込先顕アドレス、読取先頭アドレスおよびそれぞれの
転送最大バイト数をＤＭＡコントローラ４３にセットし
、ＤＭＡスタートをさゼれば、所定バイト数のデータ転
送が終了すると、ＤＭＡ＃了割込みが発生するので、転
送が終了したか否かをいち早く検知できる。このとき、
ＤＭＡは解除されるので、ソフトウェアの負荷の軽減お
よび処理速度の向上が可能となる。

以上のように、この発明によれば、Ｄ　Ｍ　Ａの続出要
求あるいは書込要求に応じて続出状態記憶手段または書
込状態記憶手段をそれぞれセットし、これらのセット出
力に基づいて第１の記憶手段と入出力インターフェイス
手段に含まれる第２の記憶手段との間で転送されるデー
タを時分割的に行なうことができる。したがって、入出
力インターフェイス手段に含まれる第２の記憶手段をバ
ッファとして使用すれば、通信制御を行なう場合のデー
タの送受に有効的に用いることができる。

【図面の簡単な説明】

第゛１図はこの発明の一実施例の全体の概略ブロック図
である。第２図はより具体的なブロック図である。第３
図はＩ１０インターフＩイス回路４の詳細なブロック図
である。茅４図は第３図の各部の波形図である。図において、１はＣＰＵ回路、２はヂャネル制御回路、
３２．４２＋：ＢセＡ〜１．４１はマイクロプロセッサ
、４３はＤＭＡコン１〜ローラ、４４は、人出力バッフ
Ｆ、４５１ないし４６２はフリップ７Ｏツブ、４６３．
４６７１はチャネルアドレス回路、４７７はチ１シネル
決定回路、を示す。特許出願人　立石ＴＩ派株式会社２５− 手　　続　　補　　正　　書　　　　（自発）５６．Ｌ
け２７昭和　　年　　月　　日昭和５６年特許願第１４４４１３号２、発明の名称ダイレクトメモリアクセス装置のインター７１４２回路３、補正を１−る者事件との関係　　特許出願人住所の　６１６京都市右京区花園土堂町１０番地連絡先
電話　（０７５）　　９２１−’５１１１４、補正の対
象（１）明細書の発明の詳細な説明の欄５、補正の内容（１）明細書第１３ページ第８行〜第９行の［応じて、
・・・・・・、グー１〜回路４３１」を［続いてマイク
【］プロセッサ４１はデータバス４９」と補正する。

Claims

【特許請求の範囲】

（１）　第１の中央処理手段、第１の記憶手段。入出力インターフェイス手段および前記第１の記憶手段
と前記入出力インターフェイス手段との間でデータの送
受の制御を行なうための制御手段を備えたダイレクトメ
モリアクセス装置において、前記入出力インターフェイ
ス手段は、第２の中央処理手段、前記入出力インターフェイス手段と前記第１の記憶手段
との間で送受されるデータを記憶する第２の記憶手段、前記第１の記憶手段の読出アドレスを指定するための読
出アドレスデータおよび書込アドレスを指定するための
書込アドレスデータをそれぞれ設定するアドレス設定手
段、ダイレクトメモリアクセスを行なうための読出しまたは
書込みの要求信号を発生する要求信号発生手段、前記要求信号発生手段から出力される続出信号に応じて
続出状態にセットされる続出状態記憶手段、前記要求信号発生手段から出力される書込信号に応じて
書込状態に記憶される書込状態記憶手段、前記続出状態
記憶手段が続出状態にセットされるかあるいは前記書込
状態記憶手段が書込状態にセットされたことに応じて、
前記制御手段にダイレクトメモリアクセスを要求すると
ともに前記アドレス設定手段から前記続出アドレスデー
タあるいは書込アドレスデータを出力させて前記第１の
記憶手段に与えるチャネル決定手段、前記チャネル決定手段が前記第１の記憶手段に前記読出
アドレスデータあるいは書込アドレスデータを与えたこ
とに応じて、前記読出状態記憶手段あるいは書込状態記
憶手段をリセットするリセット手段、ならびに前記続出状態記憶手段が読出状態にセットされるかある
いは前記書込状態記憶手段が書込状態にセットされたこ
とに応じて、前記第２の記憶手段の書込アドレスまたは
続出アドレスを指定して、前記第１の記憶手段と前記第
２の記憶手段との間でデータの送受を行なうＤ　Ｍ　Ａ
　ｉｌｌ　一手段を備えたことを特徴とする、ダイレク
トメモリアクセス装置のインターフェイス回路。
（２）　前記続出状態記憶手段は、前記要求信号発生手段から出力される読出信号に応じて
セットされ、所定のバイト数のデータの送受が完了した
後にリセットされる第１の読出状態記憶手段と、前記第１の続出状態記憶手段がセットされたことに応じ
てセットされ、出力信号を前記ＤＭＡ制御手段に与え、
１バイトのデータの送受が完了した後′にリセットされ
る第２の読出状態記憶手段と、前記第２の読出状態記憶手段がセットされたことに応じ
てセットされ、出力信号を前記チャネル決定手段に与え
、前記リセット手段出力に応じてリセットされる第３の
状態記憶手段とを含む、特許請求の範囲第１項記載のダ
イレクトメモリアクセス装置のインターフェイス回路。
（３）　前記書込状態記憶手段は、前記要求信号発生手段から出力される書込要求信号に応
じてセットされ、所定のバイト数のデータの送受が完了
した後にリセットされる第１の書込状態記憶手段と、前記第１の書込状態記憶手段がセットされたことに応じ
てセットされ、出力信号を前記ＤＭＡ制御手段に与え、
１バイトのデータの送受が完了した後にリセットされる
第２の書込状態記憶手段と、前記第２の書込状態記憶手段がセットされたことに応じ
てセットされ、出力信号を前記チャネル決定手段に与え
、前記リセット手段出力に応じてリセットされる第３の
書込状態記憶手段とを含む、特許請求の範囲第１項記載
のダイレクトメモリアクセス装置のインターフェイス回
路。