JPS6012668B2

JPS6012668B2 - ダイレクトメモリアクセス装置のインタ−フエイス回路

Info

Publication number: JPS6012668B2
Application number: JP14441381A
Authority: JP
Inventors: 良一藤井
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1981-09-12
Filing date: 1981-09-12
Publication date: 1985-04-02
Also published as: JPS5846423A

Description

【発明の詳細な説明】この発明はダイレクトメモリアクセス（以下、ＤＭＡ）
装置のインターフェイス回路に関し、特に、ＣＰＵ回路
とメモリ回路と１／０インターフェイス回路とを含み、
メモリ回路と１／０インターフェイス回路に内蔵される
メモリとの間で直接データの送受を行なうダイレクトメ
モリアクセス装置において、メモリ回路と１／０インタ
ーフェイス回路に内蔵されるメモリとの間でデータをた
とえば１バイトごとに時分割的にアクセスするようなイ
ンターフェイス回路に関する。

従来より、メモＩＪと１／０回路との間で直接データの
アクセスを行なうＤＭＡ装置が知られている。

このようなＤＭＡ装置において、メモリにデータを書込
む場合は、指定されたバイト数のデータを連続的にメモ
リに書込んだあるいは指定したバイト数のデータを連続
的にメモリから読出すものである。したがって、従釆の
ＤＭＡ装置ではたとえばデータを１バイトごとに時分割
的に読出しおよび書込みを行なうことができない。すな
わち、従来のＤＭＡ装置は、１／０インターフェイス回
路が複数チャネルある場合に、或るチャネルについて複
数バイトのデータをメモリと１／０回路との間で一方方
向に転送した後、そのチャネルにおいて逆方向にデータ
を転送するかあるいは他のチャネルの複数バイトのデー
タを転送するものである。

しかし、従来のＤＭＡ装置は、複数チャンネルの１／０
回路とメモリとの間で、各チャネル毎に１バイトずつデ
ータを転送することができない。特に１／０回路内にマ
イクロプロセッサを含むようなＤＭＡ装置において、Ｃ
ＰＵがマイクロプロセッサよりもたとえば１び音程度の
処理速度を有する場合には、マイクロプロセッサが１／
０回路内に含まれるメモリに外部から複数バイトのデー
タを書込んだ後に、それらのデータを議出して、メモリ
に書込む時間が遅いので、ＣＰＵの遊び時間が長くなっ
てしまう。また、１／０回路内のメモ川こ複数バイトの
データを記憶させる必要があるので、メモリ容量が不必
要に大きくなってしまう。そこで、この発明の主たる目
的は、外部メモリと１／０インターフェイス回路に内蔵
されるメモリとの間でデータをたとえば１バイトごとに
時分割的に書込みおよび議出しを行なうことのできるよ
うなダイレクトメモリアクセス装置のインターフェイス
回路を提供することである。

この発明を要約すれば、ＤＭＡを行なうための読出しま
たは書込みの要求があったとき、読出状態あるいは書込
状態を記憶しておき、それぞれの状態に応じて外部メモ
リの続出アドレスあるいは書込アドレスを出力し、かつ
内部メモリの書込アドレスあるいは続出アドレスを設定
し、外部メモリと内部メモリとの間でデータを１バイト
転送する。

そして、たとえば１バイトのデータを外部メモリに書込
んだ後それまでに記憶していた書込状態記憶手段をリセ
ットし読出状態記憶手段の記憶状態に基づいて外部メモ
リから１バイトのデータを議出して内部メモＩＪＩこ転
送するように構成したものである。以下に、図面に示す
実施例とともにこの発明をより具体的に説明する。

第１図はこの発明の一実施例の概略ブロック図である。

まず、第１図を参照してこの発明を一実施例の概略の構
成について説明する。ＣＰＵ回路１にはＣＰＵバス５を
介してチャネル制御回路２とメモリ回路３と１／０イン
ターフェイス回路４とが接続される。また、チャネル制
御回路２にはチャネルバス６を介して１／０インターフ
ェイス回路４が接続される。１／０インターフェイス回
磯４はチャネル制御回路２に対してＤＭＡ要求を行なう
ものである。

チャネル制御回路２は１／０インターフェイス回路４か
らＤＭＡ要求があるとＣＰＵ回路１に対してバス要求を
与えるものであって、ＣＰＵ回路１からバス解放がある
と、チャネル制御回路２は１／０インターフェイス回路
４に対してＤＭＡ応答を送り返す。同時に、チャネル制
御回路２はメモリ回路３に対してデータの書込信号ある
いは読出信号のようなメモリ要求を与える。以後、メモ
リ回路３と１／０インターフェイス回路４との間でデー
タの送受が行なわれる。第２図はこの発明の一実施例の
具体的なブロック図であり、第３図は第２図に示す１／
０インターフェイス回路４のより詳細なブロック図であ
る。次に、第２図および第３図を参照して、全体の構成
について簡単に説明する。

ＣＰＵ回路１とチャネル制御回路２は前述の第１図と同
じであるが、第１図に示すメモリ回路３はリードオンリ
メモリ（ＲＯＭ）３１とランダムアクセスメモリ（ＲＡ
Ｍ）３２とを含む。また、１／０インターフェイス回路
４はマイクロプロセッサ４１とＲＡＭ５４２とＤＭＡコ
ントローラ４３と入出力バッファ回路４４とＤＭＡ制御
回路４５とＲＯＭ４８とを含む。入出力バッファ回路４
４は第３図に示すように、入力バッファ４４１と出力バ
ッファ４４２とゲート回路４４３とゲート回路４４４と
パリティチェック回路４４５とを含む。入力バッファ４
４１はＲＡＭ３２から説出されたデータを一時記憶する
ものであり、出力バッファ４４２はＲＡＭ４２から読出
されたデータを一時記憶するものである。ゲート回路４
４３は入力バッファ４４１に一時記憶したデータの議出
しを制御するものであり、ゲート回路４４４は出力バッ
ファ４４２に一時記憶されているデータを謙出制御する
ためのものである。ＤＭＡ制御回路４５はフリツブフロ
ツプ４５１ないし４６２と、チャネルアドレス回路４６
３，４６４と、チャネルアドレス出力バッファ４６５と
、ＤＭＡモード設定回路４６６と、チャネル決定回路４
７７とを含む。

フリツプフロツプ４５１は謙出状態におけるＤＭＡスタ
ートフリップフロツプを構成し、フリツプフロツプ４６
２は書込状馳におけるＤＭＡスタートフリツプフロツブ
を構成する。なお、以下の説明では、ＲＡＭ３２からデ
ータを議出してＲＡＭ４２にそのデータを書込む状態を
謙出状態と称し、逆にＲＡＭ４２からデータを議出して
ＲＡＭ３２に書込む状態を書込状態と称することにする
。フリップフロップ４５３は謙出状態においてＤＭＡコ
ントローラ４３にＤＭＡ要求を与えるＤＭＡ要求フリツ
プフロツプを構成する。また、フリップフロツプ４５４
は書込状態におけるＤＭＡ要求フリツプフロツプを構成
する。フリツプフロツプ４５５は謙出状態においてチャ
ネル決定回路４７７にＤＭＡスタートを知らせる。フリ
ツプフロップ４５６は書込状態においてチャネル決定回
路４７７にＤＭＡスタートを知らせる。フリップフロッ
ブ４５７は謙母状態においてＯＭＡを実行中であること
を記憶する。フリップフロップ４５８は書込状態におい
てＤＭＡを実行中であることを記憶する。フリップフロ
ップ４５９は謙出状態あるいは書込状態においてＤＭＡ
を実行中であることを記憶する。フリップフロップ４６
０はＤＭＡの実行が完了したとき完了信号Ｋを出力する
ためのものである。チャネルアドレス回路４６３はＲＡ
Ｍ３２からデータを読出すために、ＲＡＭ３２のアドレ
スを記憶する。また、チャネルアドレス回路４６４はＲ
ＡＭ３２にデータを書込むためのアドレスを記憶するた
めのものである。チャネル決定回路４７７はチャネルア
ドレス回路４６３または４６４を切替えてそのいずれか
に記憶されているアドレスをチャネルアドレス出力バッ
ファ４６５に与えるためのものである。ＤＭＡモード設
定回路４６６はソフトウェアにより周期を可変可館な発
振回路である。ＤＭＡコントローラ４３はＤＭＡ要求を
発生してゲート回路４３１に与えるとともに、語出状態
においてＲＡＭ４２の書込アドレスを指定したり、書込
状態においてＲＡＭ４２の続出アドレスを指定するため
のものである。第４図は第３図の各部の波形図である。

次に、第１図ないし第４図を参照してこの発明の−実施
例の具体的な動作について説明する。

まず、ＲＭＡ３２からデータを議出してＲＡＭ４２に書
込む謙出モードについて説明する。チャネルアドレス回
路４６３，４６４にはチャネル制御回路２から見たＲＡ
Ｍ３２のアドレスデータが予め記憶されているものとす
る。なお、この実施例では１／０インターフェイス回路
４は１回路しか示していないが、実際には１６回路の１
／０インターフェイス回路４を制御可能とされる。しか
し、ＤＭＡ要求線は１本しかないため、いずれの１／○
インターフェイス回路４からＤＭＡ要求が発生されたか
を識別するためにチャネルアドレスが設けられる。チャ
ネルアドレス回路４６３および４６４に所定のアドレス
が記憶されている状態において、１／０インターフェイ
ス回路４内のマイクロプロセッサ４１はＤＭＡコントロ
ーラ４３に対してＲＡＭ４２の書込先頭アドレス、読出
先鎖アドレスおよびそれぞれの転送バイト数をセットし
た後、ＤＭＡの指令信号を与える。続いてマイクロプロ
セッサ４１はデータバス４９介してフリップフロツプ４
５１，４５２のそれぞれセット入力端に信号を与え、こ
れらをセットさせる。フリップフロツプ４５１，４５２
のＱ出力端からＨレベル信号がＡＮＤゲート４６７，４
６８に個別的に与えられる。このとき、チャネル決定回
路４７７からＨレベルの信号１９，２０がＡＮＤゲート
４６７，４６８にそれぞれ与えられている。そして、Ｄ
ＭＡモード設定回路４６６からＨレベルの信号１０がＡ
ＮＤゲート４６７，４６８に与えられる。すると、ＡＮ
Ｄゲ−ト４６７，４６８のそれぞれの出力信号によって
フリップフロツプ４５３および４５４がセットされる。
フリツプフロツプ４５３，４５４のＱ出力端からＨレベ
ルの信号１１，１２が出力される。

これらの信号１１，１２はＤＭＡコントローラ４３と
チャネル決定回路４７７に与えられるとともに、フリツ
プフロツプ４５５，４５６とそれぞれセットする。フリ
ツプフロツプ４５５，４５６がセットされると、信号１
３，１４がそれぞれ日レベルになる。Ｈレベルの信号１
１ないし１４を受けたチャネル決定回路４７７はゲート
４７３を介してチャネルバス６にＤＭＡ要求信号Ｅを出
力する。このＤＭＡ要求信号Ｅはチャネルバス６を介し
てチャネル制御回路２に与えられる。チャネル制御回路
２はＤＭＡ要求信号Ｅを受取ると、ＣＰＵ回路１に対し
てバス要求を出力するとともに、１／０インターフェイ
ス回路４にＤＭＡ要求信号８の応答信号として信号Ａを
与える。

１／０インターフェイス回路４のチャネル決定回路４７
７はＤＭＡ応答信号Ａを受取ると、信号２２を出力して
チャネルアドレス回路４６３からＲＡＭ３２の続出アド
レスデータを出力させる。

なお、前述のＤＭＡコントローラ４３から読出要求およ
び誓込要求が同時に発生した場合は、必ずチャネルアド
レス回路４６３が優先的に選択されるように優先権が持
たされている。また、前述の信号２２によってフリップ
フロツプ４５７を記憶させてＤＭＡの謙出中であること
を記憶させる。さらに、チャネル決定回路４７７はチャ
ネルアドレス送出信号Ｄをチャネルバス６に出力すると
ともに、チャネルアドレス出力バッファ４６５のゲート
（図示せず）を開く。すると、チャネルアドレス出力バ
ッファ４６５に一時記憶されているチャネルアドレス回
路４６３の続出アドレスデータＦないし１がチャネルバ
ス６に出力される。一方、チャネル制御回路２は前述の
ごとくＣＰＵ回路１に出力したバス要求信号に対して、
ＣＰＵ回路１からバス解放信号を受取る。

そして、１／０インターフェイス回路４から出力された
続出アドレスデータＦないし１を判別して、ＲＡＭ３２
に対するアドレス信号および読出信号をＲＡＭ３２に与
える。すると、ＲＡＭ３２の対応のアドレスからデータ
が読出される。このデータはデータバス５を介して１／
０インターフェイス回路４の入力バッファ４４１に与え
られる。同時に、チャネル制御回路２は１／０インター
フェイス回路４に対してデ−タバス５にデータが出力さ
れたことを示す信号Ｂを与える。１／０インターフェイ
ス回路４のチャネル決定回路４７７は信号Ｂを受取ると
、フリップフロップ４５９をセットさせるとともに、デ
ータバス５に出力されたＲＡＭ３２のデータを信号Ｂの
立上がりにより入力バッファ４４１に記憶させる。

なお、フリップフロップ４５９がセットされると、ＤＭ
Ａ要求信号Ｅ，Ａ．Ｄもリセツトされる。この状態にお
いて、フリツプフロツプ４５７はセットされているので
、そのＱ出力端からＨレベル信号がＡＮＤゲート４７１
に与えられる。そして、ＡＮＤゲート４７１はフリツプ
フロツプ４５９がセットされたことによってフリツプフ
ロツプ４５５をリセツトする。また、１／０インターフ
ェイス回路４内のＤＭＡコントローラ４３はフリツプフ
ロツプ４５３から信号が与えられたことによってスター
トしていて、信号１６を出力する。

この信号１６はゲート回路４４３に与えられる。また、
ゲート回路４４３には前記フリツプフロツプ４５９から
Ｈレベル信号が与えられている。この状態において、マ
イクロプロセッサ４１からＲ／Ｗ信号がゲート回路４４
３に与えられると、ゲート回路４４３は入力バッファ４
４１のゲート（図示せず）を開き、それまでに記憶して
いたＲＡＭ３２の謙出データを内部データバス４９に出
力する。このとき、信号１６の時間だけアドレスバスお
よび書込信号が能動化されている。したがって、入力バ
ッファ４４１から出力されたＲＡＭ３２の謙出データが
、内部データバス４９を介してＲＡＭ４２に与えられ、
ＤＭＡコントローラ４３によって指定されるＲＡＭ４２
のアドレスにそのデータが書込まれる。ＤＭＡコントロ
ーラ４３はＲＡＭ４２にデータの書込みを終了すると、
フリップフロッブ４６０に信号を与えてこれをセットさ
せる。すると、フリップフロツプ４６０のＱ出力端から
終了信号Ｋがチャネルバス６に出力される。チャネル制
御回路２はチャネルバス６を介して信号Ｋを受取ると、
ＤＭＡが正常に終了したならば、１バイト終了信号とし
て信号Ｃをチャネルバス６に出力する。

その後、一定時間経過した後信号Ｂを不能化する。１／
０インターフェイス回路４では、信号Ｃを受取ると、こ
れをＡＮＤゲート４７４の一方入力端に与える。

ＡＮＤゲート４７４の他方入力端にはフリップフロツプ
４５９からＨレベル信号が与えられているので、ＡＮＤ
ゲート４７４はＨレベル信号をフリップフロツプ４５７
に与えてこれをリセットする。また、チャネル決定回路
４７７は信号Ｃにつづいて出力される信号Ｂが不能化さ
れたことにより、フリップフロツプ４５９をリセットす
る。フリツプフロツプ４５９がリセットされると、フリ
ツプフロツプ４６０もまたリセットされる。このように
して、ＲＡＭ３２からＲＡＭ４２に１バイトのデータの
転送が行なわれる。なお、このデータが最終バイトの場
合は、チャネル制御回路２から信号Ｃよりも前にＤＭＡ
指定バイト終了信号Ｊが１／０インターフェイス回路４
に出力される。

この信号Ｊは１／０インターフェイス回路４内のＡＮＤ
ゲート４７５の一方入力端に与えられる。このＡＮＤゲ
ート４７５の他方入力機にはフリップフロツプ４５７の
Ｑ出力端から日レベル信号が与えられているので、ＡＮ
Ｄゲート４７５はＨレベル信号をフリツプフロツプ４６
１のＤ入力端に与える。したがって、ＡＮＤゲート４７
４はＣ信号が立上がるとフリツプフロツプ４６１をセッ
トする。すると、フリツブフロツプ４６１のＱ出力端か
ら信号１７が出力され、マイクロプロセッサ４１に対し
て指定バイト数のＤＭＡが終了したことを知られる。同
時に、フリツプフロツプ４６１の出力信号１７はＯＲゲ
ート４６９を介してフリツプフロツプ４５１のリセツト
入力端に与えられる。したがって、フリップフロツプ４
５１は指定バイト数のＤＭＡを終了するとりセットされ
る。上述のごとく、ＲＡＭ３２からＲＡＭ４２に１バイ
トのデータの転送が終了した時点においては、フリツプ
フロツプ４５５がリセツトされかつフリップフロップ４
５６がセットされた状態を保持している。チャネル決定
回路４７７はフリップフロップ４５６がセットされてい
ることにより、信号１９のみを能動化する。そして、再
びモード設定回路４６６からパルス信号１０が出力され
ると、ＡＮＤゲート４６８はフリツプフロツプ４５４を
セットさせる。すると、チャネル決定回路４７７はフリ
ツプフロツプ４５４の出力信号１１とフリップフロップ
４５６の信号１４とに基づいてＤＭＡ要求信号Ｅをチャ
ネルバス６に出力する。チャネル制御回路２はＤＭＡ要
求信号Ｂを受取ると、前述の説明と同機にして、ＣＰＵ
回路１に対してバス要求を出力し、このＤＭＡ要求信号
に応答する信号Ａを１／０インターフェイス回路４に与
える。チャネル決定回路４７７は信号Ａを受取ると、今
度は信号２１を出力してチャネルアドレス回路４６４か
ら書込アドレスデータを出力してチャネルアドレス出力
バッファ４６５に一時記憶させる。同時に、この信号２
１によってフリツプフロップ４５８をセットする。そし
て、信号Ｄによりチャネルアドレス出力バッファ４６５
の書込アドレスデータがチャネルバス６に出力される。
そして、チャネル制御回路２は与えられた書込アドレス
データに基づいてＲＡＭ３２の対応のアドレスを指定す
る。一方、誓込モードでは信号Ｂは１／０インターフェ
イス回路４に対してデータを要求する出力信号となる。
また、ＤＭＡコントローラ４３はフリツプフロツプ４５
４がセットされたことにより、書込モードであることを
判別する。そして、ＤＭＡコントローラ４３はＲＡＭ４
２のアドレスを指定してデータを読出す。このデータは
出力バッファ４４２に一時記憶される。ＤＭＡコントｏ
−ラ４３は信号１６を出力してフリツプフロツプ４６０
をセットする。フリツプフロップ４６０がセットされる
と、信号Ｋが出力される。チャネル制御回路２は信号Ｋ
を受取ると、１バイト終了信号として信号Ｃを出力した
後−定時間後信号Ｂを不能化する。１／０インターフェ
イス回路４のＡＮＤゲート４７４は信号Ｃを受取ると、
フリップフロツプ４５８をリセツトする。

また、ＲＡＭ４２からＲＡＭ３２に転送したデータが最
終バイトの場合は、信号Ｃより以前に送出されるＤＭＡ
指定バイト終了信号Ｊとフリッブフロツプ４５８のＱ出
力信号とがＡＮＤゲート４７６に与えられる。そして、
ＡＮＤゲート４７６の出力信号によってフリツプフロツ
プ４６２がセットされる。フリツプフロツプ４６２がセ
ットされると、マイクロプロセッサ４１に指定バイト数
のデータ転送を終了したことを知らせる。マイクロプロ
セッサ４１は指定バイト数のデータ転送が終了したこと
を判別ると、フリップフロップ４６２をリセツトする。
上述のごとく、読出モ‐ド‘こおいてＲＡＭ３２からＲ
ＡＭ４２に１バイトのデータを転送すると、次は書込モ
ード‘こ移ってＲＡＭ４２からＲＡＭ３２に１バイトの
データが転送される。

この動作を指定されたバイト数だけ繰り返し行なう。な
お、ＲＡＭ３２からデータを議出したり蔓込んだりする
ことなく、ＲＡＭ４２にデータを青込みあるいは議出し
するだけの場合は、フリツプフロツプ４５５，４５６が
同時にセットされない。このため、チャネル決定回路４
７７は謙出モードおよび書込モードの動作を終了すると
、再び信号１９，２０を能動状態とし、ＲＡＭ４２の書
込動作および務出動作を連続的に行なうことを可能にす
る。また、上述の実施例では、１／０インターフェイス
回路４が１チャネルの場合について説明したが、複数チ
ャネルある場合は、或るチャネルの１バイトのデータを
議出しおよび書込みを行なった後、他のチャネルにおけ
る１バイトのデータの議出しおよび書込みが行なわれる
。

上述のごとく、この実施例によれば、謙出モ−ドと書込
モードとを１バイト転送するごとに切替えるようにして
いるので、ＲＡＭ３２とＲＡＭ４２とのデータの転送を
時分割的に行なうことができる。

また、１／０インターフェイス回路４内に含まれるマイ
クロプロセッサ４１は書込先頭アドレス、謙取先頭アド
レスおよびそれぞれの転送最大バイト数をＤＭＡコント
ローラ４３にセットし、ＯＭＡスタートをさせれば、所
定バイト数のデータ転送が終了すると、ＤＭＡ終了割込
みが発生するので、転送が終了したか否かをいち早く検
知できる。このとき、ＤＭＡは解除されるので、ソフト
ウェアの負荷の経減および処理速度の向上が可能となる
。以上のように、この発明によれば、ＤＭＡの謙出要求
あるいは書込要求に応じて読出状態記憶手段または書込
状態記憶手段をそれぞれセットし、これらのセット出力
に基づいて第１の記憶手段と入出力ィンタ−フェイス手
段に含まれる第２の記憶手段との間で転送されるデータ
を時分割的に行なうことができる。

したがって、入出力インターフェイス手段に含まれる第
２の記憶手段をバッファとして使用すれば、通信制御を
行なう場合のデータの送受に有効的に用いることができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体の概略ブロック図で
ある。第２図はより具体的なブロック図である。第３図は１／
０ィンタ−フェイス回路４の詳細なブロック図である。
第４図は第３図の各部の波形図である。図において、１
はＣＰＵ回路、２はチャネル制御回路、３２，４２はＲ
ＡＭ、４１はマイクロプロセッサ、４３はＤＭＡコント
ローラ、４４は、入出力バッファ、４５１なし、し４６
２はフリツプフロツプ、４６３，４６４はチャネルアド
レス回賂、４７７はチャネル決定回路、を示す。多１図秦Ｚ図繁う図券４図

Claims

【特許請求の範囲】１第１の中央処理手段、第１の記憶手段、入出力イン
ターフエイス手段および前記第１の記憶手段と前記入出
力インターフエイス手段との間でデータの送受の制御を
行なうための制御手段を備えたダイレクトメモリアクセ
ス装置において、前記入出力インターフエイス手段は、
第２の中央処理手段、前記入出力インターフエイス手段
と前記第１の記憶手段との間で送受されるデータを記憶
する第２の記憶手段、前記第１の記憶手段の読出アドレ
スを指定するための読出アドレスデータおよび書込アド
レスを指定するための書込アドレスデータとそれぞれ設
定するアドレス設定手段、ダイレクトメモリアクセスを
行なうための読出しまたは書込みの要求信号を発生する
要求信号発生手段、前記要求信号発生手段から出力され
る読出信号に応じて読出状態にセツトされる読出状態記
憶手段、前記要求信号発生手段から出力される書込信号
に応じて書込状態に記憶される書込状態記憶手段、前記
読出状態記憶手段が読出状態にセツトされるかあるいは
前記書込状態記憶手段が書込状態にセツトされたことに
応じて、前記制御手段にダイレクトメモリアクセスを要
求するとともに前記アドレス設定手段から前記続出アド
レスデータあるいは書込アドレスデータを出力させて前
記第１の記憶手段に与えるチヤネル決定手段、前記チヤ
ネル決定手段が前記第１の記憶手段に前記続出アドレス
データあるいは書込アドレスデータを与えたことに応じ
て、前記読出状態記憶手段あるいは書込状態記憶手段を
リセツトするリセツト手段、ならびに前記読出状態記憶
手段が読出状態にセツトされるかあるいは前記書込状態
記憶手段が書込状態にセツトされたことに応じて、前記
第２の記憶手段の書込アドレスまたは続出アドレスを指
定して、前記第１の記憶手段と前記第２の記憶手段との
間でデータの送受を行なうＤＭＡ制御手段を備えたこと
を特徴とする、ダイレクトメモリアクセス装置のインタ
ーフエイス回路。２前記読出状態記憶手段は、前記要求信号発生手段から出力される読出信号に応じて
セツトされ、所定のバイト数のデータの送受が完了した
後にリセツトされる第１の読出状態記憶手段と、前記第
１の読出状態記憶手段がセツトされたことに応じてセツ
トされ、出力信号を前記ＤＭＡ制御手段に与え、１バイ
トのデータの送受が完了した後にリセツトされる第２の
読出状態記憶手段と、前記第２の読出状態記憶手段がセ
ツトされたことに応じてセツトされ、出力信号を前記チ
ヤネル決定手段に与え、前記リセツト手段出力に応じて
リセツトされる第３の状態記憶手段とを含む、特許請求
の範囲第１項記載のダイレクトメモリアクセス装置のイ
ンターフエイス回路。３前記書込状態記憶手段は、前記要求信号発生手段か
ら出力される書込要求信号に応じてセツトされ、所定の
バイト数のデータの送受が完了した後にリセツトされる
第１の書込状態記憶手段と、前記第１の書込状態記憶手
段がセツトされたことに応じてセツトされ、出力信号を
前記ＤＭＡ制御手段に与え、１バイトのデータの送受が
完了した後にリセツトされる第２の書込状態記憶手段と
、前記第２の書込状態記憶手段がセツトされたことに応
じてセツトされ、出力信号を前記チヤネル決定手段に与
え、前記リセツト手段出力に応じてリセツトされる第３
の書込状態記憶手段とを含む、特許請求の範囲第１項記
載のダイレクトメモリアクセス装置のインターフエイス
回路。