JPS6217780B2 - - Google Patents
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- JPS6217780B2 JPS6217780B2 JP54097594A JP9759479A JPS6217780B2 JP S6217780 B2 JPS6217780 B2 JP S6217780B2 JP 54097594 A JP54097594 A JP 54097594A JP 9759479 A JP9759479 A JP 9759479A JP S6217780 B2 JPS6217780 B2 JP S6217780B2
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- Japan
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- data
- cpu
- memory
- dma
- transfer
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- 230000015654 memory Effects 0.000 claims description 59
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は、データ転送方式に関し、特にマルチ
CPU構成の上位と下位のメモリ間のデータ転送
方式に関するものである。
CPU構成の上位と下位のメモリ間のデータ転送
方式に関するものである。
端末装置には、マイクロ・プロセツサを中央処
理装置（以下CPUと記す）とするマルチCPU構
成のものがあり、上位CPUにメモリが設けられ
るとともに下位CPUにもメモリが独立して設け
られる。
理装置（以下CPUと記す）とするマルチCPU構
成のものがあり、上位CPUにメモリが設けられ
るとともに下位CPUにもメモリが独立して設け
られる。
このようなマルチCPU構成の端末装置におい
て、従来、上位CPU側のメモリと下位CPU側の
メモリ間でデータ転送を行う場合、上位CPU側
のダイレクト・メモリ・アクセスを行うコントロ
ーラ（以下DMAコントローラと記す）を用い
て、上位CPU側メモリと下位CPU側メモリの特
定領域間、あるいは上位CPU側メモリと下位側
データ・レジスタ間でDMAモードにより転送を
行つている。
て、従来、上位CPU側のメモリと下位CPU側の
メモリ間でデータ転送を行う場合、上位CPU側
のダイレクト・メモリ・アクセスを行うコントロ
ーラ（以下DMAコントローラと記す）を用い
て、上位CPU側メモリと下位CPU側メモリの特
定領域間、あるいは上位CPU側メモリと下位側
データ・レジスタ間でDMAモードにより転送を
行つている。
第１図は、従来のマルチCPU構成におけるデ
ータ転送方式のブロツク図である。
ータ転送方式のブロツク図である。
第１図において、鎖線から左が上位CPU側の
装置であり、右が下位CPU側の装置である。下
位CPU４がDMAリクエスト発生部６を起動し
て、上位CPU１側のDMAコントローラ３に対し
てリクエスト信号を送出することにより、DMA
転送が開始される。すなわち、DMAコントロー
ラ３が上位CPU側メモリ２をアクセスしてDMA
転送データ（DMA DATA）を順次読出し、デー
タ・バス１０を介し下位側のデータ・レジスタ８
あるいは下位CPU側メモリ５の特定領域にデー
タを転送する。双方向バス・ドライバ７は、デー
タを増幅して下位または上位方向に送出するもの
である。下位側の固定エリアに対してDMA転送
が行われると、下位CPU４あるいは下位側の入
出力コントロール部（図示省略）は、データ転送
ごとにデータ・レジスタ８あるいはメモリ５の特
定領域をアクセスして、上位側からの転送データ
を下位側メモリ５に格納するか、あるいは外部に
出力する必要があり、また固定エリアに格納され
たデータを処理した後に、次のDMAリクエスト
を送出する必要がある。
装置であり、右が下位CPU側の装置である。下
位CPU４がDMAリクエスト発生部６を起動し
て、上位CPU１側のDMAコントローラ３に対し
てリクエスト信号を送出することにより、DMA
転送が開始される。すなわち、DMAコントロー
ラ３が上位CPU側メモリ２をアクセスしてDMA
転送データ（DMA DATA）を順次読出し、デー
タ・バス１０を介し下位側のデータ・レジスタ８
あるいは下位CPU側メモリ５の特定領域にデー
タを転送する。双方向バス・ドライバ７は、デー
タを増幅して下位または上位方向に送出するもの
である。下位側の固定エリアに対してDMA転送
が行われると、下位CPU４あるいは下位側の入
出力コントロール部（図示省略）は、データ転送
ごとにデータ・レジスタ８あるいはメモリ５の特
定領域をアクセスして、上位側からの転送データ
を下位側メモリ５に格納するか、あるいは外部に
出力する必要があり、また固定エリアに格納され
たデータを処理した後に、次のDMAリクエスト
を送出する必要がある。
また、上位メモリ２と下位メモリ５またはデー
タ・レジスタ８間で複数バイトのデータ転送を行
う場合、下位CPU４は下位側メモリ５の特定領
域あるいはデータ・レジスタ８にセツトされたデ
ータを上位側に送出し終つたことを検知すると、
次のデータをその特定領域あるいはデータ・レジ
スタ８にセツトする必要がある。
タ・レジスタ８間で複数バイトのデータ転送を行
う場合、下位CPU４は下位側メモリ５の特定領
域あるいはデータ・レジスタ８にセツトされたデ
ータを上位側に送出し終つたことを検知すると、
次のデータをその特定領域あるいはデータ・レジ
スタ８にセツトする必要がある。
一方、上依側メモリ２の転送データの格納アド
レスおよび転送数は、上位側のDMAコントロー
ラ３が制御している。
レスおよび転送数は、上位側のDMAコントロー
ラ３が制御している。
このように、第１図では、上位CPU１を介す
ることなく、直接上位側メモリ２をアクセスして
下位側メモリ５の特定領域あるいは下位側デー
タ・レジスタ８との間でデータ転送することがで
きるが、その場合に下位CPU４はDMAモードに
よる１バイトのデータ転送ごとに常に転送データ
の処理に関与して制御を行う必要があり、その間
拘束されてしまうので下位CPU４の有効利用が
計れないという欠点がある。
ることなく、直接上位側メモリ２をアクセスして
下位側メモリ５の特定領域あるいは下位側デー
タ・レジスタ８との間でデータ転送することがで
きるが、その場合に下位CPU４はDMAモードに
よる１バイトのデータ転送ごとに常に転送データ
の処理に関与して制御を行う必要があり、その間
拘束されてしまうので下位CPU４の有効利用が
計れないという欠点がある。
本発明の目的は、このような欠点を除去するた
め、DMAモードによる１バイトのデータ転送ご
とに下位CPUが転送データを処理することな
く、自動的に指定数のデータ転送が可能で、下位
CPUを有効に利用することができるデータ転送
方式を提供することにある。
め、DMAモードによる１バイトのデータ転送ご
とに下位CPUが転送データを処理することな
く、自動的に指定数のデータ転送が可能で、下位
CPUを有効に利用することができるデータ転送
方式を提供することにある。
マルチCPU構成の上位CPU側メモリと下位
CPU側メモリ間でデータの転送を行う場合、上
位側メモリの転送データの格納アドレスおよび転
送数を制御する上位側DMAコントローラを有す
るデータ転送方式において、DMA転送ごとに前
記上位側DMAコントローラにより更新されるア
ドレス・カウンタを下位側に設置し、下位側メモ
リの転送データの格納アドレスが下位CPUによ
り初期設定された後は、該DMAコントローラと
アドレス・カウンタの制御の下に、上位CPU側
メモリと下位CPU側メモリ間で直接、DMAモー
ドによる指定数のデータ転送を行うことに特徴が
ある。
CPU側メモリ間でデータの転送を行う場合、上
位側メモリの転送データの格納アドレスおよび転
送数を制御する上位側DMAコントローラを有す
るデータ転送方式において、DMA転送ごとに前
記上位側DMAコントローラにより更新されるア
ドレス・カウンタを下位側に設置し、下位側メモ
リの転送データの格納アドレスが下位CPUによ
り初期設定された後は、該DMAコントローラと
アドレス・カウンタの制御の下に、上位CPU側
メモリと下位CPU側メモリ間で直接、DMAモー
ドによる指定数のデータ転送を行うことに特徴が
ある。
以下、本発明の実施例を、第２図により説明す
る。
る。
第２図では、上位側メモリ２と下位側メモリ５
との間で、直接DMA転送を行い、データ・レジ
スタは使用しない。また、上位側メモリ２の転送
データの格納アドレス、および転送数の制御は、
従来と同じように上位側のDMAコントローラ３
により行われるが、下位側メモリ５の転送データ
の格納アドレスは、下位側のアドレス・カウンタ
９により制御される。このアドレス・カウンタ９
は、最初DMA転送開始前に下位CPU４によりプ
ログラムで初期設定された後、DMAによるデー
タ転送ごとに、上位側DMAコントローラ３から
出力されるデータ転送用のストローブ信号により
順次更新されて、下位側メモリ５の格納アドレス
を設定する。また、下位側におけるデータの転送
数の制御は、上位側のDMAコントローラ３が指
定数のデータの転送終了時に出力する信号を下位
側で受信し、データ転送の終了を知ることにより
行われる。
との間で、直接DMA転送を行い、データ・レジ
スタは使用しない。また、上位側メモリ２の転送
データの格納アドレス、および転送数の制御は、
従来と同じように上位側のDMAコントローラ３
により行われるが、下位側メモリ５の転送データ
の格納アドレスは、下位側のアドレス・カウンタ
９により制御される。このアドレス・カウンタ９
は、最初DMA転送開始前に下位CPU４によりプ
ログラムで初期設定された後、DMAによるデー
タ転送ごとに、上位側DMAコントローラ３から
出力されるデータ転送用のストローブ信号により
順次更新されて、下位側メモリ５の格納アドレス
を設定する。また、下位側におけるデータの転送
数の制御は、上位側のDMAコントローラ３が指
定数のデータの転送終了時に出力する信号を下位
側で受信し、データ転送の終了を知ることにより
行われる。
また、上位側メモリ２と下位側メモリ５とのデ
ータ転送において、下位側にデータ・レジスタを
用いることなく、両CPUのデータ・バス１０を
双方向バス・ドライバ７のみを介して接続し、直
接メモリ間でデータ転送を行う。上位側DMAコ
ントローラ３は、下位側よりDMAリクエスト信
号を受付けると、上位CPU１と下位CPU４を同
時にフローテイング状態にして、メモリ間のデー
タ転送を行う。
ータ転送において、下位側にデータ・レジスタを
用いることなく、両CPUのデータ・バス１０を
双方向バス・ドライバ７のみを介して接続し、直
接メモリ間でデータ転送を行う。上位側DMAコ
ントローラ３は、下位側よりDMAリクエスト信
号を受付けると、上位CPU１と下位CPU４を同
時にフローテイング状態にして、メモリ間のデー
タ転送を行う。
第２図の動作を、順序にしたがつて説明する。
先ず、上位CPU１がDMAコントローラ３に対
してデータ転送開始時のメモリ２の先頭アドレ
ス、および転送データ数をセツトした後、下位
CPU４にDMA転送指令を出し、この指令を受け
た下位CPU４はデータ転送開始時のメモリ５の
先頭アドレスをアドレス・カウンタ９にセツトす
る。次に、下位CPU４の出力命令によりDMAリ
クエスト発生部６が起動され、DMAコントロー
ラ３に対してDMAリクエストを送出する。
してデータ転送開始時のメモリ２の先頭アドレ
ス、および転送データ数をセツトした後、下位
CPU４にDMA転送指令を出し、この指令を受け
た下位CPU４はデータ転送開始時のメモリ５の
先頭アドレスをアドレス・カウンタ９にセツトす
る。次に、下位CPU４の出力命令によりDMAリ
クエスト発生部６が起動され、DMAコントロー
ラ３に対してDMAリクエストを送出する。
DMAコントローラ３は、DMAリクエストを受
付けると、上位CPU１および下位CPU４の両
CPUに対してホールド・リクエストを送出し、
両CPUがホールド・リクエストを受付けてホー
ルド・アツク信号をDMAコントローラ３に返送
してくると、DMAコントローラ３はメモリ２の
指定アドレス領域とメモリ５のアドレス・カウン
タ９により指定されたアドレス領域との間で１バ
イトのデータ転送を行う。
付けると、上位CPU１および下位CPU４の両
CPUに対してホールド・リクエストを送出し、
両CPUがホールド・リクエストを受付けてホー
ルド・アツク信号をDMAコントローラ３に返送
してくると、DMAコントローラ３はメモリ２の
指定アドレス領域とメモリ５のアドレス・カウン
タ９により指定されたアドレス領域との間で１バ
イトのデータ転送を行う。
１バイトのデータ転送が終了すると、次のデー
タ転送のために、上位側メモリ２のアドレスは
DMAコントローラ３により更新される。一方、
下位側メモリ５では、データ転送時にDMAコン
トローラ３より出力されるDMAアツク信号のデ
ータ転送終了を示す立上り部分でアドレス・カウ
ンタ９が更新され、次のデータ転送用エリアが設
定される。同時に、DMAリクエスト発生部６に
起動をかけると、発生部６は一定時間後にDMA
コントローラ３に対してDMAリクエストを発生
し、次のデータ転送を開始させる。
タ転送のために、上位側メモリ２のアドレスは
DMAコントローラ３により更新される。一方、
下位側メモリ５では、データ転送時にDMAコン
トローラ３より出力されるDMAアツク信号のデ
ータ転送終了を示す立上り部分でアドレス・カウ
ンタ９が更新され、次のデータ転送用エリアが設
定される。同時に、DMAリクエスト発生部６に
起動をかけると、発生部６は一定時間後にDMA
コントローラ３に対してDMAリクエストを発生
し、次のデータ転送を開始させる。
以下、順次同じようにして、DMAモードによ
るメモリ間のデータ転送が、上位側DMAコント
ローラ３に設定された回数だけ行われる。下位
CPU側では、指定された回数のデータ転送が終
了したときに、DMAコントローラ３から出力さ
れるデータ転送終了信号によりデータ転送の終了
を知り、転送回数の管理を行う。第３図は、第２
図の具体的な信号線を示すブロツク図である。
るメモリ間のデータ転送が、上位側DMAコント
ローラ３に設定された回数だけ行われる。下位
CPU側では、指定された回数のデータ転送が終
了したときに、DMAコントローラ３から出力さ
れるデータ転送終了信号によりデータ転送の終了
を知り、転送回数の管理を行う。第３図は、第２
図の具体的な信号線を示すブロツク図である。
上位CPU１および下位CPU４は、別個のアド
レス・バス１２，１３と共通のデータ・バス１０
を有している。DMAリクエスト発生部６かDMA
コントローラ３に対するDMAリクエストは、
DMAリクエスト信号線１８を介して送出され、
またDMAコントローラ３から上位CPU１および
下位CPU４に対するホールド・リクエストは、
ホールド・リクエスト信号線２０を介して送出さ
れ、両CPUからのホールド・アツク信号は、ホ
ールド・アツク信号線１９，２１を介して返送さ
れる。
レス・バス１２，１３と共通のデータ・バス１０
を有している。DMAリクエスト発生部６かDMA
コントローラ３に対するDMAリクエストは、
DMAリクエスト信号線１８を介して送出され、
またDMAコントローラ３から上位CPU１および
下位CPU４に対するホールド・リクエストは、
ホールド・リクエスト信号線２０を介して送出さ
れ、両CPUからのホールド・アツク信号は、ホ
ールド・アツク信号線１９，２１を介して返送さ
れる。
１バイトのデータ転送終了後、次のデータ転送
のため、DMAコントローラ３内部では上位側メ
モリ２のアクセスのためのアドレスが更新され、
また、DMAコントローラ３からアドレス・カウ
ンタ９に対しDMAアツク信号線１７を介して下
位側メモリ５のアクセスのためのアドレスを更新
する。同時に、DMAアツク信号線１７を介して
DMAリクエスト発生部６に対し起動をかけ、
DMAリクエスト信号線１８を介してリクエスト
を発生させる。これにより、DMAコントローラ
３はメモリ・アクセス信号線１５，１６を介して
上位側メモリ２と下位側メモリ５をアクセスし、
データ転送を行わせる。
のため、DMAコントローラ３内部では上位側メ
モリ２のアクセスのためのアドレスが更新され、
また、DMAコントローラ３からアドレス・カウ
ンタ９に対しDMAアツク信号線１７を介して下
位側メモリ５のアクセスのためのアドレスを更新
する。同時に、DMAアツク信号線１７を介して
DMAリクエスト発生部６に対し起動をかけ、
DMAリクエスト信号線１８を介してリクエスト
を発生させる。これにより、DMAコントローラ
３はメモリ・アクセス信号線１５，１６を介して
上位側メモリ２と下位側メモリ５をアクセスし、
データ転送を行わせる。
以上説明したように、本発明によれば、１バイ
ト・データの転送終了ごとに下位CPUのプログ
ラム処理が不要となり、次のデータが下位側メモ
リのデータ転送用エリアに自動的にセツトされ、
また転送されたデータの処理終了を待たずに次の
データ転送のためのDMAリクエストが自動的に
発生されるので、下位CPUはその空き時間を他
の処理に使用することができ、有効利用が計れ
る。また、上位CPU側にDMAコントローラを設
置するだけで、上位側メモリと下位側メモリの間
のDMAモードによるデータ転送が可能である。
ト・データの転送終了ごとに下位CPUのプログ
ラム処理が不要となり、次のデータが下位側メモ
リのデータ転送用エリアに自動的にセツトされ、
また転送されたデータの処理終了を待たずに次の
データ転送のためのDMAリクエストが自動的に
発生されるので、下位CPUはその空き時間を他
の処理に使用することができ、有効利用が計れ
る。また、上位CPU側にDMAコントローラを設
置するだけで、上位側メモリと下位側メモリの間
のDMAモードによるデータ転送が可能である。
第１図は従来のマルチCPU構成のデータ転送
方式を示すブロツク図、第２図は本発明の実施例
を示すマルチCPU構成のデータ転送方式のブロ
ツク図、第３図は第２図の具体的な信号線を示す
ブロツク図である。 １：上位CPU、２：上位CPU側メモリ、３：
DMAコントローラ、４：下位CPU、５：下位
CPU側メモリ、６：DMAリクエスト発生部、
７：双方向データ・バス・ドライバ、８：デー
タ・レジスタ、９：アドレス・カウンタ、１０：
データ・バス、１１：マルチプレクサ、１２，１
３：アドレス・バス、１４：アンド・ゲート、１
５，１６：メモリ・アクセス信号線、１７：
DMAアツク信号線、１８：DMAリクエスト信号
線、１９，２１：ホールド・アツク信号線、２
０：ホールド・リクエスト信号線。
方式を示すブロツク図、第２図は本発明の実施例
を示すマルチCPU構成のデータ転送方式のブロ
ツク図、第３図は第２図の具体的な信号線を示す
ブロツク図である。 １：上位CPU、２：上位CPU側メモリ、３：
DMAコントローラ、４：下位CPU、５：下位
CPU側メモリ、６：DMAリクエスト発生部、
７：双方向データ・バス・ドライバ、８：デー
タ・レジスタ、９：アドレス・カウンタ、１０：
データ・バス、１１：マルチプレクサ、１２，１
３：アドレス・バス、１４：アンド・ゲート、１
５，１６：メモリ・アクセス信号線、１７：
DMAアツク信号線、１８：DMAリクエスト信号
線、１９，２１：ホールド・アツク信号線、２
０：ホールド・リクエスト信号線。
Claims (1)
- １ マルチCPU構成の上位CPU側メモリと下位
CPU側メモリ間でデータの転送を行う場合、上
位側メモリの転送データの格納アドレスおよび転
送数を制御する上位側DMAコントローラを有す
るデータ転送方式において、DMA転送ごとに前
記上位側DMAコントローラにより更新されるア
ドレス・カウンタを下位側に設置し、下位側メモ
リの転送データの格納アドレスが下位CPUによ
り初期設定された後は、該DMAコントローラと
アドレス・カウンタの制御の下に、上位CPU側
メモリと下位CPU側メモリ間で直接、DMAモー
ドによる指定数のデータ転送を行うことを特徴と
するデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9759479A JPS5622124A (en) | 1979-07-31 | 1979-07-31 | Data transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9759479A JPS5622124A (en) | 1979-07-31 | 1979-07-31 | Data transfer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5622124A JPS5622124A (en) | 1981-03-02 |
| JPS6217780B2 true JPS6217780B2 (ja) | 1987-04-20 |
Family
ID=14196554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9759479A Granted JPS5622124A (en) | 1979-07-31 | 1979-07-31 | Data transfer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5622124A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999522A (ja) * | 1982-11-30 | 1984-06-08 | Canon Inc | 入出力制御方式 |
| JPS59141229U (ja) * | 1983-03-12 | 1984-09-20 | 株式会社クボタ | 回転同調式変速装置 |
| JP2878276B2 (ja) * | 1986-03-19 | 1999-04-05 | キヤノン株式会社 | メモリ制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363834A (en) * | 1976-11-18 | 1978-06-07 | Nippon Telegr & Teleph Corp <Ntt> | End offering system |
-
1979
- 1979-07-31 JP JP9759479A patent/JPS5622124A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363834A (en) * | 1976-11-18 | 1978-06-07 | Nippon Telegr & Teleph Corp <Ntt> | End offering system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5622124A (en) | 1981-03-02 |
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