JPH07334476A - プログラム転送装置 - Google Patents
プログラム転送装置Info
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- JPH07334476A JPH07334476A JP6128477A JP12847794A JPH07334476A JP H07334476 A JPH07334476 A JP H07334476A JP 6128477 A JP6128477 A JP 6128477A JP 12847794 A JP12847794 A JP 12847794A JP H07334476 A JPH07334476 A JP H07334476A
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- cpu
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Abstract
(57)【要約】
【目的】 メインＣＰＵに負担をかけることなく、サブ
ＣＰＵ側のＲＯＭをなくすこと。 【構成】 メインＣＰＵ１１とサブＣＰＵ１２とを備え
た制御システムにおいて、メインＣＰＵ側にサブＣＰＵ
１２用のプログラムデータを含むデータを格納したＲＯ
Ｍ１６を設け、サブＣＰＵ側にこのサブＣＰＵ１２用の
プログラムデータを含むデータを格納するＲＡＭ１９と
このＲＡＭ１９に対するデータ書き込みを制御するＤＭ
ＡＣ２０とを設け、イニシャル時にメインＣＰＵ１１に
より制御されてＤＭＡＣ２０に対して転送設定する専用
バスバッファ２２とＲＯＭ１６内に格納されたサブＣＰ
Ｕ１２用のプログラムデータをＲＡＭ１９へ転送するラ
ッチ２３及びバッファ２４とを有するインタフェース１
５を設け、イニシャル時にサブＣＰＵ１２用のプログラ
ムデータをメインＣＰＵ側からサブＣＰＵ側のＲＡＭ１
９にダウンロードさせるようにした。
ＣＰＵ側のＲＯＭをなくすこと。 【構成】 メインＣＰＵ１１とサブＣＰＵ１２とを備え
た制御システムにおいて、メインＣＰＵ側にサブＣＰＵ
１２用のプログラムデータを含むデータを格納したＲＯ
Ｍ１６を設け、サブＣＰＵ側にこのサブＣＰＵ１２用の
プログラムデータを含むデータを格納するＲＡＭ１９と
このＲＡＭ１９に対するデータ書き込みを制御するＤＭ
ＡＣ２０とを設け、イニシャル時にメインＣＰＵ１１に
より制御されてＤＭＡＣ２０に対して転送設定する専用
バスバッファ２２とＲＯＭ１６内に格納されたサブＣＰ
Ｕ１２用のプログラムデータをＲＡＭ１９へ転送するラ
ッチ２３及びバッファ２４とを有するインタフェース１
５を設け、イニシャル時にサブＣＰＵ１２用のプログラ
ムデータをメインＣＰＵ側からサブＣＰＵ側のＲＡＭ１
９にダウンロードさせるようにした。
Description
【０００１】
【産業上の利用分野】本発明は、メインＣＰＵとサブＣ
ＰＵとを備えてシステムを構築している各種機器の制御
システムに適用されるプログラム転送装置に関する。
ＰＵとを備えてシステムを構築している各種機器の制御
システムに適用されるプログラム転送装置に関する。
【０００２】
【従来の技術】近年、各種機器においては、その構成・
機能の複合・多様化等に伴い、メインＣＰＵの他に一つ
又は複数のサブＣＰＵを備えて制御システムを構築し、
各部で制御を分担するようにしたものが増えている。例
えば、ファクシミリ装置においても、図４に示すよう
に、装置本体内に格納されたメインＣＰＵ１の他に、ス
キャナ部に格納されて読取動作の制御を受け持つサブＣ
ＰＵ２を備えたものがある。ここに、これらのＣＰＵ
１，２間はＣＰＵバス３により接続されている。また、
メインＣＰＵ１を主体としたメインＣＰＵ側には前記Ｃ
ＰＵバス３を介してプログラムデータ等のデータを固定
的に格納したＲＯＭ４や各種データを一時的に格納する
ＳＲＡＭ（スタティックＲＡＭ）５や各種エンジンゲー
トアレイ６が設けられている。一方、サブＣＰＵ２を主
体としたサブＣＰＵ側には前記ＣＰＵバス３を介してプ
ログラムデータ等のデータを固定的に格納したＲＯＭ７
や各種データを一時的に格納するＳＲＡＭ８や画像デー
タ転送制御用のＤＭＡＣ（ダイレクト・メモリ・アクセ
ス・コントローラ）９などが設けられている。ここに、
前記ＲＯＭ４，７はマスクＲＯＭやＥＰ（イレーサブル
・プログラム）ＲＯＭが用いられている。
機能の複合・多様化等に伴い、メインＣＰＵの他に一つ
又は複数のサブＣＰＵを備えて制御システムを構築し、
各部で制御を分担するようにしたものが増えている。例
えば、ファクシミリ装置においても、図４に示すよう
に、装置本体内に格納されたメインＣＰＵ１の他に、ス
キャナ部に格納されて読取動作の制御を受け持つサブＣ
ＰＵ２を備えたものがある。ここに、これらのＣＰＵ
１，２間はＣＰＵバス３により接続されている。また、
メインＣＰＵ１を主体としたメインＣＰＵ側には前記Ｃ
ＰＵバス３を介してプログラムデータ等のデータを固定
的に格納したＲＯＭ４や各種データを一時的に格納する
ＳＲＡＭ（スタティックＲＡＭ）５や各種エンジンゲー
トアレイ６が設けられている。一方、サブＣＰＵ２を主
体としたサブＣＰＵ側には前記ＣＰＵバス３を介してプ
ログラムデータ等のデータを固定的に格納したＲＯＭ７
や各種データを一時的に格納するＳＲＡＭ８や画像デー
タ転送制御用のＤＭＡＣ（ダイレクト・メモリ・アクセ
ス・コントローラ）９などが設けられている。ここに、
前記ＲＯＭ４，７はマスクＲＯＭやＥＰ（イレーサブル
・プログラム）ＲＯＭが用いられている。
【０００３】
【発明が解決しようとする課題】即ち、従来のこの種の
制御システムでは、各ＣＰＵ１，２毎にプログラムデー
タ用のＲＯＭ４，７を備えているものであり、素子数が
多くなり、コスト高になりやすい欠点がある。
制御システムでは、各ＣＰＵ１，２毎にプログラムデー
タ用のＲＯＭ４，７を備えているものであり、素子数が
多くなり、コスト高になりやすい欠点がある。
【０００４】この点、サブＣＰＵ２側のＲＯＭ７を省略
して、サブＣＰＵ２用のプログラムデータもＲＯＭ４内
に格納しておき、メインＣＰＵ１の制御によりＲＯＭ４
の内容（サブＣＰＵ２用のプログラムデータ）をＳＲＡ
Ｍ８側に写し、ＳＲＡＭ８上でプログラムを実行させる
ようにしたものもある。しかし、この場合、ＲＯＭ４が
サブＣＰＵ２用のプログラムデータとともにその転送先
のアドレスデータも保有していなければならず、メイン
ＣＰＵ１の負担が大きなものとなってしまう。
して、サブＣＰＵ２用のプログラムデータもＲＯＭ４内
に格納しておき、メインＣＰＵ１の制御によりＲＯＭ４
の内容（サブＣＰＵ２用のプログラムデータ）をＳＲＡ
Ｍ８側に写し、ＳＲＡＭ８上でプログラムを実行させる
ようにしたものもある。しかし、この場合、ＲＯＭ４が
サブＣＰＵ２用のプログラムデータとともにその転送先
のアドレスデータも保有していなければならず、メイン
ＣＰＵ１の負担が大きなものとなってしまう。
【０００５】このようなことから、本発明は、メインＣ
ＰＵに負担をかけることなく、サブＣＰＵ側のＲＯＭを
省略してコストダウンを図り得るプログラム転送装置を
提供することを目的とする。
ＰＵに負担をかけることなく、サブＣＰＵ側のＲＯＭを
省略してコストダウンを図り得るプログラム転送装置を
提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１記載のプログラ
ム転送装置は、メインＣＰＵとサブＣＰＵとを備えた制
御システムにおいて、前記メインＣＰＵ側に前記サブＣ
ＰＵ用のプログラムデータを含むデータを格納したＲＯ
Ｍを設け、前記サブＣＰＵ側にこのサブＣＰＵ用のプロ
グラムデータを含むデータを格納するＲＡＭとこのＲＡ
Ｍに対するデータ書き込みを制御するＤＭＡＣとを設
け、イニシャル時に前記メインＣＰＵにより制御されて
前記ＤＭＡＣに対して転送設定する専用バスバッファと
前記ＲＯＭ内に格納されたサブＣＰＵ用のプログラムデ
ータを前記ＲＡＭ側へ転送するラッチ及びバッファとを
有するインタフェースを設けたものである。
ム転送装置は、メインＣＰＵとサブＣＰＵとを備えた制
御システムにおいて、前記メインＣＰＵ側に前記サブＣ
ＰＵ用のプログラムデータを含むデータを格納したＲＯ
Ｍを設け、前記サブＣＰＵ側にこのサブＣＰＵ用のプロ
グラムデータを含むデータを格納するＲＡＭとこのＲＡ
Ｍに対するデータ書き込みを制御するＤＭＡＣとを設
け、イニシャル時に前記メインＣＰＵにより制御されて
前記ＤＭＡＣに対して転送設定する専用バスバッファと
前記ＲＯＭ内に格納されたサブＣＰＵ用のプログラムデ
ータを前記ＲＡＭ側へ転送するラッチ及びバッファとを
有するインタフェースを設けたものである。
【０００７】請求項２記載のプログラム転送装置は、請
求項１記載のプログラム転送装置の構成において、ＲＡ
Ｍを擬似スタティックＲＡＭとし、前記サブＣＰＵ側に
ＤＭＡＣの非アクノリッジ状態を条件に前記擬似スタテ
ィックＲＡＭに対するリフレッシュ信号を生成出力する
リフレッシュタイマ回路を設けたものである。
求項１記載のプログラム転送装置の構成において、ＲＡ
Ｍを擬似スタティックＲＡＭとし、前記サブＣＰＵ側に
ＤＭＡＣの非アクノリッジ状態を条件に前記擬似スタテ
ィックＲＡＭに対するリフレッシュ信号を生成出力する
リフレッシュタイマ回路を設けたものである。
【０００８】
【作用】請求項１記載のプログラム転送装置において
は、イニシャル時にメインＣＰＵの制御の下に専用バス
バッファがＤＭＡＣに対して転送設定するとともにＲＯ
Ｍ内のサブＣＰＵ用のプログラムデータがラッチ及びバ
ッファを介して転送されることにより、サブＣＰＵ用の
プログラムデータがサブＣＰＵ側のＲＡＭにダウンロー
ドされる。これにより、このＲＡＭ上でサブＣＰＵ用の
プログラムを実行させることができ、サブＣＰＵ側にＲ
ＯＭが不要となる。このようなダウンロードに際してＤ
ＭＡＣ及び専用バスバッファによりアドレスを管理して
いるので、ダウンロード動作のためにメインＣＰＵの負
担が特に増えることもない。
は、イニシャル時にメインＣＰＵの制御の下に専用バス
バッファがＤＭＡＣに対して転送設定するとともにＲＯ
Ｍ内のサブＣＰＵ用のプログラムデータがラッチ及びバ
ッファを介して転送されることにより、サブＣＰＵ用の
プログラムデータがサブＣＰＵ側のＲＡＭにダウンロー
ドされる。これにより、このＲＡＭ上でサブＣＰＵ用の
プログラムを実行させることができ、サブＣＰＵ側にＲ
ＯＭが不要となる。このようなダウンロードに際してＤ
ＭＡＣ及び専用バスバッファによりアドレスを管理して
いるので、ダウンロード動作のためにメインＣＰＵの負
担が特に増えることもない。
【０００９】請求項２記載のプログラム転送装置におい
ては、サブＣＰＵ側のＲＡＭを擬似スタティックＲＡＭ
としているので、安価な構成となる。もっとも、擬似ス
タティックＲＡＭの場合、リフレッシュ動作が必要であ
り、上記のダウンロード中はサブＣＰＵがホールト状態
にあるため通常のリフレッシュモードを用いることがで
きないが、リフレッシュタイマ回路でリフレッシュ信号
を生成出力するので、ダウンロード中の擬似ＳＲＡＭの
リフレッシュ動作が確保される。
ては、サブＣＰＵ側のＲＡＭを擬似スタティックＲＡＭ
としているので、安価な構成となる。もっとも、擬似ス
タティックＲＡＭの場合、リフレッシュ動作が必要であ
り、上記のダウンロード中はサブＣＰＵがホールト状態
にあるため通常のリフレッシュモードを用いることがで
きないが、リフレッシュタイマ回路でリフレッシュ信号
を生成出力するので、ダウンロード中の擬似ＳＲＡＭの
リフレッシュ動作が確保される。
【００１０】
【実施例】請求項１記載の発明の一実施例を図１に基づ
いて説明する。本実施例も、例えば図４に示した制御シ
ステムに準じて、ファクシミリ装置に適用したものであ
り、装置本体内に格納されるメインＣＰＵ１１とスキャ
ナ部に格納されて読取動作の制御を受け持つサブＣＰＵ
１２とを備えた構成とされている。ここに、メインＣＰ
Ｕ１１にはメインＣＰＵバス１３が接続され、サブＣＰ
Ｕ１２にはサブＣＰＵバス１４が接続され、これらのバ
ス１３，１４間が後述するインタフェース１５により接
続されている。これらのバス１３，１４は例えばバス幅
８ビット構成とされている。
いて説明する。本実施例も、例えば図４に示した制御シ
ステムに準じて、ファクシミリ装置に適用したものであ
り、装置本体内に格納されるメインＣＰＵ１１とスキャ
ナ部に格納されて読取動作の制御を受け持つサブＣＰＵ
１２とを備えた構成とされている。ここに、メインＣＰ
Ｕ１１にはメインＣＰＵバス１３が接続され、サブＣＰ
Ｕ１２にはサブＣＰＵバス１４が接続され、これらのバ
ス１３，１４間が後述するインタフェース１５により接
続されている。これらのバス１３，１４は例えばバス幅
８ビット構成とされている。
【００１１】前記メインＣＰＵ１１を主体としたメイン
ＣＰＵ側には、前記メインＣＰＵバス１３を介してＲＯ
Ｍ１６、ＳＲＡＭ１７、各種エンジンゲートアレイ１８
が設けられている。ここに、前記ＲＯＭ１６はマスクＲ
ＯＭ、ＥＰＲＯＭ等よりなり、メインＣＰＵ１１用のプ
ログラムデータの他、サブＣＰＵ１２用のプログラムデ
ータ等のデータも固定的に格納したものである。前記Ｓ
ＲＡＭ１７は各種データを一時的に格納するものであ
る。
ＣＰＵ側には、前記メインＣＰＵバス１３を介してＲＯ
Ｍ１６、ＳＲＡＭ１７、各種エンジンゲートアレイ１８
が設けられている。ここに、前記ＲＯＭ１６はマスクＲ
ＯＭ、ＥＰＲＯＭ等よりなり、メインＣＰＵ１１用のプ
ログラムデータの他、サブＣＰＵ１２用のプログラムデ
ータ等のデータも固定的に格納したものである。前記Ｓ
ＲＡＭ１７は各種データを一時的に格納するものであ
る。
【００１２】一方、前記サブＣＰＵ１２を主体としたサ
ブＣＰＵ側には、前記サブＣＰＵバス１４を介してＲＡ
ＭとしてのＳＲＡＭ１９及びＤＭＡＣ２０が設けられて
いる。ここに、前記ＳＲＡＭ１９は読取画像データ等の
各種データを一時的に格納する他、後述するダウンロー
ド動作によってイニシャル時に転送されるサブＣＰＵ１
２用のプログラムデータも格納するものである。ＤＭＡ
Ｃ２０はこのようなＳＲＡＭ１９へのデータ書き込み動
作の制御を受け持つものである。
ブＣＰＵ側には、前記サブＣＰＵバス１４を介してＲＡ
ＭとしてのＳＲＡＭ１９及びＤＭＡＣ２０が設けられて
いる。ここに、前記ＳＲＡＭ１９は読取画像データ等の
各種データを一時的に格納する他、後述するダウンロー
ド動作によってイニシャル時に転送されるサブＣＰＵ１
２用のプログラムデータも格納するものである。ＤＭＡ
Ｃ２０はこのようなＳＲＡＭ１９へのデータ書き込み動
作の制御を受け持つものである。
【００１３】さらに、前記インタフェース１５はポート
２１、専用バスバッファ２２、ラッチ２３及びバッファ
２４により構成されている。前記ポート２１は前記メイ
ンＣＰＵ１１にシステムリセットＳＲＥＳＴＸがかかっ
たイニシャル時に前記サブＣＰＵ１２と前記専用バスバ
ッファ２２とに対して制御信号を出力するものである。
前記専用バスバッファ２２はアドレスバッファに相当す
るもので、前記ポート２１からの制御信号ＧＡＴＥを受
けてバス１３，１４間を接続状態としてＤＭＡＣ２０に
対して転送設定を行うものである。前記ラッチ２３は前
記メインＣＰＵ１１による制御で前記ＲＯＭ１６からの
サブＣＰＵ１２用のプログラムデータの１ワード（８ビ
ット＝１バイト）ずつの転送を受けるものである。その
出力段側に位置するバッファ２４は前記ＤＭＡＣ２０と
の間の制御信号授受に基づきラッチ２３のデータの実際
の出力転送を行うものである。
２１、専用バスバッファ２２、ラッチ２３及びバッファ
２４により構成されている。前記ポート２１は前記メイ
ンＣＰＵ１１にシステムリセットＳＲＥＳＴＸがかかっ
たイニシャル時に前記サブＣＰＵ１２と前記専用バスバ
ッファ２２とに対して制御信号を出力するものである。
前記専用バスバッファ２２はアドレスバッファに相当す
るもので、前記ポート２１からの制御信号ＧＡＴＥを受
けてバス１３，１４間を接続状態としてＤＭＡＣ２０に
対して転送設定を行うものである。前記ラッチ２３は前
記メインＣＰＵ１１による制御で前記ＲＯＭ１６からの
サブＣＰＵ１２用のプログラムデータの１ワード（８ビ
ット＝１バイト）ずつの転送を受けるものである。その
出力段側に位置するバッファ２４は前記ＤＭＡＣ２０と
の間の制御信号授受に基づきラッチ２３のデータの実際
の出力転送を行うものである。
【００１４】なお、このバッファ２４とエンジンゲート
アレイ１８との間には割り込みインタフェース２５が介
在されている。
アレイ１８との間には割り込みインタフェース２５が介
在されている。
【００１５】このような構成において、システムリセッ
トＳＲＥＳＴＸがメインＣＰＵ１１にかかると、このメ
インＣＰＵ１１はイニシャル動作としてポート２１から
制御信号ＧＡＴＥを専用バスバッファ２２に送出しこの
専用バスバッファ２２を読み取り、サブＣＰＵバス１４
側と接続状態としてＤＭＡＣ２０に対して転送設定を行
う。即ち、この専用バスバッファ２２によってＲＯＭ１
６中のデータ（サブＣＰＵ１２用のプログラムデータ）
のアドレスが付けられる。この時、メインＣＰＵ１１に
よる制御でポート２１からサブＣＰＵ１２に対してリセ
ットＲＥＳＥＴＸが与えられており、サブＣＰＵ１２は
ホールト状態に維持される。なお、ポート２１からの制
御信号ＧＡＴＥはＤＭＡＣ２０への設定が終了次第、専
用バスバッファ２２を元に戻すように切り換えられる。
トＳＲＥＳＴＸがメインＣＰＵ１１にかかると、このメ
インＣＰＵ１１はイニシャル動作としてポート２１から
制御信号ＧＡＴＥを専用バスバッファ２２に送出しこの
専用バスバッファ２２を読み取り、サブＣＰＵバス１４
側と接続状態としてＤＭＡＣ２０に対して転送設定を行
う。即ち、この専用バスバッファ２２によってＲＯＭ１
６中のデータ（サブＣＰＵ１２用のプログラムデータ）
のアドレスが付けられる。この時、メインＣＰＵ１１に
よる制御でポート２１からサブＣＰＵ１２に対してリセ
ットＲＥＳＥＴＸが与えられており、サブＣＰＵ１２は
ホールト状態に維持される。なお、ポート２１からの制
御信号ＧＡＴＥはＤＭＡＣ２０への設定が終了次第、専
用バスバッファ２２を元に戻すように切り換えられる。
【００１６】このような状態で、メインＣＰＵ１１は転
送指示を行い、ＲＯＭ１６からラッチ２３へサブＣＰＵ
１２用のプログラムデータ中の１ワードを転送させる。
そこで、バッファ２４からＤＭＡＣ２０へＤＭＡ要求
（ＤＲＥＱ）が発生し、ＤＭＡＣ２０からアクノリッジ
信号ＤＡＣＫが出ると、ラッチ２３にラッチされた１ワ
ードのデータがバッファ２４からＳＲＡＭ１９に転送さ
れて書き込まれる。１ワード分の転送が終了すると、メ
インＣＰＵ１１に割り込みがかかり、この割り込みをメ
インＣＰＵ１１が認識すると、再び上記のようにメイン
ＣＰＵ１１から転送指示がなされ、次の１ワードの転送
書き込みが行われる。このような処理を、ＲＯＭ１６に
格納されているサブＣＰＵ１２用のプログラムデータの
容量分繰り返す。ここに、ＳＲＡＭ１９へのデータ転送
はＤＭＡＣ２０による制御の下に先頭の０番地（０００
０アドレス）から行われるため、結果として、ＲＯＭ１
６中のサブＣＰＵ１２用のプログラムデータがＳＲＡＭ
１９にそのまま写しとられることになる。
送指示を行い、ＲＯＭ１６からラッチ２３へサブＣＰＵ
１２用のプログラムデータ中の１ワードを転送させる。
そこで、バッファ２４からＤＭＡＣ２０へＤＭＡ要求
（ＤＲＥＱ）が発生し、ＤＭＡＣ２０からアクノリッジ
信号ＤＡＣＫが出ると、ラッチ２３にラッチされた１ワ
ードのデータがバッファ２４からＳＲＡＭ１９に転送さ
れて書き込まれる。１ワード分の転送が終了すると、メ
インＣＰＵ１１に割り込みがかかり、この割り込みをメ
インＣＰＵ１１が認識すると、再び上記のようにメイン
ＣＰＵ１１から転送指示がなされ、次の１ワードの転送
書き込みが行われる。このような処理を、ＲＯＭ１６に
格納されているサブＣＰＵ１２用のプログラムデータの
容量分繰り返す。ここに、ＳＲＡＭ１９へのデータ転送
はＤＭＡＣ２０による制御の下に先頭の０番地（０００
０アドレス）から行われるため、結果として、ＲＯＭ１
６中のサブＣＰＵ１２用のプログラムデータがＳＲＡＭ
１９にそのまま写しとられることになる。
【００１７】このようにして、ＳＲＡＭ１９へのサブＣ
ＰＵ１２用のプログラムデータのダウンロードが完了す
ると、メインＣＰＵ１１はポート２１を介してリセット
ＲＥＳＥＴＸを解除する。これにより、サブＣＰＵ１２
はホールト状態が解除され、ＳＲＡＭ１９について０番
地からＲＡＭフェッチを行いプログラムを実行する。こ
れにより、システム全体が起動する。
ＰＵ１２用のプログラムデータのダウンロードが完了す
ると、メインＣＰＵ１１はポート２１を介してリセット
ＲＥＳＥＴＸを解除する。これにより、サブＣＰＵ１２
はホールト状態が解除され、ＳＲＡＭ１９について０番
地からＲＡＭフェッチを行いプログラムを実行する。こ
れにより、システム全体が起動する。
【００１８】このように本実施例によれば、イニシャル
時にメインＣＰＵ側からサブＣＰＵ側へ、サブＣＰＵ１
２用のプログラムデータをＳＲＡＭ１９にダウンロード
させることにより、このＳＲＡＭ１９上でサブ側のプロ
グラムを実行させているので、サブＣＰＵ１２用のプロ
グラムデータを格納する専用のＲＯＭをサブＣＰＵ側に
設けることが不要となる。よって、より安価なシステム
構成となる。また、このようなダウンロード処理におい
て、インタフェース１５によりアドレス情報は確定され
ているので、後は、実際のプログラムデータをバス幅に
応じて順次転送させる処理を行えばよく、ダウンロード
処理のためにメインＣＰＵ１１の負担が特に増えるとい
った不都合も生じない。
時にメインＣＰＵ側からサブＣＰＵ側へ、サブＣＰＵ１
２用のプログラムデータをＳＲＡＭ１９にダウンロード
させることにより、このＳＲＡＭ１９上でサブ側のプロ
グラムを実行させているので、サブＣＰＵ１２用のプロ
グラムデータを格納する専用のＲＯＭをサブＣＰＵ側に
設けることが不要となる。よって、より安価なシステム
構成となる。また、このようなダウンロード処理におい
て、インタフェース１５によりアドレス情報は確定され
ているので、後は、実際のプログラムデータをバス幅に
応じて順次転送させる処理を行えばよく、ダウンロード
処理のためにメインＣＰＵ１１の負担が特に増えるとい
った不都合も生じない。
【００１９】つづいて、請求項２記載の発明の一実施例
を図２及び図３により説明する。図１で示した部分と同
一部分は同一符号を用いて示す。本実施例では、サブＣ
ＰＵ側において、ＲＡＭとしてＳＲＡＭ１９に代えて、
擬似スタティックＲＡＭ（Ｐ‐ＳＲＡＭ）２６が設けら
れている。これにより、システム全体におけるメモリの
コストダウンを図れる。即ち、図１に示した構成の場
合、サブＣＰＵ側のプログラム用となるＲＡＭがＳＲＡ
Ｍ１９のため、コスト高となり、特に、メインＣＰＵ側
でも使用しているＳＲＡＭ１７と合わせるとＳＲＡＭが
２個必要な構成である点を考えると、多少なりとも、も
ったいない構成といえる。この点、本実施例によれば、
サブＣＰＵ側においてはＰ‐ＳＲＡＭ２６を用いている
ので、安価なシステムとなる。現実的に見て、同じ容量
であれば、Ｐ‐ＳＲＡＭ２６の場合、ＳＲＡＭ１９に比
して１００円は安価となる。
を図２及び図３により説明する。図１で示した部分と同
一部分は同一符号を用いて示す。本実施例では、サブＣ
ＰＵ側において、ＲＡＭとしてＳＲＡＭ１９に代えて、
擬似スタティックＲＡＭ（Ｐ‐ＳＲＡＭ）２６が設けら
れている。これにより、システム全体におけるメモリの
コストダウンを図れる。即ち、図１に示した構成の場
合、サブＣＰＵ側のプログラム用となるＲＡＭがＳＲＡ
Ｍ１９のため、コスト高となり、特に、メインＣＰＵ側
でも使用しているＳＲＡＭ１７と合わせるとＳＲＡＭが
２個必要な構成である点を考えると、多少なりとも、も
ったいない構成といえる。この点、本実施例によれば、
サブＣＰＵ側においてはＰ‐ＳＲＡＭ２６を用いている
ので、安価なシステムとなる。現実的に見て、同じ容量
であれば、Ｐ‐ＳＲＡＭ２６の場合、ＳＲＡＭ１９に比
して１００円は安価となる。
【００２０】ところで、Ｐ‐ＳＲＡＭ２６の場合、通常
のＳＲＡＭ１９の場合と異なり、リフレッシュ動作を必
要とする。例えば、１ＭビットのＰ‐ＳＲＡＭ２６の場
合であれば、最低限８ｍｓ／５１２リフレッシュ、即
ち、約１５μｓに１回のリフレッシュ動作を必要とす
る。この点、Ｐ‐ＳＲＡＭ２６にプログラムがダウンロ
ードにより転送された後のプログラム実行中であれば、
サブＣＰＵ１２からこのＰ‐ＳＲＡＭ２６にリフレッシ
ュ信号ＣＰＵＲＥＦを与えるリフレッシュモードにより
リフレッシュ動作を確保できる。しかし、サブＣＰＵ１
２用のプログラムデータをこのＰ‐ＳＲＡＭ２６に転送
格納するダウンロード中はサブＣＰＵ１２がホールト状
態に維持されているため、サブＣＰＵ１２によるリフレ
ッシュモードは使用できないという問題が生ずる。
のＳＲＡＭ１９の場合と異なり、リフレッシュ動作を必
要とする。例えば、１ＭビットのＰ‐ＳＲＡＭ２６の場
合であれば、最低限８ｍｓ／５１２リフレッシュ、即
ち、約１５μｓに１回のリフレッシュ動作を必要とす
る。この点、Ｐ‐ＳＲＡＭ２６にプログラムがダウンロ
ードにより転送された後のプログラム実行中であれば、
サブＣＰＵ１２からこのＰ‐ＳＲＡＭ２６にリフレッシ
ュ信号ＣＰＵＲＥＦを与えるリフレッシュモードにより
リフレッシュ動作を確保できる。しかし、サブＣＰＵ１
２用のプログラムデータをこのＰ‐ＳＲＡＭ２６に転送
格納するダウンロード中はサブＣＰＵ１２がホールト状
態に維持されているため、サブＣＰＵ１２によるリフレ
ッシュモードは使用できないという問題が生ずる。
【００２１】そこで、Ｐ‐ＳＲＡＭ２６を用いた本実施
例では、サブＣＰＵ側にダウンロード中のリフレッシュ
動作を確保するためのリフレッシュタイマ回路２７が付
加されている。概略的には、１ＭＨｚのクロック信号に
基づき定期的にリフレッシュ信号ＣＴＲＥＦを生成して
Ｐ‐ＳＲＡＭ２６に対して出力するものである。ここ
に、プログラム実行時のサブＣＰＵ１２によるリフレッ
シュと選択的にするため、ＯＲゲート２８が介在されて
いる。
例では、サブＣＰＵ側にダウンロード中のリフレッシュ
動作を確保するためのリフレッシュタイマ回路２７が付
加されている。概略的には、１ＭＨｚのクロック信号に
基づき定期的にリフレッシュ信号ＣＴＲＥＦを生成して
Ｐ‐ＳＲＡＭ２６に対して出力するものである。ここ
に、プログラム実行時のサブＣＰＵ１２によるリフレッ
シュと選択的にするため、ＯＲゲート２８が介在されて
いる。
【００２２】より詳細には、リフレッシュタイマ回路２
７は図３に示すように１／８タイマ２９とリフレッシュ
信号作成回路３０とにより構成されている。ここでは、
上記の約１５μｓに１回のリフレッシュが必要な場合を
想定しており、１ＭＨｚのクロック信号を１／８タイマ
２９で８分周することで、８μｓに１回、即ち、１５μ
ｓの約２倍の速度のタイマ値を設定するように構成され
ている。これにより、リフレッシュ動作の多少の遅延が
カバーされる。この１／８タイマ２９はロード信号ＬＯ
ＡＤによって起動するとともに、自身のキャリーアウト
ＣＯによってリセット起動されるものであり、そのロー
ド端子前にはＯＲゲート３１が設けられている。リフレ
ッシュ信号作成回路３０は１／８タイマ２９がカウント
アップしキャリーアウトＣＯが出力された時に内部でタ
イミングを作ってリフレッシュ信号ＣＴＲＥＦとしてＰ
‐ＳＲＡＭ２６側に出力し、リフレッシュ動作を行わせ
るものである。
７は図３に示すように１／８タイマ２９とリフレッシュ
信号作成回路３０とにより構成されている。ここでは、
上記の約１５μｓに１回のリフレッシュが必要な場合を
想定しており、１ＭＨｚのクロック信号を１／８タイマ
２９で８分周することで、８μｓに１回、即ち、１５μ
ｓの約２倍の速度のタイマ値を設定するように構成され
ている。これにより、リフレッシュ動作の多少の遅延が
カバーされる。この１／８タイマ２９はロード信号ＬＯ
ＡＤによって起動するとともに、自身のキャリーアウト
ＣＯによってリセット起動されるものであり、そのロー
ド端子前にはＯＲゲート３１が設けられている。リフレ
ッシュ信号作成回路３０は１／８タイマ２９がカウント
アップしキャリーアウトＣＯが出力された時に内部でタ
イミングを作ってリフレッシュ信号ＣＴＲＥＦとしてＰ
‐ＳＲＡＭ２６側に出力し、リフレッシュ動作を行わせ
るものである。
【００２３】ここに、サブＣＰＵ側において、ＤＭＡＣ
２０によるＰ‐ＳＲＡＭ２６へのデータ転送格納処理中
（ＤＭＡサイクル中）と、このリフレッシュサイクルと
が重ならないように、ＤＭＡＣ２０のアクノリッジ信号
ＤＡＣＫをインバータ３２で反転させた信号がリフレッ
シュ信号作成回路３０に対して条件信号として与えられ
ている。つまり、アクノリッジ信号ＤＡＣＫがアサート
されていない時（ＤＭＡＣ２０が非アクノリッジ状態の
時）にのみリフレッシュ信号ＣＴＲＥＦを作成出力する
ようにリフレッシュ信号作成回路３０が構成されてい
る。
２０によるＰ‐ＳＲＡＭ２６へのデータ転送格納処理中
（ＤＭＡサイクル中）と、このリフレッシュサイクルと
が重ならないように、ＤＭＡＣ２０のアクノリッジ信号
ＤＡＣＫをインバータ３２で反転させた信号がリフレッ
シュ信号作成回路３０に対して条件信号として与えられ
ている。つまり、アクノリッジ信号ＤＡＣＫがアサート
されていない時（ＤＭＡＣ２０が非アクノリッジ状態の
時）にのみリフレッシュ信号ＣＴＲＥＦを作成出力する
ようにリフレッシュ信号作成回路３０が構成されてい
る。
【００２４】これにより、ＤＭＡサイクルと重なること
なく、ダウンロード中のＰ‐ＳＲＡＭ２６のリフレッシ
ュ動作が確保され、Ｐ‐ＳＲＡＭ２６の廉価性を活かす
ことができる。
なく、ダウンロード中のＰ‐ＳＲＡＭ２６のリフレッシ
ュ動作が確保され、Ｐ‐ＳＲＡＭ２６の廉価性を活かす
ことができる。
【００２５】なお、Ｐ‐ＳＲＡＭ２６に対するプログラ
ムデータのダウンロード方法はＳＲＡＭ１９に対する前
記実施例の場合と同様であり、ダウンロード終了後に
は、サブＣＰＵ１２のホールト状態を解除してこのサブ
ＣＰＵ１２を起動させる。この段階では、リフレッシュ
タイマ回路２７によるリフレッシュ信号ＣＴＲＥＦの出
力を止め、サブＣＰＵ１２のリフレッシュモード（信号
ＣＰＵＲＥＦによる）に切り換えてＰ‐ＳＲＡＭ２６の
リフレッシュ動作を実行する。
ムデータのダウンロード方法はＳＲＡＭ１９に対する前
記実施例の場合と同様であり、ダウンロード終了後に
は、サブＣＰＵ１２のホールト状態を解除してこのサブ
ＣＰＵ１２を起動させる。この段階では、リフレッシュ
タイマ回路２７によるリフレッシュ信号ＣＴＲＥＦの出
力を止め、サブＣＰＵ１２のリフレッシュモード（信号
ＣＰＵＲＥＦによる）に切り換えてＰ‐ＳＲＡＭ２６の
リフレッシュ動作を実行する。
【００２６】もっとも、サブＣＰＵ１２にこのようなリ
フレッシュモードがない場合であれば、常にリフレッシ
ュタイマ回路２７によるリフレッシュ信号ＣＴＲＥＦに
よりリフレッシュ動作を実行させるようにしてもよい。
この場合には、８μｓに１回、サブＣＰＵ１２をホール
ト状態にする必要がある。
フレッシュモードがない場合であれば、常にリフレッシ
ュタイマ回路２７によるリフレッシュ信号ＣＴＲＥＦに
よりリフレッシュ動作を実行させるようにしてもよい。
この場合には、８μｓに１回、サブＣＰＵ１２をホール
ト状態にする必要がある。
【００２７】なお、本実施例では、メインＣＰＵ１１に
対して一つのサブＣＰＵ１２を備えた制御システム例で
説明したが、複数のサブＣＰＵを備えた制御システムの
場合にも同様に適用できる。
対して一つのサブＣＰＵ１２を備えた制御システム例で
説明したが、複数のサブＣＰＵを備えた制御システムの
場合にも同様に適用できる。
【００２８】
【発明の効果】請求項１記載の発明のプログラム転送装
置によれば、メインＣＰＵとサブＣＰＵとを備えた制御
システムにおいて、前記メインＣＰＵ側に前記サブＣＰ
Ｕ用のプログラムデータを含むデータを格納したＲＯＭ
を設け、前記サブＣＰＵ側にこのサブＣＰＵ用のプログ
ラムデータを含むデータを格納するＲＡＭとこのＲＡＭ
に対するデータ書き込みを制御するＤＭＡＣとを設け、
イニシャル時に前記メインＣＰＵにより制御されて前記
ＤＭＡＣに対して転送設定する専用バスバッファと前記
ＲＯＭ内に格納されたサブＣＰＵ用のプログラムデータ
を前記ＲＡＭ側へ転送するラッチ及びバッファとを有す
るインタフェースを設け、イニシャル時にサブＣＰＵ用
のプログラムデータをメインＣＰＵ側からサブＣＰＵ側
のＲＡＭにダウンロードさせるようにしたので、このＲ
ＡＭ上でサブＣＰＵ用のプログラムを実行させることが
でき、サブＣＰＵ側にプログラムデータ用のＲＯＭを不
要にでき、かつ、このようなダウンロードに際してＤＭ
ＡＣ及び専用バスバッファによりアドレスを管理してい
るので、ダウンロード動作のためにメインＣＰＵの負担
が増えることも回避できる。
置によれば、メインＣＰＵとサブＣＰＵとを備えた制御
システムにおいて、前記メインＣＰＵ側に前記サブＣＰ
Ｕ用のプログラムデータを含むデータを格納したＲＯＭ
を設け、前記サブＣＰＵ側にこのサブＣＰＵ用のプログ
ラムデータを含むデータを格納するＲＡＭとこのＲＡＭ
に対するデータ書き込みを制御するＤＭＡＣとを設け、
イニシャル時に前記メインＣＰＵにより制御されて前記
ＤＭＡＣに対して転送設定する専用バスバッファと前記
ＲＯＭ内に格納されたサブＣＰＵ用のプログラムデータ
を前記ＲＡＭ側へ転送するラッチ及びバッファとを有す
るインタフェースを設け、イニシャル時にサブＣＰＵ用
のプログラムデータをメインＣＰＵ側からサブＣＰＵ側
のＲＡＭにダウンロードさせるようにしたので、このＲ
ＡＭ上でサブＣＰＵ用のプログラムを実行させることが
でき、サブＣＰＵ側にプログラムデータ用のＲＯＭを不
要にでき、かつ、このようなダウンロードに際してＤＭ
ＡＣ及び専用バスバッファによりアドレスを管理してい
るので、ダウンロード動作のためにメインＣＰＵの負担
が増えることも回避できる。
【００２９】請求項２記載の発明のプログラム転送装置
によれば、請求項１記載の発明のプログラム転送装置の
構成において、サブＣＰＵ側のＲＡＭを擬似スタティッ
クＲＡＭとしたので、安価な構成とすることができ、さ
らに、擬似スタティックＲＡＭの場合、リフレッシュ動
作が必要であり、ダウンロード中はサブＣＰＵがホール
ト状態にあるため通常のリフレッシュモードを用いるこ
とができないが、サブＣＰＵ側にＤＭＡＣの非アクノリ
ッジ状態を条件にリフレッシュタイマ回路でリフレッシ
ュ信号を生成出力するようにしたので、ダウンロード中
の擬似スタティックＲＡＭのリフレッシュ動作をＤＭＡ
サイクルと重なることなく確保することができる。
によれば、請求項１記載の発明のプログラム転送装置の
構成において、サブＣＰＵ側のＲＡＭを擬似スタティッ
クＲＡＭとしたので、安価な構成とすることができ、さ
らに、擬似スタティックＲＡＭの場合、リフレッシュ動
作が必要であり、ダウンロード中はサブＣＰＵがホール
ト状態にあるため通常のリフレッシュモードを用いるこ
とができないが、サブＣＰＵ側にＤＭＡＣの非アクノリ
ッジ状態を条件にリフレッシュタイマ回路でリフレッシ
ュ信号を生成出力するようにしたので、ダウンロード中
の擬似スタティックＲＡＭのリフレッシュ動作をＤＭＡ
サイクルと重なることなく確保することができる。
【図１】請求項１記載の発明の一実施例を示すブロック
図である。
図である。
【図２】請求項２記載の発明の一実施例を示すブロック
図である。
図である。
【図３】そのリフレッシュタイマ回路の構成を示すブロ
ック図である。
ック図である。
【図４】従来例を示すブロック図である。
１１ メインＣＰＵ １２ サブＣＰＵ １５ インタフェース １６ ＲＯＭ １９ ＲＡＭ ２０ ＤＭＡＣ ２２ 専用バスバッファ ２３ ラッチ ２４ バッファ ２６ 擬似スタティックＲＡＭ ２７ リフレッシュタイマ回路
Claims (2)
- 【請求項１】 メインＣＰＵとサブＣＰＵとを備えた制
御システムにおいて、前記メインＣＰＵ側に前記サブＣ
ＰＵ用のプログラムデータを含むデータを格納したＲＯ
Ｍを設け、前記サブＣＰＵ側にこのサブＣＰＵ用のプロ
グラムデータを含むデータを格納するＲＡＭとこのＲＡ
Ｍに対するデータ書き込みを制御するＤＭＡＣとを設
け、イニシャル時に前記メインＣＰＵにより制御されて
前記ＤＭＡＣに対して転送設定する専用バスバッファと
前記ＲＯＭ内に格納されたサブＣＰＵ用のプログラムデ
ータを前記ＲＡＭ側へ転送するラッチ及びバッファとを
有するインタフェースを設けたことを特徴とするプログ
ラム転送装置。 - 【請求項２】 ＲＡＭを擬似スタティックＲＡＭとし、
前記サブＣＰＵ側にＤＭＡＣの非アクノリッジ状態を条
件に前記擬似スタティックＲＡＭに対するリフレッシュ
信号を生成出力するリフレッシュタイマ回路を設けたこ
とを特徴とする請求項１記載のプログラム転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6128477A JPH07334476A (ja) | 1994-06-10 | 1994-06-10 | プログラム転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6128477A JPH07334476A (ja) | 1994-06-10 | 1994-06-10 | プログラム転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07334476A true JPH07334476A (ja) | 1995-12-22 |
Family
ID=14985711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6128477A Pending JPH07334476A (ja) | 1994-06-10 | 1994-06-10 | プログラム転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07334476A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6640259B2 (en) | 2000-09-19 | 2003-10-28 | Mitsubishi Denki Kabushiki Kaisha | Vehicle-mounted electronic control apparatus |
| WO2004099981A1 (ja) * | 2003-05-09 | 2004-11-18 | Fujitsu Limited | プログラムのロード方法、ロードプログラムおよびマルチプロセッサ |
| JP2008117230A (ja) * | 2006-11-06 | 2008-05-22 | Sanyo Electric Co Ltd | プログラム処理装置及びプログラム処理方法 |
| JP2010204326A (ja) * | 2009-03-03 | 2010-09-16 | Canon Inc | 携帯機器および撮像装置 |
| JP2012099874A (ja) * | 2010-10-29 | 2012-05-24 | Kyocera Mita Corp | 画像形成装置 |
-
1994
- 1994-06-10 JP JP6128477A patent/JPH07334476A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6640259B2 (en) | 2000-09-19 | 2003-10-28 | Mitsubishi Denki Kabushiki Kaisha | Vehicle-mounted electronic control apparatus |
| DE10119196B4 (de) * | 2000-09-19 | 2005-12-22 | Mitsubishi Denki K.K. | An einem Fahrzeug angebrachte elektronische Steuereinrichtung |
| WO2004099981A1 (ja) * | 2003-05-09 | 2004-11-18 | Fujitsu Limited | プログラムのロード方法、ロードプログラムおよびマルチプロセッサ |
| JP2008117230A (ja) * | 2006-11-06 | 2008-05-22 | Sanyo Electric Co Ltd | プログラム処理装置及びプログラム処理方法 |
| US8732443B2 (en) | 2006-11-06 | 2014-05-20 | Semiconductor Components Industries, Llc | Program processing device and program processing method which is able to control writing into an internal memory |
| JP2010204326A (ja) * | 2009-03-03 | 2010-09-16 | Canon Inc | 携帯機器および撮像装置 |
| JP2012099874A (ja) * | 2010-10-29 | 2012-05-24 | Kyocera Mita Corp | 画像形成装置 |
| US8643860B2 (en) | 2010-10-29 | 2014-02-04 | Kyocera Document Solutions Inc. | Image forming apparatus performing network communication |
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