JP2008117230A - プログラム処理装置及びプログラム処理方法 - Google Patents

Abstract

【課題】 他のプログラム処理装置からプログラムを取得して実行することが可能なプログラム処理装置を提供する。
【解決手段】 プログラムに応じた所定の処理を実行するＣＰＵと、プログラムを格納し、ＣＰＵが前記プログラムを実行して生成されたデータを格納する内部メモリと、外部プログラム処理装置に接続され、外部プログラム処理装置からプログラムを取得し、内部メモリに書き込むデータ取得回路と、を備え、ＣＰＵ、内部メモリ、デバッグ処理回路及びデータ取得回路は同一の半導体基板上に集積されることで、上記課題を解決することができる。
【選択図】 図１

Description

本願発明は、プログラムに応じて所定の信号処理を施すプログラム処理装置及びプログラム処理方法に関し、特に、外部のプログラム処理装置からファームウェアなどのプログラムを取得して所定の信号処理を行うのに好適なプログラム処理装置及びプログラム処理方法に関する。

近年、信号処理回路とＣＰＵとを同一チップ上に搭載したＬＳＩが用いられている。これらのＬＳＩでは、例えば音声信号のデコード処理などの信号処理を施す信号処理回路とＣＰＵとを同一チップ上に搭載する場合、ＣＰＵが信号処理回路やその周辺回路（例えば、インタフェース回路など）の動作の制御を行うと共に、信号処理回路が行う処理以外のものについても、ＣＰＵがプログラムによりその処理を行う。

図４に、従来のプログラム処理装置３００の構成を示す。プログラム処理装置３００は、プログラムに応じて所定の処理を実行するＣＰＵ３０２と、ＣＰＵ３０２が生成したデータを格納する内部ＲＡＭ３０８とを含む。プログラム処理装置３００は入出力インタフェース３１６を介してプログラムメモリ３１８に接続され、プログラムメモリ３１８はＣＰＵ３０２が実行するプログラムを格納する。また、プログラム処理装置３００は、プログラムに含まれる少なくとも１つの変数をモニタしその結果に応じて所定の処理を施すデバッグ処理回路３１０と、デバッグ処理回路３１０の処理結果をデバッグツール２１０を含んだパーソナルコンピュータ２００に送信するデバッグインタフェース３１２と、を含んで構成される。

ＣＰＵ３０２が初期化されたとき、プログラムメモリ３１８に格納されたプログラムを外部バス３２０、入出力インタフェース３１６を介して読み出し、ＣＰＵ３０２がプログラムに応じた所定の信号処理を実行する。内部ＲＡＭ３０８はプログラムの実行に応じて生成された中間データなどを格納する。プログラム処理装置３００は図示しない信号処理回路を含み、ＣＰＵ３０２はプログラムに応じて信号処理回路の動作を制御する。

信号処理回路とＣＰＵと１チップ上に搭載したＬＳＩでは、ＣＰＵのバスやコントロール信号がチップの内部に集約されるため、開発段階におけるプログラムの検証処理（デバッグ）の効率が低いという課題が存在した。そのため、プログラム処理装置３００はデバッグ処理回路３１０と、デバッグインタフェース３１２とを含んで構成されている。

デバッグ処理を行う場合、デバッグツール２１０からの指示に基づいて、デバッグ処理回路３１０はプログラム処理装置３００に対して初期化の処理や実行されているプログラムの停止及び再開の処理を行う。また、デバッグ処理回路３１０は内部バス３２２を監視することによってプログラムに含まれる変数をデバッグ処理回路に含まれるレジスタ（図示なし）に指定してモニタし、モニタの結果に応じて所定の処理を施す。デバッグ処理回路３１０の処理の結果は、デバッグインタフェース３１２、デバッグ通信ライン２２０を介して、パーソナルコンピュータ２００に送信される。パーソナルコンピュータ２００はデバッグツール２１０を含んでおり、プログラムの開発者はパーソナルコンピュータ２００を用いて変数のモニタの結果を確認することができ、プログラムの検証を行うことができる。
特開２００５−０７０９４９号公報 特開２００５−０７０９５０号公報

従来のプログラム処理装置３００は、それに接続されるプログラムメモリ３１８からプログラムを取得し、所定の信号処理を行っている。しかし、システムの多様化に伴いプログラムメモリ３１８以外からプログラムを取得して信号処理を行うことが求められている。例えば、プログラム処理装置３００が他のプログラム処理装置に接続され、そこからプログラムを取得してプログラム処理装置３００が信号処理を行う場合、従来のプログラム処理装置３００ではその処理を行うことができないという問題があった。

本願発明は、上記従来技術の問題を鑑み、他のプログラム処理装置からプログラムを取得して実行することが可能なプログラム処理装置を提供することを目的とする。

本願発明のプログラム処理装置は、プログラムに応じた所定の処理を実行するＣＰＵと、前記プログラムを格納し、ＣＰＵがプログラムを実行して生成されたデータを格納する内部メモリと、外部プログラム処理装置に接続され、外部プログラム処理装置からプログラムを取得し、内部メモリに書き込むデータ取得回路と、を備え、ＣＰＵ、内部メモリ、デバッグ処理回路及びデータ取得回路は同一の半導体基板上に集積されたことを特徴とする。

ここで、データ取得回路は、ＣＰＵが起動する前に前記プログラムを取得して前記内部メモリに書き込み、ＣＰＵは、内部メモリに前記プログラムが書き込まれた後、プログラムに応じた所定の処理を施すことが好適である。

本願発明によれば、プログラム処理装置は、他のプログラム処理装置からプログラムを取得して実行することができる。

図１は、本願発明の実施の形態におけるプログラム処理装置を示すものである。第１のプログラム処理装置１は、第１のＣＰＵ２と、第１の入出力インタフェース４と、データ取得回路６と、第１の内部ＲＡＭ８と、デバッグ処理回路１０と、デバッグインタフェース１２と制御端子１４と、を含んで構成される。第１のプログラム処理装置は図示しない信号処理回路を含んで構成され、これらは同一の半導体基板上に集積される。また、第１のプログラム処理装置は、データ通信ライン２０を介して第２のプログラム処理装置１００に接続される。

第１のＣＰＵ２は、プログラムを取得して所定の信号処理を実行する。また、第１のＣＰＵ２はプログラムに応じて同一の半導体基板上に集積される第１の入出力インタフェース回路４、第１の内部ＲＡＭ８、デバッグ処理回路１０、デバッグインタフェース１２や、図示しない信号処理回路の動作を制御する。

第１の入出力インタフェース４は、所定のデータ転送方式に従って、第２のプログラム処理装置１００に含まれる第２の入出力インタフェース１０４とデータの通信を行う。第１の入出力インタフェース４は第１のＣＰＵ２の処理の結果を、第２の入出力インタフェース１０４を介して第２のプログラム処理装置１００へ送信するとともに、第２のプログラム処理装置１００から送信されたデータを、第１の内部バス２２を介して、第１のＣＰＵ２または第１の内部ＲＡＭ８へ送信する。

データ取得回路６は、データ通信ライン２０を介して、第２の入出力インタフェース１
０４から送信されたプログラムを受信し、第１の内部ＲＡＭ８に書き込む。データ取得回路６は、第１の入出力インタフェース４と同じデータ転送方式に従って、第２の入出力インタフェース１０４からデータの受信を行うことが好適である。データ取得回路６は、第１の内部バス２２を介することなく、第１の内部ＲＡＭ８にプログラムを書き込む。

制御端子１４はデータ取得回路６に接続され、０Ｖまたは３Ｖの電圧が選択的に印加される。制御端子１４に印加された電圧は制御信号ＣＣとしてデータ取得回路６に送信され、データ取得回路６は制御信号ＣＣに応じて動作する。例えば、制御端子１４に０Ｖが印加された場合にはデータ取得回路６が活性とされ、３Ｖが印加された場合にはデータ取得回路６が非活性とされる。

第１の内部ＲＡＭ８は、データ取得回路６から送信されたプログラムを格納するとともに、第１のＣＰＵ２が実行する所定の信号処理に応じて生成されたデータを一時的に格納する。第１の内部ＲＡＭ８はＳＲＡＭによって構成することが好適であり、第１のＣＰＵ２と同一の半導体基板上に集積することによって、第１のプログラム処理装置１のサイズの増大を抑制することができる。

デバッグ処理回路１０は、デバッグツール２１０からの指示に基づいて、プログラム処理装置１に対して初期化の処理や実行されているプログラムの停止及び再開の処理を行う。また、デバッグ処理回路１０は第１の内部バス２２を監視して第１の内部ＲＡＭ８に書き込まれたプログラムに含まれる変数をモニタし、モニタの結果に応じて第１のモード又は第２のモードの処理を施す。例えば、第１のモードでは、デバッグ処理回路１０はプログラムに含まれる変数をモニタしてその結果をレジスタ（図示なし）に書き込み、レジスタに書き込まれたデータをデバッグインタフェース１２へ送信する。また、第２のモードでは、デバッグ処理回路１０はプログラムに含まれる変数をモニタして、モニタの結果に報じてプログラムの実行を一時停止してその旨をデバッグインタフェース１２へ送信する。第１のモード及び第２のモードにおいてモニタする変数は、デバッグ処理回路１０に含まれるレジスタ（図示なし）を用いて指定することができ、レジスタの数に応じてプログラム実行中にモニタ可能な変数の数を制御することができる。

デバッグインタフェース１２は、デバッグ処理回路１０から送信されたデータをデバッグ通信ライン２２０を介してパーソナルコンピュータ２００に送信する。また、デバッグインタフェース１２は、パーソナルコンピュータ２００からデバッグ通信ライン２２０を介して送信されたデータを受信して第１の内部ＲＡＭ８に書き込む。デバッグ通信ライン２２０は少数の信号線で構成することが好適であり、例えば２本の信号線によって構成することができる。これは、デバッグ通信ライン２２０に接続されデバッグインタフェース１２のために設けられる入出力端子は、製品として出荷された後は用いられないため、その数が増えることは好ましくないためである。

パーソナルコンピュータ２００は、デバッグツール２１０を含み、デバッグインタフェース１２から受信したデータの処理を行うとともに、デバッグツール２１０で作成したデータをデバッグインタフェース１２に送信する。プログラムの開発者はパーソナルコンピュータ２００を用いてデバッグ処理回路１０での処理結果を確認してプログラムの検証を行うことができるとともに、改良や修正を行ったプログラムをデバッグインタフェース１２を介して第１の内部ＲＡＭ８に書き込むことができる。

プログラムメモリ１１８は後述する第２のプログラム処理装置に含まれる外部バスインタフェースに接続される。プログラムメモリ１１８は第１のＣＰＵ２が実行するプログラムと第２のＣＰＵが実行するプログラムとを格納する。第１のＣＰＵ２は、第２のプログラム処理装置及びデータ取得回路６を介してプログラムを取得して所定の信号処理を行う
。

第２のプログラム処理装置１００は、第２のＣＰＵ１０２と、第２の入出力インタフェース１０４と、第２の内部ＲＡＭ１０８と、外部バスインタフェース１１６と、を含んで構成される。また、第２のプログラム処理装置は同一の半導体基板上に集積される。

第２のＣＰＵ１０２は、取得したプログラムにより所定の信号処理を実行する。また、第２のＣＰＵ１０２はプログラムに応じて同一の半導体基板上に集積される第２の入出力インタフェース回路１０４、第２の内部ＲＡＭ１０８や外部バスインタフェース１１６の動作を制御する。

第２の入出力インタフェース１０４は、所定のデータ転送方式に従って、第１の入出力インタフェース４またはデータ取得回路６とデータの通信を行う。第２の入出力インタフェース回路１０４は第２のＣＰＵ１０２の処理の結果を、第１の入出力インタフェース４を介して第１のプログラム処理装置１へ送信するとともに、第１のプログラム処理装置１から送信されたデータを、第２の内部バス１２２を介して、第２のＣＰＵ１０２または第２の内部ＲＡＭ１０８へ送信する。

第２の内部ＲＡＭ１０８は、第２のＣＰＵ１０２が実行する所定の信号処理に応じて生成されたデータを一時的に格納する。第２の内部ＲＡＭ１０８はＳＲＡＭによって構成することが好適であり、第２のＣＰＵ１０２と同一の半導体基板上に集積することによって、第２のプログラム処理装置１００のサイズの増大を抑制することができる。

外部バスインタフェース１１６は外部バス１２０を介してプログラムメモリ１１８に接続される。第２のＣＰＵ１０２は外部バス１２０及び外部バスインタフェース１１６を介してプログラムメモリ１１８からプログラムを取得して所定の信号処理を行う。

次に、プログラム処理装置の動作について、図２及び図３を用いて説明する。

図２は通常のプログラム処理装置の動作を示すものであり、このとき制御端子１４は０Ｖに固定される。つまり、データ取得回路６は常に活性の状態となる。

ステップＳ２では、第１のＣＰＵ２の初期化の処理が行われる。このとき、これまで第１のＣＰＵ２で行われていた信号処理は一切破棄され、プログラムに基づいた信号処理を開始するための準備が行われる。

ステップＳ４では、データ取得回路６は第２のプログラム処理装置１００からプログラムを取得して第１の内部ＲＡＭ８に書き込む。第１の内部ＲＡＭ８に書き込まれるプログラムは、第２のプログラム処理装置１００に接続されるプログラムメモリ１１８に格納されているものである。データ取得回路６は外部バス１２０、外部バスインタフェース１１６、第２の内部バス１２２、第２の入出力インタフェース１０４及びデータ通信ライン２０を介してプログラムを取得する。このとき、第１のＣＰＵ２は起動していないため、それによって制御される第１の入出力インタフェース４、デバッグ処理回路１０、デバッグインタフェース１２、及び図示しない信号処理回路は非活性の状態である。

ステップＳ６では、第１のＣＰＵ２が起動し、第１の内部ＲＡＭ８に格納されたプログラムに基づいて第１のＣＰＵ２が所定の信号処理を行う。第１の入出力インタフェース４、デバッグ処理回路１０、デバッグインタフェース１２、及び図示しない信号処理回路は第１のＣＰＵ２が行う信号処理に応じて活性とされる。

図２に示すプログラム処理装置の動作は、開発が完了したプログラムをプログラムメモリ１１８に格納して、ユーザへ提供した後に用いることが好適である。つまり、第１のプログラム処理装置１および第２のプログラム処理装置１００を搭載した製品において、第１のプログラム処理装置１がプログラムメモリ１１８に格納されたプログラムを取得して起動することが常に求められる場合に適用することが好適である。

図３はデバッグ処理を行う際のプログラム処理装置の動作を示すものであり、このとき制御端子１４は０Ｖに設定して動作を開始する。つまり、データ取得回路６は活性の状態から動作を開始する。

ステップＳ１２では、第１のＣＰＵ２の初期化の処理が行われる。このとき、これまで第１のＣＰＵ２で行われていた信号処理は一切破棄され、プログラムに基づいた信号処理を開始するための準備が行われる。

ステップＳ１４では、データ取得回路６は第２のプログラム処理装置１００からプログラムを取得して第１の内部ＲＡＭ８に書き込む。第１の内部ＲＡＭ８に書き込まれるプログラムは、第２のプログラム処理装置に接続されるプログラムメモリ１１８に格納されているものである。データ取得回路６は外部バス１２０、外部バスインタフェース１１６、第２の内部バス１２２、第２の入出力インタフェース１０４及びデータ通信ライン２０を介してプログラムを取得する。このとき、第１のＣＰＵ２は起動していないため、それによって制御される第１の入出力インタフェース４、デバッグ処理回路１０、デバッグインタフェース１２、及び図示しない信号処理回路は非活性の状態である。

ステップＳ１６では、制御端子１４に印加する電圧を０Ｖから３Ｖに切換える。つまり、第１の内部ＲＡＭ８にプログラムを格納したあとに、データ取得回路６は非活性の状態に切換えられる。

ステップＳ１８では、第１のＣＰＵ２が起動し、第１の内部ＲＡＭ８に格納されたプログラムに基づいて第１のＣＰＵ２が所定の信号処理を行う。

ステップＳ２０では、第１のＣＰＵ２が行う信号処理に応じて、第１の入出力インタフェース４、デバッグ処理回路１０、デバッグインタフェース１２、及び図示しない信号処理回路が活性とされる。これによって、プログラムの開発者はパーソナルコンピュータ２００を用いてデバッグ処理回路１０での処理結果を確認してプログラムの検証を行うことが可能となるとともに、改良や修正を行ったプログラムをデバッグインタフェース１２を介して第１の内部ＲＡＭ８に書き込むことが可能となる。

ステップＳ２２では、第１のＣＰＵ２について初期化の処理が必要か否かを判断する。初期化の処理は、プログラムのバグを発見し、そのバグを修正するプログラムを内部ＲＡＭ８へ書き込んだ後、その修正したプログラムを再度実行して検証を行う際に行われる。初期化が不要な場合は第１のＣＰＵ２は所定の信号処理を継続する。初期化が必要な場合は初期化処理を行ってステップＳ１８の第１のＣＰＵ２の起動処理に移る。このとき、ステップＳ１６においてデータ取得回路６は非活性の状態としているため、ステップＳ１２の際の初期化の処理とは異なり、プログラムメモリ１１８からのプログラムの取得は行われない。第１のＣＰＵ２は、すでに第１の内部ＲＡＭ８に格納されているプログラムに基づいて所定の信号処理を開始する。

図３に示すプログラム処理装置の動作は、開発中のプログラムのデバッグ処理を行う際に用いることが好適である。デバッグ処理を行う際には、実行されるプログラム中に含まれるバグを検出するために、第１のＣＰＵ２を初期化してプログラムを再実行する処理を
繰り返し行う場合がある。その際にデータ取得回路６を活性の状態にしておくと、プログラムメモリ１１８に格納されたプログラムの取得を行ってしまい、その取得処理が終わるまでプログラムが実行できない。そのため、プログラムを実行するまでの時間が長くなりデバッグ効率が低下してしまう。しかし、図３に示すプログラム処理装置の動作の場合は、ステップＳ１４の後にデータ取得回路６を非活性とすることでプログラムの取得動作をスキップすることが出来るため、効率よくデバッグ処理を行うことができる。

また、デバッグ処理回路１０を用いて開発中のプログラムのバグを発見し、そのバグを修正するプログラムをデバッグインタフェース１２を介して内部ＲＡＭ８へ書き込み、その修正したプログラムを再度実行して検証を行う。その際にデータ取得回路６を活性の状態にしておくと、プログラムメモリ１１８に格納されたプログラムの取得を行ってしまうため、第１の内部ＲＡＭ８に格納された修正プログラムを、プログラムメモリ１１８に格納された修正前のプログラムで上書きしてしまう。しかし、図３に示すプログラム処理装置の動作の場合は、ステップＳ１４の後にデータ取得回路６を非活性とすることでプログラムの取得動作をスキップすることが出来るため、第１の内部ＲＡＭ８でのプログラムの上書きを防ぐことができる。

本願発明の実施の形態において、第１のプログラム処理装置１はデータ取得回路６を備えることから、第２のプログラム処理装置１００から第１のＣＰＵ２に必要なプログラムを取得することが可能となる。これによって、第１のプログラム処理装置１にプログラム格納用のメモリを別途設けることなく、第２のプログラム処理装置１００に接続されるプログラムメモリ１１８を共用することができるため、システム全体の小型化できるとともにそのコストの増大を抑えることができる。

データ取得回路６は制御端子１４に印加される電圧に応じて活性、非活性を制御することが可能であることから、プログラムメモリ１１８からのデータの取得動作の制御が可能となる。これによって、デバッグ処理を行う際には、プログラムメモリ１１８からのプログラムの取得動作をスキップさせることができ、デバッグ効率を向上させることができる。

データ取得回路６は、第１の入出力インタフェース４と同じデータ通信方式に従って、第２の入出力インタフェース１０４からプログラムを受信することから、データ取得回路６のための入出力端子を別途設ける必要がない。このため、第１のプログラム処理装置１に設けられる入出力端子の数の増大を抑制することができ、第１のプログラム処理装置のチップサイズの増大を抑制することができる。

デバッグインタフェース１２は、例えば２本の信号線（シリアル）によって構成されるデバッグ通信ライン２２０を介してデータ通信を行う構成とすることから、デバッグインタフェース１２のために設けられる入出力端子の数を少数にすることができる。デバッグインタフェース１２のために設けられる入出力端子は、製品として出荷された後は用いられないため、その数が増えることは好ましくない。しかし、本願発明の実施の形態においては、２個の入出力端子を備えればよく、第１のプログラム処理装置１のチップサイズの増大を抑制することができる。

本願発明の実施の形態において、制御端子１４は第１のプログラム処理装置１の内で自動的に切り替わる構成としてもよいし、第２のプログラム処理装置１００で生成された信号に基づいて切り替わる構成としてもよいし、外部から入力される信号によって切り替わる構成としてもよい。

本願発明の実施の形態において、デバッグ処理回路１０は２つのモードを備えるものと
したがこれに限られるものではなく、必要に応じたモード数を設定することができる構成としてもよい。さらに、デバッグ通信ライン２２０は２本の信号線で構成したがこれに限られるものではなく、デバッグ効率の向上とデバッグインタフェース１２の入出力端子の増加とのバランスに応じて信号線の本数を設定することが好適である。

また、本願発明の実施の形態において、第１のプログラム処理装置１に接続される第２のプログラム処理装置１００は、第２のＣＰＵ１０２を含んだプログラム処理装置であればよく、例えば図示しない信号処理回路をその内部に設けた構成としてもよい。

本願発明の実施の形態におけるプログラム処理装置の構成を示す図である。 本願発明の実施の形態におけるプログラム処理のフローチャートである。 本願発明の実施の形態におけるプログラム処理のフローチャートである。 従来のプログラム処理装置の構成を示す図である。

符号の説明

１ 第１のプログラム処理装置、２ 第１のＣＰＵ、４ 第１の入出力インタフェース、６ データ取得回路、８ 第１の内部ＲＡＭ、１０ デバッグ処理回路、１２ デバッグインタフェース、１４ 制御端子、２０ データ通信ライン、２２ 第１の内部バス、１００ 第２のプログラム処理装置、１０２ 第２のＣＰＵ、１０４ 第２の入出力インタフェース、１０８ 第２の内部ＲＡＭ、１１６ 外部バスインタフェース、１１８ プログラムメモリ、１２０ 外部バス、１２２ 第２の内部バス、２００ パーソナルコンピュータ、２１０ デバッグツール、２２０ デバッグ通信ライン、３００ プログラム処理装置、３０２ ＣＰＵ、３０８ 内部ＲＡＭ、３１０ デバッグ処理回路、３１２ デバッグインタフェース、３１６ 入出力インタフェース、３１８ プログラムメモリ、３２２ 内部バス

Claims (8)

1. プログラムに応じた所定の処理を実行するＣＰＵと、
   前記プログラムを格納し、前記ＣＰＵが前記プログラムを実行して生成されたデータを格納する内部メモリと、
   外部プログラム処理装置に接続され、前記外部プログラム処理装置から前記プログラムを取得し、前記内部メモリに書き込むデータ取得回路と、を備え、
   前記ＣＰＵ、前記内部メモリ、前記デバッグ処理回路及び前記データ取得回路は同一の半導体基板上に集積されたことを特徴とするプログラム処理装置。
2. 請求項１に記載のプログラム処理装置において、
   前記データ取得回路は、前記ＣＰＵの起動前に前記プログラムを取得して前記内部メモリに書き込み、
   前記ＣＰＵは、前記内部メモリに前記プログラムが書き込まれた後、前記プログラムに応じた前記所定の処理を施すことを特徴とするプログラム処理装置。
3. 請求項２に記載のプログラム処理装置において、
   前記外部プログラム処理装置に接続され、前記プログラムの実行に応じて前記外部プログラム処理装置と所定のデータ通信方式に従ってデータ通信を行う入出力インタフェースを更に備え、
   前記データ取得回路は前記入出力インタフェースと同じデータ通信方式に従って前記外部プログラム処理装置から前記プログラムを取得すること、を特徴とするプログラム処理装置。
4. 請求項２に記載のプログラム処理装置において、
   前記プログラムに含まれる少なくとも１つの変数をモニタし、モニタの結果に応じた処理を施すデバッグ処理回路を更に備えることを特徴とするプログラム処理装置。
5. 請求項４に記載のプログラム処理装置において、
   前記データ取得回路に接続され、前記データ取得回路を活性とするか否かを制御する制御端子を更に備えることを特徴とするプログラム処理装置
6. 請求項４に記載のプログラム処理装置において、
   前記デバッグ処理回路での処理の結果をモニタするデバッグツールに接続され、前記プログラム処理装置と前記デバッグツールとをシリアルデータとして通信するデバッグインタフェースを更に備えることを特徴とするプログラム処理装置。
7. 外部プログラム処理装置に接続されたデータ取得回路を備え、前記データ取得回路を活性とするか否かを制御するプログラム処理装置において、プログラムを実行して所定の処理を行うプログラム処理方法であって、
   前記プログラム処理装置を起動する起動ステップと、
   前記データ取得回路が前記外部プログラム処理装置から前記プログラムを取得するプログラム取得ステップと、
   前記プログラム取得ステップのあと、前記制御端子によって前記データ取得回路を非活性とする非活性ステップと、
   前記プログラム処理装置において前記プログラムを実行するプログラム実行ステップと、を含むことを特徴とするプログラム処理方法。
8. 請求項７に記載のプログラム処理方法において、前記プログラム実行ステップは、
   前記プログラムに含まれる少なくとも１つの変数をモニタし、モニタの結果に応じた処
   理を施すデバッグステップを含むことを特徴とするプログラム処理方法。

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