JP2008117230A5 - - Google Patents

Claims (8)

1. プログラムに応じた所定の処理を実行するＣＰＵと、
   前記プログラムを格納し、前記ＣＰＵが前記プログラムを実行して生成されたデータを格納する内部メモリと、
   プログラムメモリから前記プログラムを取得し、前記内部メモリに書き込むデータ取得回路と、を備え、
   前記ＣＰＵ、前記内部メモリ及び前記データ取得回路は同一の半導体基板上に集積されたことを特徴とするプログラム処理装置。
2. 請求項１に記載のプログラム処理装置において、
   前記データ取得回路は、前記ＣＰＵの起動前に前記プログラムを取得して前記内部メモリに書き込み、
   前記ＣＰＵは、前記内部メモリに前記プログラムが書き込まれた後、前記プログラムに応じた前記所定の処理を施すことを特徴とするプログラム処理装置。
3. 請求項２に記載のプログラム処理装置において、
   前記プログラムに含まれる少なくとも１つの変数をモニタし、モニタの結果に応じた処理を施すデバッグ処理回路を更に備えることを特徴とするプログラム処理装置。
4. 請求項１に記載のプログラム処理装置において、
   前記データ取得回路に接続され、前記データ取得回路を活性とするか否かを制御する制御端子を更に備えることを特徴とするプログラム処理装置
5. 請求項４に記載のプログラム処理装置において、
   前記データ取得回路は、前記制御端子に前記データ取得回路を活性とする信号が入力された後に、前記プログラムを前記内部メモリに書き込むことを特徴とするプログラム処理装置。
6. 請求項２または５に記載のプログラム処理装置において、
   前記プログラム処理装置は外部プログラム処理装置に接続され、
   前記ＣＰＵは、前記プログラムの実行に応じて前記データ取得回路と同じデータ通信方式に従って前記外部プログラム処理装置とデータ通信を行うこと、を特徴とするプログラム処理装置。
7. 請求項３に記載のプログラム処理装置において、
   前記デバッグ処理回路での処理の結果をモニタするデバッグツールに接続され、前記プログラム処理装置と前記デバッグツールとをシリアルデータとして通信するデバッグインタフェースを更に備えることを特徴とするプログラム処理装置。
8. 外部プログラム処理装置に接続されたデータ取得回路を備え、前記データ取得回路を活性とするか否かを制御するプログラム処理装置において、プログラムを実行して所定の処理を行うプログラム処理方法であって、
   前記プログラム処理装置を起動する起動ステップと、
   前記データ取得回路が前記外部プログラム処理装置から前記プログラムを取得するプログラム取得ステップと、
   前記プログラム取得ステップのあと、前記制御端子によって前記データ取得回路を非活性とする非活性ステップと、
   前記プログラム処理装置において前記プログラムを実行するプログラム実行ステップと、を含み、前記プログラム実行ステップは、
   前記プログラムに含まれる少なくとも１つの変数をモニタし、モニタの結果に応じた処
   理を施すデバッグステップを含むことを特徴とするプログラム処理方法。