JP3826859B2 - 情報処理方法とその方法を実現するプログラム及び記録媒体 - Google Patents
情報処理方法とその方法を実現するプログラム及び記録媒体 Download PDFInfo
- Publication number
- JP3826859B2 JP3826859B2 JP2002238437A JP2002238437A JP3826859B2 JP 3826859 B2 JP3826859 B2 JP 3826859B2 JP 2002238437 A JP2002238437 A JP 2002238437A JP 2002238437 A JP2002238437 A JP 2002238437A JP 3826859 B2 JP3826859 B2 JP 3826859B2
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- executed
- storage means
- processing unit
- code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000010365 information processing Effects 0.000 title claims description 40
- 238000003672 processing method Methods 0.000 title claims description 21
- 238000000034 method Methods 0.000 title claims description 11
- 230000004913 activation Effects 0.000 claims description 10
- 230000004044 response Effects 0.000 claims 3
- 230000006870 function Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 7
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 230000006837 decompression Effects 0.000 description 2
- 101000969688 Homo sapiens Macrophage-expressed gene 1 protein Proteins 0.000 description 1
- 102100021285 Macrophage-expressed gene 1 protein Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4405—Initialisation of multiprocessor systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/54—Link editing before load time
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/60—Software deployment
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/70—Software maintenance or management
- G06F8/71—Version control; Configuration management
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Security & Cryptography (AREA)
- Stored Programmes (AREA)
- Multi Processors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は情報処理方法とその方法を実現するためのプログラム、及び該プログラムを記録した記録媒体に関するものである。
【０００２】
【従来の技術】
近年においては、一つの半導体チップ上にＣＰＵ（中央演算処理装置）やメモリが搭載されたシステムオンチップ（以下、単に「ＳＯＣ」ともいう）が開発されてきている。このようなＳＯＣは、ＣＰＵとメモリとの間におけるバス幅が広く取れるという利点を有し、構成要素としてシステムに組み込まれる。ここでＳＯＣにおいては、該チップの大きさに応じて混載できるメモリの容量に限度があるため、混載されたメモリを効率的に使用することが重要とされる。
【０００３】
一方、近年における音楽配信や携帯オーディオ機器に使用されている音声圧縮方式（コーデック−Codec）には、MPEG1 Audio、MPEG2 Audio等多くの種類が存在する。このとき、音声データの圧縮・伸長を実行するシステムを複数のＣＰＵ（マルチプロセッサ）により構成することによって負荷を分散し、一つのＣＰＵでは時間のかかる処理を高速処理することができる。すなわち例えば、コーデック毎にＣＰＵを割り当てることにより、第１のＣＰＵによりデコードしたデータを同時に第２のＣＰＵでエンコードするトランスコーディング動作や、異なるコーデックで並列的にエンコードする動作を実現することができる。
【０００４】
図５は、従来の情報処理システムの構成を示すブロック図である。図５に示されるように、従来の情報処理システムはバス３と、バス３により相互接続されるチップ１と外部メモリ１１０とホストＣＰＵ１１１及びサーバ１２０を備える。そして、チップ１には内部メモリ１０１と、外部メモリ１１０から直接外部メモリ１１０へ実行可能コードやデータを転送するＤＭＡ（Direct Memory Access）コントローラ１０２、第１ＣＰＵ１０３、第２ＣＰＵ１０４、及びブート用メモリ１０５を含む。なお、チップ１内に形成された内部メモリ１０１とＤＭＡ（Direct Memory Access）コントローラ１０２、第１ＣＰＵ１０３、第２ＣＰＵ１０４、及びブート用メモリ１０５は、チップ１内に形成されたバスにより相互接続される。
【０００５】
ここで、上記のような構成を有するチップ１は、相互に独立して動作すると共に、内部メモリ１０１を共有する複数のＣＰＵを備えるため、「粗結合マルチプロセッサ」と呼ばれる。
【０００６】
上記のような構成を有する情報処理システムでは、まずホストＣＰＵ１１１の指示により第１ＣＰＵ１０３用及び第２ＣＰＵ１０４用のブートストラップがブート用メモリ１０５に格納される。そして、第１ＣＰＵ１０３及び第２ＣＰＵ１０４が、上記ブートストラップに応じて外部メモリ１１０又はネットワーク上のサーバ１２０からＤＭＡコントローラ１０２を使用して実行可能コードを内部メモリ１０１へダウンロードし、該システムを起動する。
【０００７】
一方、上記実行可能コードは以下のように作成される。図６に示されるように、チップ１内に設けられたＣＰＵ毎に作成されたプログラム（第１ＣＰＵ用プログラム及び第２ＣＰＵ用プログラム）と、複数のＣＰＵにより共用されるプログラム（共通ライブラリプログラム）とをコンパイルさせることにより、各プログラムに対応したオブジェクトコード（ＣＰＵ０用オブジェクトコード、ＣＰＵ１用オブジェクトコード、共通ライブラリオブジェクトコード）が生成される。
【０００８】
次に、これらのオブジェクトコードは、内部メモリ１０１内における配置先を指定する先頭アドレスを含んだリンク情報５０５とリンクされ、実行可能コードが生成される。従って、生成された実行可能コード５０６は、命令とデータ、及び内部メモリ１０１への配置先アドレスを記述するものとされる。なお、図６においては、第１ＣＰＵに対しコーデックＡにおいてエンコード動作を実現させ、第２ＣＰＵに対しコーデックＢにおいてデコード動作を実現させるための実行可能コード５０６が例示される。
【０００９】
そして、後述するように該実行可能コード５０６は内部メモリ１０１にロードされる。
【００１０】
ここで、該情報システムのＯＳ（Operating System）がダイナミックライブラリやリンク機能を有し、あるいはハードウェア的に仮想アドレスをサポートするものである場合には、一般的にプログラムのロード時に実行可能コードのアドレスを変更することができるものの、上記のような機能を持たないＯＳが搭載されたシステム、またはＯＳが搭載されていないシステムに該チップ１が組み込まれるような場合には実行可能コード作成時にアドレスが固定され、動的にコードのロード先を切り替えることができない。
【００１１】
従って、複数のコーデックによりＣＰＵを動作させるためには、想定される全パターンのコードを内部メモリ１０１等に保持しておく必要がある。このとき、使用したいコーデックが多数あって内部メモリ１０１内に該コードが納まらない場合には、該実行可能コードを外部メモリ１１０やサーバ１２０等に保持しておき、必要に応じたダウンロードを実行してコーデックの種類や動作を切り替えることができる。
【００１２】
ただし、図６に示されるように、従来の実行可能コード５０６内には第１ＣＰＵ用のコードと第２ＣＰＵ用のコードとがまとめられているため、第１ＣＰＵ１０３あるいは第２ＣＰＵ１０４のいずれか一方の動作のみを切り替えたいような場合には、実行可能コード５０６全体を内部メモリ１０１にロードし直す必要がある。
【００１３】
ここで、図７及び図８を参照して、従来の情報処理システムにおける該動作の切り替えを説明する。なお、図７においては外部メモリ１１０に第１から第４の命令コード２１２〜２１５が予め格納され、最初に第１命令コード２１２が内部メモリ１０１にロードされた場合が示される。上記において第２命令コード２１３は第１ＣＰＵ１０３に対してコーデックＡによりエンコード動作させ、第２ＣＰＵ１０４に対してコーデックＤによりデコード動作させるコードを含み、第３命令コード２１４は第１ＣＰＵ１０３に対してコーデックＣによりエンコード動作させ、第２ＣＰＵ１０４に対してコーデックＢによりデコード動作させるコードを含み、第４命令コード２１５は第１ＣＰＵ１０３に対してコーデックＣによりエンコード動作させ、第２ＣＰＵ１０４に対してコーデックＤによりデコード動作させるコードを含むものとされる。
【００１４】
図８を参照して、図７に示された第１及び第２のＣＰＵ１０３，１０４の動作を説明する。まずステップＳ１においてホストＣＰＵ１１１が第１ＣＰＵ１０３をリセットし、ステップＳ２においてホストＣＰＵ１１１がブート用メモリ１０５にブートストラップを書き込む。次に、ステップＳ３において、ホストＣＰＵ１１１が第１ＣＰＵ１０３のリセット状態を解除する。そして、ステップＳ４において、第１ＣＰＵ１０３はブート用メモリ１０５に書き込まれたブートストラップを実行し、ステップＳ５においてＤＭＡコントローラ１０２を用いて外部メモリ１１０から内部メモリ１０１へ例えば第１命令コード２１２をＤＭＡ転送する。
【００１５】
ステップＳ６では、第１ＣＰＵ１０３が上記転送の終了を確認した後に第２ＣＰＵ１０４をリセットし、さらに該リセット状態を解除することにより第２ＣＰＵ１０４を起動する。ステップＳ７では、第１ＣＰＵ１０３は内部メモリ１０１に格納された第１ＣＰＵ１０３用の命令コードを実行する。
【００１６】
これより、ステップＳ８において第１ＣＰＵ１０３はコーデックＡのエンコーダとして動作すると共に、ステップＳ９において第２ＣＰＵ１０４は内部メモリ１０１に格納された第２ＣＰＵ１０４用の命令コードを実行することによってコーデックＢのデコーダとして動作する。
【００１７】
このとき上記のように、第１ＣＰＵ用の命令コードと第２ＣＰＵ用の命令コードとが一つの命令コードとしてまとめられていることから、例えば第１ＣＰＵ１０３をコーデックＣのエンコーダとして動作させたい場合には、たとえ第２ＣＰＵ１０４の機能を変更する必要がない場合であっても、内部メモリ１０１にロードされた第１命令コード２１２全体を第３命令コード２１４に入れ替える必要がある。
【００１８】
以上より、上記のような従来の情報処理システムにおいては、以下のような問題がある。まず、第１ＣＰＵ１０３向けの命令と第２ＣＰＵ１０４向けの命令をまとめてコンパイルするため、実行可能コードを構成する命令の組み合わせが固定的となってしまう。このため、複数のＣＰＵを複数のコーデックにおいて動作させるためには、各動作状態に応じたコンパイル済みコードを予め外部メモリ１１０（あるいはネットワーク上のサーバ１２０）に保持しておく必要がある。
【００１９】
また、上記のように第１ＣＰＵ１０３向けの命令と第２ＣＰＵ１０４向けの命令とにより一つの実行可能コードが構成されるため、実行可能コードのサイズが大きくなる。これより、入れ替えるべき内部メモリ１０１内のコードサイズも大きなものとなるため、コード入れ替え時間が大きなものとなる。
【００２０】
さらに、第１ＣＰＵ１０３向けの命令と第２ＣＰＵ１０４向けの命令とにより一つの実行可能コードが構成されることから、上記のように例えば第１ＣＰＵ１０３の動作のみを変更したい場合でも、第２ＣＰＵ１０４の動作も中断させなければならない。すなわち例えば、第２ＣＰＵ１０４によりコーデックＢの下でデコードした結果を、第１ＣＰＵ１０３によりコーデックＡの下でエンコードするトランスコーディング動作中においては、第１ＣＰＵ１０３の動作のみを変更することはできず、第２ＣＰＵ１０４のデコーダも中断させなくてはならない。
【００２１】
【発明が解決しようとする課題】
本発明は、上記のような問題を解消するためになされたもので、複数のＣＰＵを有する情報処理システムにおいて、該システムにおいて必要とされる記憶容量を低減できると共に処理速度を高速化し、他のＣＰＵの動作に影響を与えることなく各ＣＰＵの機能を容易に変更することのできる情報処理方法と、その方法を実現するプログラム及び該プログラムを記録した記録媒体を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明の目的は、複数の中央演算処理装置と内部記憶手段とを含むプロセッサと、複数の中央演算処理装置において共通して実行される共通コード及び予め定められたいずれか一つの中央演算処理装置において実行される命令コードが格納された外部記憶手段と、ホスト演算手段とがバスにより相互接続されたシステムにおいて実現される情報処理方法であって、ホスト演算手段の指示により、いずれか一つの中央演算処理装置が共通コードと自己において実行するよう定められた命令コードとを外部記憶手段から内部記憶手段へロードすると共に、他の中央演算処理装置が自己において実行するよう定められた命令コードを外部記憶手段から内部記憶手段へロードするステップと、各々の中央演算処理装置が、内部記憶手段にロードされた共通コードと自己において実行するよう定められた命令コードとをそれぞれ実行するステップとを有することを特徴とする情報処理方法、あるいは該方法を実現するためのプログラム若しくは該プログラムを記録した記録媒体を提供することにより達成される。
【００２３】
このような手段によれば、各々の中央演算処理装置が自己において実行するよう定められた命令コードを内部記憶手段へロードして実行するため、外部記憶手段へ格納すべき共通コード及び命令コードを効率化することができ、外部記憶手段に必要とされる記憶容量と、外部記憶手段から内部記憶手段にロードすべき情報量とを低減することができる。
【００２４】
また、上記において、ホスト演算手段が選択的に中央演算処理装置をリセットするステップと、ホスト演算手段の指示により、選択的にリセットされた中央演算処理装置が自己において実行するよう定められた命令コードを外部記憶手段から内部記憶手段へ新たにロードするステップと、リセットされた中央演算処理装置が、内部記憶手段に新たにロードされた自己において実行するよう定められた命令コードを実行するステップとをさらに有する情報処理方法、あるいは該方法を実現するためのプログラム若しくは該プログラムを記録した記録媒体によれば、他の中央演算処理装置の動作に影響を与えることなく、選択された中央演算処理装置の機能を容易に変更することができる。
【００２５】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２６】
図１は、本発明の実施の形態に係る情報処理を説明する図である。図１に示されるように、本実施の形態に係る情報処理は、バス３により相互接続されたホストＣＰＵ４１１とチップ１、及び外部メモリ１１０により構成された情報処理システムにおいて実現される。ここで、チップ１には内部バスにより相互接続されたＤＭＡコントローラ１０２と第１ＣＰＵ１０３、第２ＣＰＵ１０４、ブート用メモリ１０５、及び内部メモリ１０１が設けられる。
【００２７】
なお、上記において外部メモリ１１０の替わりに、あるいは外部メモリ１１０と共に、バス３に接続されたネットワーク上のサーバを備えた情報システムにおいても本実施の形態に係る情報処理を実現することができる。
【００２８】
以下において、図２を参照しつつ、上記情報処理システムにおいて実行される本実施の形態に係る実行可能コードについて説明する。本実施の形態においては、上記第１ＣＰＵ１０３と第２ＣＰＵ１０４が独立して動作できるように、各ＣＰＵで実行されるオブジェクトコードにそれぞれ共通オブジェクトコードがリンクされ、ＣＰＵ毎の実行可能コードが生成される。
【００２９】
すなわち、図２に示されるように、第１ＣＰＵ１０３にて実行される第１ＣＰＵ用プログラムがコンパイルされることにより第１ＣＰＵ用オブジェクトコードが生成され、第２ＣＰＵ１０４にて実行される第２ＣＰＵ用プログラムがコンパイルされることにより第２ＣＰＵ用オブジェクトコードが生成される。また、第１及び第２ＣＰＵ１０３，１０４にて実行される共通ライブラリプログラムがコンパイルされることにより共通ライブラリオブジェクトコードが生成される。
【００３０】
次に、内部メモリ１０１内における共通オブジェクトコードの格納先を示す共通ライブラリ先頭アドレスと、内部メモリ１０１内における第１ＣＰＵオブジェクトコードの格納先を示す第１ＣＰＵ先頭アドレスとを記述したリンク情報３０２を上記第１ＣＰＵ用オブジェクトコードと上記共通ライブラリオブジェクトコードにリンクさせて実行可能コード３０５を生成すると共に、上記と同じ共通ライブラリ先頭アドレスと、内部メモリ１０１内における第２ＣＰＵオブジェクトコードの格納先を示す第２ＣＰＵ先頭アドレスとを記述したリンク情報３０４を上記第２ＣＰＵ用オブジェクトコードと上記共通ライブラリオブジェクトコードにリンクさせて実行可能コード３０６を生成する。
【００３１】
なお、上記の各先頭アドレスは、対応する各オブジェクトコードが内部メモリ１０１に格納される際に必要とされる記憶容量を考慮して決定される。
【００３２】
また、上記において共通オブジェクトコードが記述される共通ライブラリ領域においては読み出し専用のテキスト命令が作成され、第１ＣＰＵ１０３用あるいは第２ＣＰＵ１０４用のオブジェクトコードが記述される領域においては読み出し専用のテキスト命令と読み書き可能なデータ領域とが作成される。
【００３３】
ここで、オブジェクトコード３０１及びオブジェクトコード３０３に含まれる共通オブジェクトコードは全く同じものとされ、リンク情報３０２，３０４に含まれる該共通オブジェクトコードに対応した先頭アドレスも同じアドレスとされる。従って、上記実行可能コード３０５，３０６が共に内部メモリ１０１へロードされた場合には、図２に示されるように共通オブジェクトコードが共有される。
【００３４】
これより、本実施の形態に係る情報処理においては、後述するように第１ＣＰＵ１０３と第２ＣＰＵ１０４とにおいて一つの共通オブジェクトコードが共用されるため、必要とされる内部メモリ１０１の容量が低減される。
【００３５】
次に、図１を参照しつつ、上記情報処理システムにおいて実現される上記実行可能コード３０５，３０６を用いた情報処理方法を説明する。
【００３６】
図１に示されるように、外部メモリ１１０には予め共通ライブラリ４１２と第１ＣＰＵコード群ＣＧ０、及び第２ＣＰＵコード群ＣＧ１の３種類の実行可能ファイルが格納される。ここで、第１ＣＰＵコード群ＣＧ０には第１ＣＰＵ１０３をコーデックＡのエンコーダとして動作させる命令コード４１３と第１ＣＰＵ１０３をコーデックＣのエンコーダとして動作させる命令コード４１５とが含まれる。また、第２ＣＰＵコード群ＣＧ１には第２ＣＰＵ１０４をコーデックＢのデコーダとして動作させる命令コード４１４と第２ＣＰＵ１０３をコーデックＤのデコーダとして動作させる命令コード４１６とが含まれる。
【００３７】
なお、共通ライブラリ４１２は第１ＣＰＵ１０３と第２ＣＰＵ１０４とにおいて共用される命令と、該命令の内部メモリ１０１内における配置先を指定するアドレスとを含み、先頭アドレスが予め決められる。また、命令コード４１３，４１５は、第１ＣＰＵ１０３に対する命令とデータ及びそれらの内部メモリ１０１内における配置先を示すアドレスを含む。同様に命令コード４１４，４１６は、第２ＣＰＵ１０４に対する命令とデータ及びそれらの内部メモリ１０１内における配置先を示すアドレスを含む。
【００３８】
そして、初回起動時には、共通ライブラリ４１２と第１ＣＰＵ用の命令コード４１３及び第２ＣＰＵ用の命令コード４１４が、ブートストラップを使って内部メモリ１０１にロードされる。このとき、共通ライブラリ４１２は第１ＣＰＵ１０３と第２ＣＰＵ１０４とにより共用されるので、一度だけ内部メモリ１０１にロードされれば足りる。
【００３９】
また、本実施の形態においては、内部メモリ１０１の記憶領域が第１領域Ｒ１と第２領域Ｒ２及び第３領域Ｒ３に予め分割され、上記共通ライブラリ４１２は第１領域Ｒ１に格納され、第１ＣＰＵ用の命令コード４１３，４１５は第２領域Ｒ２に格納され、第２ＣＰＵ用の命令コード４１４，４１６は第３領域Ｒ３に格納される。
【００４０】
以下において、図３を参照しつつ、本実施の形態に係る情報処理をより詳しく説明する。ステップＳ１においてホストＣＰＵ４１１が第１ＣＰＵ１０３をリセットし、ステップＳ２においてホストＣＰＵ４１１が第２ＣＰＵ１０４をリセットする。そして、ステップＳ３では、ホストＣＰＵ４１１がブート用メモリ１０５に第１ＣＰＵ用のブートストラップを書き込み、ステップＳ４においてホストＣＰＵ４１１が同じブート用メモリ１０５に第２ＣＰＵ用のブートストラップを書き込む。
【００４１】
ステップＳ５においてはホストＣＰＵ４１１が第１ＣＰＵ１０３のリセット状態を解除し、ステップＳ６においてはホストＣＰＵ４１１が第２ＣＰＵ１０４のリセット状態を解除する。
【００４２】
ステップＳ７では、ホストＣＰＵ４１１の指示により第１ＣＰＵ１０３がブート用メモリ１０５に格納された第１ＣＰＵ用のブートストラップを実行し、第１ＣＰＵ１０３がＤＭＡコントローラ１０２を用いて外部メモリ１１０から内部メモリ１０１へ共通ライブラリ４１２と第１ＣＰＵ用の命令コード４１３とをＤＭＡ転送する。
【００４３】
次に、ステップＳ８においては、ホストＣＰＵ４１１の指示により第２ＣＰＵ１０４がブート用メモリ１０５に格納された第２ＣＰＵ用のブートストラップを実行し、第２ＣＰＵ１０４がＤＭＡコントローラ１０２を用いて外部メモリ１１０から内部メモリ１０１へ第２ＣＰＵ用の命令コード４１４をＤＭＡ転送する。
【００４４】
そして、ステップＳ９において、第１ＣＰＵ１０３は命令コード４１３の該ＤＭＡ転送が終了したことを確認した後に、内部メモリ１０１に格納された第１ＣＰＵ用の命令コード４１３を実行する。また、ステップＳ１０において、第２ＣＰＵ１０４は命令コード４１４の該ＤＭＡ転送が終了したことを確認した後に、内部メモリ１０１に格納された第２ＣＰＵ用の命令コード４１４を実行する。
【００４５】
なお、上記ステップＳ９及びステップＳ１０において、第１ＣＰＵ１０３と第２ＣＰＵ１０４は必要に応じて内部メモリ１０１に格納された共通ライブラリ４１２を読み出して実行する。
【００４６】
これより、ステップＳ１１において第１ＣＰＵ１０３はコーデックＡのエンコーダとして動作を開始し、ステップＳ１２において第２ＣＰＵ１０４はコーデックＢのデコーダとして動作を開始する。
【００４７】
次に、図１及び図４を参照して、第１ＣＰＵ１０３あるいは第２ＣＰＵ１０４の機能を変更する場合の情報処理方法を説明する。本実施の形態に係る情報処理方法においては、少なくとも第１ＣＰＵ１０３又は第２ＣＰＵ１０４のいずれか一方の機能を変更する場合には、内部メモリ１０１にロードされている第１ＣＰＵ用あるいは第２ＣＰＵ用の命令コードを入れ替える必要がある。
【００４８】
従って、第１ＣＰＵ１０３の機能を変更する場合には、第１ＣＰＵコード群ＣＧ０に含まれた第１ＣＰＵ用の他の命令コードを内部メモリ１０１にロードし、第２ＣＰＵ１０４の機能を変更する場合には、第２ＣＰＵコード群ＣＧ１に含まれた第２ＣＰＵ用の他の命令コードを内部メモリ１０１にロードして実行する。
【００４９】
このとき、各ＣＰＵは共通ライブラリ４１２に記述されたコードを読み取ると共に、内部メモリ１０１における該ＣＰＵ専用のデータ領域においてデータの読み書きを実行しているため、上記のような命令コードの入れ替えは他のＣＰＵの動作に影響を与えることがない。
【００５０】
以下において、図４を参照しつつ、図１に示された第１ＣＰＵ１０３に対する機能変更方法の具体例を詳しく説明する。
【００５１】
まずステップＳ１において、上記のように第１ＣＰＵ１０３はコーデックＡでデータをエンコードし、第２ＣＰＵ１０４は上記のように第１ＣＰＵ１０３の動作によりエンコードされたデータをコーデックＢでデコードしているものとする。
【００５２】
次に、ステップＳ２においてホストＣＰＵ４１１が第１ＣＰＵ１０３をリセットする。そして、ステップＳ３において、ホストＣＰＵ４１１がブート用メモリ１０５に第１ＣＰＵ用のブートストラップを書き込む。
【００５３】
ステップＳ４において、ホストＣＰＵ４１１が第１ＣＰＵ１０３のリセット状態を解除する。さらに、ステップＳ５において第１ＣＰＵ１０３はブート用メモリ１０５に書き込まれたブートストラップを実行し、第１ＣＰＵ１０３はＤＭＡコントローラ１０２を用いて外部メモリ１１０から内部メモリ１０１へ第１ＣＰＵ用の命令コード４１５のみをＤＭＡ転送する。
【００５４】
次に、ステップＳ６において、第１ＣＰＵ１０３は命令コード４１５の該ＤＭＡ転送が終了したことを確認した後に、内部メモリ１０１に格納された命令コード４１５を実行する。これより、第１ＣＰＵ１０３はその機能が変更され、ステップＳ７においてコーデックＣのエンコーダとして動作する。
【００５５】
以上より、本発明の実施の形態に係る情報処理方法においては、外部メモリ１１０あるいはサーバ１２０に格納される共通ライブラリ４１２が第１ＣＰＵ１０３と第２ＣＰＵ１０４とにおいて共用される。また、各ＣＰＵにより実行されるオブジェクトコードが独立して外部メモリ１１０等に格納され、該オブジェクトコードを単位として内部メモリ１０１へロードされる。
【００５６】
これより、本発明の実施の形態に係る情報処理方法によれば、他のＣＰＵの動作に影響を与えることなく各ＣＰＵの機能を変更することができると共に、外部メモリ１１０等に保持すべきコードのサイズを低減することができる。
【００５７】
また、本発明の実施の形態に係る情報処理方法によれば、上記機能の変更に際して入れ替えるべき内部メモリ１０１内の命令コードのサイズが低減されるため、高速にＣＰＵの機能を変更することができる。
【００５８】
なお、上記情報処理方法はコンピュータにより実行されるプログラムにより記述でき、さらに該プログラムはフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に記録することができる。従って、該プログラムをコンピュータにより実行することにより、本実施の形態に係る情報処理方法を容易に実現することができる。
【００５９】
以上より、本発明の実施の形態に係る情報処理方法によれば、複数のコーデックによる音声圧縮展開プログラムを外部メモリ１１０に効率的に保持することができると共に、あるＣＰＵに実行させるプログラム（命令コード）を他のＣＰＵの動作に影響を与えることなく入れ替えることができる。
【００６０】
【発明の効果】
本発明に係る情報処理方法あるいは該方法を実現するためのプログラム若しくは該プログラムを記録した記録媒体によれば、外部記憶手段に必要とされる記憶容量と、外部記憶手段から内部記憶手段にロードすべき情報量とを低減することができるため、該システム規模及びコストを低減し、該システムにおける情報処理速度を高めることができる。
【００６１】
また、本発明に係る情報処理方法あるいは該方法を実現するためのプログラム若しくは該プログラムを記録した記録媒体によれば、他の中央演算処理装置の動作に影響を与えることなく、選択された中央演算処理装置の機能を容易に変更することができるため、動作の信頼性を担保しつつ該システムの汎用性を高めることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る情報処理を説明する図である。
【図２】本発明の実施の形態に係る実行可能コードを説明する図である。
【図３】図１に示された第１ＣＰＵ及び第２ＣＰＵの動作を示すフローチャートである。
【図４】図１に示された第１ＣＰＵに対する機能変更方法の具体例を示すフローチャートである。
【図５】従来の情報処理システムの構成を示すブロック図である。
【図６】従来の実行可能コードを説明する図である。
【図７】図５に示された情報処理システムの動作を説明する図である。
【図８】図５に示された第１ＣＰＵ及び第２ＣＰＵの動作を示すフローチャートである。
【符号の説明】
１ チップ、３ バス、１０１ 内部メモリ、１０２ ＤＭＡコントローラ、１０３ 第１ＣＰＵ、１０４ 第２ＣＰＵ、１０５ ブート用メモリ、１１０ 外部メモリ、１１１，４１１ ホストＣＰＵ、１２０ サーバ、２１２ 第１命令コード、２１３ 第２命令コード、２１４ 第３命令コード、２１５ 第４命令コード、３０２，３０４，５０５ リンク情報、３０５，３０６，５０６ 実行可能コード、４１２ 共通ライブラリ、４１３〜４１６ 命令コード、５０１ オブジェクトコード、ＣＧ０ 第１ＣＰＵコード群、ＣＧ１ 第２ＣＰＵコード群。
【発明の属する技術分野】
本発明は情報処理方法とその方法を実現するためのプログラム、及び該プログラムを記録した記録媒体に関するものである。
【０００２】
【従来の技術】
近年においては、一つの半導体チップ上にＣＰＵ（中央演算処理装置）やメモリが搭載されたシステムオンチップ（以下、単に「ＳＯＣ」ともいう）が開発されてきている。このようなＳＯＣは、ＣＰＵとメモリとの間におけるバス幅が広く取れるという利点を有し、構成要素としてシステムに組み込まれる。ここでＳＯＣにおいては、該チップの大きさに応じて混載できるメモリの容量に限度があるため、混載されたメモリを効率的に使用することが重要とされる。
【０００３】
一方、近年における音楽配信や携帯オーディオ機器に使用されている音声圧縮方式（コーデック−Codec）には、MPEG1 Audio、MPEG2 Audio等多くの種類が存在する。このとき、音声データの圧縮・伸長を実行するシステムを複数のＣＰＵ（マルチプロセッサ）により構成することによって負荷を分散し、一つのＣＰＵでは時間のかかる処理を高速処理することができる。すなわち例えば、コーデック毎にＣＰＵを割り当てることにより、第１のＣＰＵによりデコードしたデータを同時に第２のＣＰＵでエンコードするトランスコーディング動作や、異なるコーデックで並列的にエンコードする動作を実現することができる。
【０００４】
図５は、従来の情報処理システムの構成を示すブロック図である。図５に示されるように、従来の情報処理システムはバス３と、バス３により相互接続されるチップ１と外部メモリ１１０とホストＣＰＵ１１１及びサーバ１２０を備える。そして、チップ１には内部メモリ１０１と、外部メモリ１１０から直接外部メモリ１１０へ実行可能コードやデータを転送するＤＭＡ（Direct Memory Access）コントローラ１０２、第１ＣＰＵ１０３、第２ＣＰＵ１０４、及びブート用メモリ１０５を含む。なお、チップ１内に形成された内部メモリ１０１とＤＭＡ（Direct Memory Access）コントローラ１０２、第１ＣＰＵ１０３、第２ＣＰＵ１０４、及びブート用メモリ１０５は、チップ１内に形成されたバスにより相互接続される。
【０００５】
ここで、上記のような構成を有するチップ１は、相互に独立して動作すると共に、内部メモリ１０１を共有する複数のＣＰＵを備えるため、「粗結合マルチプロセッサ」と呼ばれる。
【０００６】
上記のような構成を有する情報処理システムでは、まずホストＣＰＵ１１１の指示により第１ＣＰＵ１０３用及び第２ＣＰＵ１０４用のブートストラップがブート用メモリ１０５に格納される。そして、第１ＣＰＵ１０３及び第２ＣＰＵ１０４が、上記ブートストラップに応じて外部メモリ１１０又はネットワーク上のサーバ１２０からＤＭＡコントローラ１０２を使用して実行可能コードを内部メモリ１０１へダウンロードし、該システムを起動する。
【０００７】
一方、上記実行可能コードは以下のように作成される。図６に示されるように、チップ１内に設けられたＣＰＵ毎に作成されたプログラム（第１ＣＰＵ用プログラム及び第２ＣＰＵ用プログラム）と、複数のＣＰＵにより共用されるプログラム（共通ライブラリプログラム）とをコンパイルさせることにより、各プログラムに対応したオブジェクトコード（ＣＰＵ０用オブジェクトコード、ＣＰＵ１用オブジェクトコード、共通ライブラリオブジェクトコード）が生成される。
【０００８】
次に、これらのオブジェクトコードは、内部メモリ１０１内における配置先を指定する先頭アドレスを含んだリンク情報５０５とリンクされ、実行可能コードが生成される。従って、生成された実行可能コード５０６は、命令とデータ、及び内部メモリ１０１への配置先アドレスを記述するものとされる。なお、図６においては、第１ＣＰＵに対しコーデックＡにおいてエンコード動作を実現させ、第２ＣＰＵに対しコーデックＢにおいてデコード動作を実現させるための実行可能コード５０６が例示される。
【０００９】
そして、後述するように該実行可能コード５０６は内部メモリ１０１にロードされる。
【００１０】
ここで、該情報システムのＯＳ（Operating System）がダイナミックライブラリやリンク機能を有し、あるいはハードウェア的に仮想アドレスをサポートするものである場合には、一般的にプログラムのロード時に実行可能コードのアドレスを変更することができるものの、上記のような機能を持たないＯＳが搭載されたシステム、またはＯＳが搭載されていないシステムに該チップ１が組み込まれるような場合には実行可能コード作成時にアドレスが固定され、動的にコードのロード先を切り替えることができない。
【００１１】
従って、複数のコーデックによりＣＰＵを動作させるためには、想定される全パターンのコードを内部メモリ１０１等に保持しておく必要がある。このとき、使用したいコーデックが多数あって内部メモリ１０１内に該コードが納まらない場合には、該実行可能コードを外部メモリ１１０やサーバ１２０等に保持しておき、必要に応じたダウンロードを実行してコーデックの種類や動作を切り替えることができる。
【００１２】
ただし、図６に示されるように、従来の実行可能コード５０６内には第１ＣＰＵ用のコードと第２ＣＰＵ用のコードとがまとめられているため、第１ＣＰＵ１０３あるいは第２ＣＰＵ１０４のいずれか一方の動作のみを切り替えたいような場合には、実行可能コード５０６全体を内部メモリ１０１にロードし直す必要がある。
【００１３】
ここで、図７及び図８を参照して、従来の情報処理システムにおける該動作の切り替えを説明する。なお、図７においては外部メモリ１１０に第１から第４の命令コード２１２〜２１５が予め格納され、最初に第１命令コード２１２が内部メモリ１０１にロードされた場合が示される。上記において第２命令コード２１３は第１ＣＰＵ１０３に対してコーデックＡによりエンコード動作させ、第２ＣＰＵ１０４に対してコーデックＤによりデコード動作させるコードを含み、第３命令コード２１４は第１ＣＰＵ１０３に対してコーデックＣによりエンコード動作させ、第２ＣＰＵ１０４に対してコーデックＢによりデコード動作させるコードを含み、第４命令コード２１５は第１ＣＰＵ１０３に対してコーデックＣによりエンコード動作させ、第２ＣＰＵ１０４に対してコーデックＤによりデコード動作させるコードを含むものとされる。
【００１４】
図８を参照して、図７に示された第１及び第２のＣＰＵ１０３，１０４の動作を説明する。まずステップＳ１においてホストＣＰＵ１１１が第１ＣＰＵ１０３をリセットし、ステップＳ２においてホストＣＰＵ１１１がブート用メモリ１０５にブートストラップを書き込む。次に、ステップＳ３において、ホストＣＰＵ１１１が第１ＣＰＵ１０３のリセット状態を解除する。そして、ステップＳ４において、第１ＣＰＵ１０３はブート用メモリ１０５に書き込まれたブートストラップを実行し、ステップＳ５においてＤＭＡコントローラ１０２を用いて外部メモリ１１０から内部メモリ１０１へ例えば第１命令コード２１２をＤＭＡ転送する。
【００１５】
ステップＳ６では、第１ＣＰＵ１０３が上記転送の終了を確認した後に第２ＣＰＵ１０４をリセットし、さらに該リセット状態を解除することにより第２ＣＰＵ１０４を起動する。ステップＳ７では、第１ＣＰＵ１０３は内部メモリ１０１に格納された第１ＣＰＵ１０３用の命令コードを実行する。
【００１６】
これより、ステップＳ８において第１ＣＰＵ１０３はコーデックＡのエンコーダとして動作すると共に、ステップＳ９において第２ＣＰＵ１０４は内部メモリ１０１に格納された第２ＣＰＵ１０４用の命令コードを実行することによってコーデックＢのデコーダとして動作する。
【００１７】
このとき上記のように、第１ＣＰＵ用の命令コードと第２ＣＰＵ用の命令コードとが一つの命令コードとしてまとめられていることから、例えば第１ＣＰＵ１０３をコーデックＣのエンコーダとして動作させたい場合には、たとえ第２ＣＰＵ１０４の機能を変更する必要がない場合であっても、内部メモリ１０１にロードされた第１命令コード２１２全体を第３命令コード２１４に入れ替える必要がある。
【００１８】
以上より、上記のような従来の情報処理システムにおいては、以下のような問題がある。まず、第１ＣＰＵ１０３向けの命令と第２ＣＰＵ１０４向けの命令をまとめてコンパイルするため、実行可能コードを構成する命令の組み合わせが固定的となってしまう。このため、複数のＣＰＵを複数のコーデックにおいて動作させるためには、各動作状態に応じたコンパイル済みコードを予め外部メモリ１１０（あるいはネットワーク上のサーバ１２０）に保持しておく必要がある。
【００１９】
また、上記のように第１ＣＰＵ１０３向けの命令と第２ＣＰＵ１０４向けの命令とにより一つの実行可能コードが構成されるため、実行可能コードのサイズが大きくなる。これより、入れ替えるべき内部メモリ１０１内のコードサイズも大きなものとなるため、コード入れ替え時間が大きなものとなる。
【００２０】
さらに、第１ＣＰＵ１０３向けの命令と第２ＣＰＵ１０４向けの命令とにより一つの実行可能コードが構成されることから、上記のように例えば第１ＣＰＵ１０３の動作のみを変更したい場合でも、第２ＣＰＵ１０４の動作も中断させなければならない。すなわち例えば、第２ＣＰＵ１０４によりコーデックＢの下でデコードした結果を、第１ＣＰＵ１０３によりコーデックＡの下でエンコードするトランスコーディング動作中においては、第１ＣＰＵ１０３の動作のみを変更することはできず、第２ＣＰＵ１０４のデコーダも中断させなくてはならない。
【００２１】
【発明が解決しようとする課題】
本発明は、上記のような問題を解消するためになされたもので、複数のＣＰＵを有する情報処理システムにおいて、該システムにおいて必要とされる記憶容量を低減できると共に処理速度を高速化し、他のＣＰＵの動作に影響を与えることなく各ＣＰＵの機能を容易に変更することのできる情報処理方法と、その方法を実現するプログラム及び該プログラムを記録した記録媒体を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明の目的は、複数の中央演算処理装置と内部記憶手段とを含むプロセッサと、複数の中央演算処理装置において共通して実行される共通コード及び予め定められたいずれか一つの中央演算処理装置において実行される命令コードが格納された外部記憶手段と、ホスト演算手段とがバスにより相互接続されたシステムにおいて実現される情報処理方法であって、ホスト演算手段の指示により、いずれか一つの中央演算処理装置が共通コードと自己において実行するよう定められた命令コードとを外部記憶手段から内部記憶手段へロードすると共に、他の中央演算処理装置が自己において実行するよう定められた命令コードを外部記憶手段から内部記憶手段へロードするステップと、各々の中央演算処理装置が、内部記憶手段にロードされた共通コードと自己において実行するよう定められた命令コードとをそれぞれ実行するステップとを有することを特徴とする情報処理方法、あるいは該方法を実現するためのプログラム若しくは該プログラムを記録した記録媒体を提供することにより達成される。
【００２３】
このような手段によれば、各々の中央演算処理装置が自己において実行するよう定められた命令コードを内部記憶手段へロードして実行するため、外部記憶手段へ格納すべき共通コード及び命令コードを効率化することができ、外部記憶手段に必要とされる記憶容量と、外部記憶手段から内部記憶手段にロードすべき情報量とを低減することができる。
【００２４】
また、上記において、ホスト演算手段が選択的に中央演算処理装置をリセットするステップと、ホスト演算手段の指示により、選択的にリセットされた中央演算処理装置が自己において実行するよう定められた命令コードを外部記憶手段から内部記憶手段へ新たにロードするステップと、リセットされた中央演算処理装置が、内部記憶手段に新たにロードされた自己において実行するよう定められた命令コードを実行するステップとをさらに有する情報処理方法、あるいは該方法を実現するためのプログラム若しくは該プログラムを記録した記録媒体によれば、他の中央演算処理装置の動作に影響を与えることなく、選択された中央演算処理装置の機能を容易に変更することができる。
【００２５】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２６】
図１は、本発明の実施の形態に係る情報処理を説明する図である。図１に示されるように、本実施の形態に係る情報処理は、バス３により相互接続されたホストＣＰＵ４１１とチップ１、及び外部メモリ１１０により構成された情報処理システムにおいて実現される。ここで、チップ１には内部バスにより相互接続されたＤＭＡコントローラ１０２と第１ＣＰＵ１０３、第２ＣＰＵ１０４、ブート用メモリ１０５、及び内部メモリ１０１が設けられる。
【００２７】
なお、上記において外部メモリ１１０の替わりに、あるいは外部メモリ１１０と共に、バス３に接続されたネットワーク上のサーバを備えた情報システムにおいても本実施の形態に係る情報処理を実現することができる。
【００２８】
以下において、図２を参照しつつ、上記情報処理システムにおいて実行される本実施の形態に係る実行可能コードについて説明する。本実施の形態においては、上記第１ＣＰＵ１０３と第２ＣＰＵ１０４が独立して動作できるように、各ＣＰＵで実行されるオブジェクトコードにそれぞれ共通オブジェクトコードがリンクされ、ＣＰＵ毎の実行可能コードが生成される。
【００２９】
すなわち、図２に示されるように、第１ＣＰＵ１０３にて実行される第１ＣＰＵ用プログラムがコンパイルされることにより第１ＣＰＵ用オブジェクトコードが生成され、第２ＣＰＵ１０４にて実行される第２ＣＰＵ用プログラムがコンパイルされることにより第２ＣＰＵ用オブジェクトコードが生成される。また、第１及び第２ＣＰＵ１０３，１０４にて実行される共通ライブラリプログラムがコンパイルされることにより共通ライブラリオブジェクトコードが生成される。
【００３０】
次に、内部メモリ１０１内における共通オブジェクトコードの格納先を示す共通ライブラリ先頭アドレスと、内部メモリ１０１内における第１ＣＰＵオブジェクトコードの格納先を示す第１ＣＰＵ先頭アドレスとを記述したリンク情報３０２を上記第１ＣＰＵ用オブジェクトコードと上記共通ライブラリオブジェクトコードにリンクさせて実行可能コード３０５を生成すると共に、上記と同じ共通ライブラリ先頭アドレスと、内部メモリ１０１内における第２ＣＰＵオブジェクトコードの格納先を示す第２ＣＰＵ先頭アドレスとを記述したリンク情報３０４を上記第２ＣＰＵ用オブジェクトコードと上記共通ライブラリオブジェクトコードにリンクさせて実行可能コード３０６を生成する。
【００３１】
なお、上記の各先頭アドレスは、対応する各オブジェクトコードが内部メモリ１０１に格納される際に必要とされる記憶容量を考慮して決定される。
【００３２】
また、上記において共通オブジェクトコードが記述される共通ライブラリ領域においては読み出し専用のテキスト命令が作成され、第１ＣＰＵ１０３用あるいは第２ＣＰＵ１０４用のオブジェクトコードが記述される領域においては読み出し専用のテキスト命令と読み書き可能なデータ領域とが作成される。
【００３３】
ここで、オブジェクトコード３０１及びオブジェクトコード３０３に含まれる共通オブジェクトコードは全く同じものとされ、リンク情報３０２，３０４に含まれる該共通オブジェクトコードに対応した先頭アドレスも同じアドレスとされる。従って、上記実行可能コード３０５，３０６が共に内部メモリ１０１へロードされた場合には、図２に示されるように共通オブジェクトコードが共有される。
【００３４】
これより、本実施の形態に係る情報処理においては、後述するように第１ＣＰＵ１０３と第２ＣＰＵ１０４とにおいて一つの共通オブジェクトコードが共用されるため、必要とされる内部メモリ１０１の容量が低減される。
【００３５】
次に、図１を参照しつつ、上記情報処理システムにおいて実現される上記実行可能コード３０５，３０６を用いた情報処理方法を説明する。
【００３６】
図１に示されるように、外部メモリ１１０には予め共通ライブラリ４１２と第１ＣＰＵコード群ＣＧ０、及び第２ＣＰＵコード群ＣＧ１の３種類の実行可能ファイルが格納される。ここで、第１ＣＰＵコード群ＣＧ０には第１ＣＰＵ１０３をコーデックＡのエンコーダとして動作させる命令コード４１３と第１ＣＰＵ１０３をコーデックＣのエンコーダとして動作させる命令コード４１５とが含まれる。また、第２ＣＰＵコード群ＣＧ１には第２ＣＰＵ１０４をコーデックＢのデコーダとして動作させる命令コード４１４と第２ＣＰＵ１０３をコーデックＤのデコーダとして動作させる命令コード４１６とが含まれる。
【００３７】
なお、共通ライブラリ４１２は第１ＣＰＵ１０３と第２ＣＰＵ１０４とにおいて共用される命令と、該命令の内部メモリ１０１内における配置先を指定するアドレスとを含み、先頭アドレスが予め決められる。また、命令コード４１３，４１５は、第１ＣＰＵ１０３に対する命令とデータ及びそれらの内部メモリ１０１内における配置先を示すアドレスを含む。同様に命令コード４１４，４１６は、第２ＣＰＵ１０４に対する命令とデータ及びそれらの内部メモリ１０１内における配置先を示すアドレスを含む。
【００３８】
そして、初回起動時には、共通ライブラリ４１２と第１ＣＰＵ用の命令コード４１３及び第２ＣＰＵ用の命令コード４１４が、ブートストラップを使って内部メモリ１０１にロードされる。このとき、共通ライブラリ４１２は第１ＣＰＵ１０３と第２ＣＰＵ１０４とにより共用されるので、一度だけ内部メモリ１０１にロードされれば足りる。
【００３９】
また、本実施の形態においては、内部メモリ１０１の記憶領域が第１領域Ｒ１と第２領域Ｒ２及び第３領域Ｒ３に予め分割され、上記共通ライブラリ４１２は第１領域Ｒ１に格納され、第１ＣＰＵ用の命令コード４１３，４１５は第２領域Ｒ２に格納され、第２ＣＰＵ用の命令コード４１４，４１６は第３領域Ｒ３に格納される。
【００４０】
以下において、図３を参照しつつ、本実施の形態に係る情報処理をより詳しく説明する。ステップＳ１においてホストＣＰＵ４１１が第１ＣＰＵ１０３をリセットし、ステップＳ２においてホストＣＰＵ４１１が第２ＣＰＵ１０４をリセットする。そして、ステップＳ３では、ホストＣＰＵ４１１がブート用メモリ１０５に第１ＣＰＵ用のブートストラップを書き込み、ステップＳ４においてホストＣＰＵ４１１が同じブート用メモリ１０５に第２ＣＰＵ用のブートストラップを書き込む。
【００４１】
ステップＳ５においてはホストＣＰＵ４１１が第１ＣＰＵ１０３のリセット状態を解除し、ステップＳ６においてはホストＣＰＵ４１１が第２ＣＰＵ１０４のリセット状態を解除する。
【００４２】
ステップＳ７では、ホストＣＰＵ４１１の指示により第１ＣＰＵ１０３がブート用メモリ１０５に格納された第１ＣＰＵ用のブートストラップを実行し、第１ＣＰＵ１０３がＤＭＡコントローラ１０２を用いて外部メモリ１１０から内部メモリ１０１へ共通ライブラリ４１２と第１ＣＰＵ用の命令コード４１３とをＤＭＡ転送する。
【００４３】
次に、ステップＳ８においては、ホストＣＰＵ４１１の指示により第２ＣＰＵ１０４がブート用メモリ１０５に格納された第２ＣＰＵ用のブートストラップを実行し、第２ＣＰＵ１０４がＤＭＡコントローラ１０２を用いて外部メモリ１１０から内部メモリ１０１へ第２ＣＰＵ用の命令コード４１４をＤＭＡ転送する。
【００４４】
そして、ステップＳ９において、第１ＣＰＵ１０３は命令コード４１３の該ＤＭＡ転送が終了したことを確認した後に、内部メモリ１０１に格納された第１ＣＰＵ用の命令コード４１３を実行する。また、ステップＳ１０において、第２ＣＰＵ１０４は命令コード４１４の該ＤＭＡ転送が終了したことを確認した後に、内部メモリ１０１に格納された第２ＣＰＵ用の命令コード４１４を実行する。
【００４５】
なお、上記ステップＳ９及びステップＳ１０において、第１ＣＰＵ１０３と第２ＣＰＵ１０４は必要に応じて内部メモリ１０１に格納された共通ライブラリ４１２を読み出して実行する。
【００４６】
これより、ステップＳ１１において第１ＣＰＵ１０３はコーデックＡのエンコーダとして動作を開始し、ステップＳ１２において第２ＣＰＵ１０４はコーデックＢのデコーダとして動作を開始する。
【００４７】
次に、図１及び図４を参照して、第１ＣＰＵ１０３あるいは第２ＣＰＵ１０４の機能を変更する場合の情報処理方法を説明する。本実施の形態に係る情報処理方法においては、少なくとも第１ＣＰＵ１０３又は第２ＣＰＵ１０４のいずれか一方の機能を変更する場合には、内部メモリ１０１にロードされている第１ＣＰＵ用あるいは第２ＣＰＵ用の命令コードを入れ替える必要がある。
【００４８】
従って、第１ＣＰＵ１０３の機能を変更する場合には、第１ＣＰＵコード群ＣＧ０に含まれた第１ＣＰＵ用の他の命令コードを内部メモリ１０１にロードし、第２ＣＰＵ１０４の機能を変更する場合には、第２ＣＰＵコード群ＣＧ１に含まれた第２ＣＰＵ用の他の命令コードを内部メモリ１０１にロードして実行する。
【００４９】
このとき、各ＣＰＵは共通ライブラリ４１２に記述されたコードを読み取ると共に、内部メモリ１０１における該ＣＰＵ専用のデータ領域においてデータの読み書きを実行しているため、上記のような命令コードの入れ替えは他のＣＰＵの動作に影響を与えることがない。
【００５０】
以下において、図４を参照しつつ、図１に示された第１ＣＰＵ１０３に対する機能変更方法の具体例を詳しく説明する。
【００５１】
まずステップＳ１において、上記のように第１ＣＰＵ１０３はコーデックＡでデータをエンコードし、第２ＣＰＵ１０４は上記のように第１ＣＰＵ１０３の動作によりエンコードされたデータをコーデックＢでデコードしているものとする。
【００５２】
次に、ステップＳ２においてホストＣＰＵ４１１が第１ＣＰＵ１０３をリセットする。そして、ステップＳ３において、ホストＣＰＵ４１１がブート用メモリ１０５に第１ＣＰＵ用のブートストラップを書き込む。
【００５３】
ステップＳ４において、ホストＣＰＵ４１１が第１ＣＰＵ１０３のリセット状態を解除する。さらに、ステップＳ５において第１ＣＰＵ１０３はブート用メモリ１０５に書き込まれたブートストラップを実行し、第１ＣＰＵ１０３はＤＭＡコントローラ１０２を用いて外部メモリ１１０から内部メモリ１０１へ第１ＣＰＵ用の命令コード４１５のみをＤＭＡ転送する。
【００５４】
次に、ステップＳ６において、第１ＣＰＵ１０３は命令コード４１５の該ＤＭＡ転送が終了したことを確認した後に、内部メモリ１０１に格納された命令コード４１５を実行する。これより、第１ＣＰＵ１０３はその機能が変更され、ステップＳ７においてコーデックＣのエンコーダとして動作する。
【００５５】
以上より、本発明の実施の形態に係る情報処理方法においては、外部メモリ１１０あるいはサーバ１２０に格納される共通ライブラリ４１２が第１ＣＰＵ１０３と第２ＣＰＵ１０４とにおいて共用される。また、各ＣＰＵにより実行されるオブジェクトコードが独立して外部メモリ１１０等に格納され、該オブジェクトコードを単位として内部メモリ１０１へロードされる。
【００５６】
これより、本発明の実施の形態に係る情報処理方法によれば、他のＣＰＵの動作に影響を与えることなく各ＣＰＵの機能を変更することができると共に、外部メモリ１１０等に保持すべきコードのサイズを低減することができる。
【００５７】
また、本発明の実施の形態に係る情報処理方法によれば、上記機能の変更に際して入れ替えるべき内部メモリ１０１内の命令コードのサイズが低減されるため、高速にＣＰＵの機能を変更することができる。
【００５８】
なお、上記情報処理方法はコンピュータにより実行されるプログラムにより記述でき、さらに該プログラムはフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に記録することができる。従って、該プログラムをコンピュータにより実行することにより、本実施の形態に係る情報処理方法を容易に実現することができる。
【００５９】
以上より、本発明の実施の形態に係る情報処理方法によれば、複数のコーデックによる音声圧縮展開プログラムを外部メモリ１１０に効率的に保持することができると共に、あるＣＰＵに実行させるプログラム（命令コード）を他のＣＰＵの動作に影響を与えることなく入れ替えることができる。
【００６０】
【発明の効果】
本発明に係る情報処理方法あるいは該方法を実現するためのプログラム若しくは該プログラムを記録した記録媒体によれば、外部記憶手段に必要とされる記憶容量と、外部記憶手段から内部記憶手段にロードすべき情報量とを低減することができるため、該システム規模及びコストを低減し、該システムにおける情報処理速度を高めることができる。
【００６１】
また、本発明に係る情報処理方法あるいは該方法を実現するためのプログラム若しくは該プログラムを記録した記録媒体によれば、他の中央演算処理装置の動作に影響を与えることなく、選択された中央演算処理装置の機能を容易に変更することができるため、動作の信頼性を担保しつつ該システムの汎用性を高めることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る情報処理を説明する図である。
【図２】本発明の実施の形態に係る実行可能コードを説明する図である。
【図３】図１に示された第１ＣＰＵ及び第２ＣＰＵの動作を示すフローチャートである。
【図４】図１に示された第１ＣＰＵに対する機能変更方法の具体例を示すフローチャートである。
【図５】従来の情報処理システムの構成を示すブロック図である。
【図６】従来の実行可能コードを説明する図である。
【図７】図５に示された情報処理システムの動作を説明する図である。
【図８】図５に示された第１ＣＰＵ及び第２ＣＰＵの動作を示すフローチャートである。
【符号の説明】
１ チップ、３ バス、１０１ 内部メモリ、１０２ ＤＭＡコントローラ、１０３ 第１ＣＰＵ、１０４ 第２ＣＰＵ、１０５ ブート用メモリ、１１０ 外部メモリ、１１１，４１１ ホストＣＰＵ、１２０ サーバ、２１２ 第１命令コード、２１３ 第２命令コード、２１４ 第３命令コード、２１５ 第４命令コード、３０２，３０４，５０５ リンク情報、３０５，３０６，５０６ 実行可能コード、４１２ 共通ライブラリ、４１３〜４１６ 命令コード、５０１ オブジェクトコード、ＣＧ０ 第１ＣＰＵコード群、ＣＧ１ 第２ＣＰＵコード群。
Claims (12)
- 複数の中央演算処理装置と内部記憶手段とを含むプロセッサと、前記複数の中央演算処理装置において共通して実行される共通コード及び予め定められたいずれか一つの前記中央演算処理装置において実行される命令コードが格納された外部記憶手段と、ホスト演算手段とがバスにより相互接続されたシステムにおいて実現される情報処理方法であって、
前記ホスト演算手段の指示により、いずれか一つの前記中央演算処理装置が前記共通コードと自己において実行するよう定められた前記命令コードとを前記外部記憶手段から前記内部記憶手段へロードすると共に、他の前記中央演算処理装置が自己において実行するよう定められた前記命令コードを前記外部記憶手段から前記内部記憶手段へロードするステップと、
各々の前記中央演算処理装置が、前記内部記憶手段にロードされた前記共通コードと前記自己において実行するよう定められた命令コードとをそれぞれ実行するステップとを有することを特徴とする情報処理方法。 - 前記ホスト演算手段が選択的に前記中央演算処理装置をリセットするステップと、
前記ホスト演算手段の指示により、選択的にリセットされた前記中央演算処理装置が前記自己において実行するよう定められた命令コードを前記外部記憶手段から前記内部記憶手段へ新たにロードするステップと、
リセットされた前記中央演算処理装置が、前記内部記憶手段に新たにロードされた前記自己において実行するよう定められた命令コードを実行するステップとをさらに有する請求項１に記載の情報処理方法。 - 複数の中央演算処理装置と内部記憶手段とブート用記憶手段とダイレクトメモリアクセスコントローラを含むプロセッサと、前記複数の中央演算処理装置において共通して実行される共通コード及び予め定められたいずれか一つの前記中央演算処理装置において実行される命令コードが格納された外部記憶手段と、ホスト演算手段とがバスにより相互接続されたシステムにおいて実現される情報処理方法であって、
前記ホスト演算手段が前記中央演算処理装置を選択的にリセットするステップと、
前記ホスト演算手段が、リセットされた前記中央演算処理装置により実行される起動コードを前記ブート用記憶手段へ書き込むステップと、
前記ホスト演算手段が、前記リセットされた中央演算処理装置のリセット状態を解除するステップと、
リセット状態が解除されたいずれか一つの前記中央演算処理装置が前記ブート用記憶手段に書き込まれた前記起動コードを実行することにより、前記共通コードと自己において実行するよう定められた前記命令コードとを前記ダイレクトメモリアクセスコントローラを用いて前記外部記憶手段から前記内部記憶手段へロードすると共に、リセット状態が解除された他の前記中央演算処理装置が前記ブート用記憶手段に書き込まれた前記起動コードを実行することにより、自己において実行するよう定められた前記命令コードを前記ダイレクトメモリアクセスコントローラを用いて前記外部記憶手段から前記内部記憶手段へロードするステップと、
リセット状態が解除された各々の前記中央演算処理装置が、前記内部記憶手段にロードされた前記共通コードと前記自己において実行するよう定められた命令コードとをそれぞれ実行するステップとを有することを特徴とする情報処理方法。 - 前記ホスト演算手段が選択的に前記中央演算処理装置を新たにリセットするステップと、
前記ホスト演算手段が、新たにリセットされた前記中央演算処理装置により実行される新たな起動コードを前記ブート用記憶手段へ書き込むステップと、
前記ホスト演算手段が、前記新たにリセットされた前記中央演算処理装置のリセット状態を解除するステップと、
リセット状態が解除された前記中央演算処理装置が前記新たな起動コードを実行することにより、前記自己において実行するよう定められた命令コードを前記ダイレクトメモリアクセスコントローラを用いて前記外部記憶手段から前記内部記憶手段へ新たにロードするステップと、
前記リセット状態が解除された中央演算処理装置が、前記内部記憶手段に新たにロードされた前記自己において実行するよう定められた命令コードを実行するステップとをさらに有する請求項３に記載の情報処理方法。 - 複数の中央演算処理装置と内部記憶手段とを含むプロセッサと、前記複数の中央演算処理装置において共通して実行される共通コード及び予め定められたいずれか一つの前記中央演算処理装置において実行される命令コードが格納された外部記憶手段と、ホスト演算手段とがバスにより相互接続されたシステムにおいて実行されるプログラムであって、
いずれか一つの前記中央演算処理装置に対し、前記ホスト演算手段からの指示に応じて前記共通コードと自己において実行するよう定められた前記命令コードとを前記外部記憶手段から前記内部記憶手段へロードさせ、他の前記中央演算処理装置に対し、自己において実行するよう定められた前記命令コードを前記外部記憶手段から前記内部記憶手段へロードさせ、
各々の前記中央演算処理装置に対して、前記内部記憶手段にロードされた前記共通コードと前記自己において実行するよう定められた命令コードとをそれぞれ実行させることを特徴とするプログラム。 - さらに、前記ホスト演算手段に対して、選択的に前記中央演算処理装置をリセットさせ、
選択的にリセットされた前記中央演算処理装置に対し、前記ホスト演算手段の指示により、前記自己において実行するよう定められた命令コードを前記外部記憶手段から前記内部記憶手段へ新たにロードさせ、
リセットされた前記中央演算処理装置に対して、前記内部記憶手段に新たにロードされた前記自己において実行するよう定められた命令コードを実行させる請求項５に記載のプログラム。 - 複数の中央演算処理装置と内部記憶手段とブート用記憶手段とダイレクトメモリアクセスコントローラを含むプロセッサと、前記複数の中央演算処理装置において共通して実行される共通コード及び予め定められたいずれか一つの前記中央演算処理装置において実行される命令コードが格納された外部記憶手段と、ホスト演算手段とがバスにより相互接続されたシステムにおいて実行されるプログラムであって、
前記ホスト演算手段に対して、前記中央演算処理装置を選択的にリセットさせ、
前記ホスト演算手段に対して、リセットされた前記中央演算処理装置により実行される起動コードを前記ブート用記憶手段へ書き込ませ、
前記ホスト演算手段に対して、前記リセットされた中央演算処理装置のリセット状態を解除させ、
リセット状態が解除されたいずれか一つの前記中央演算処理装置に対して、前記ブート用記憶手段に書き込まれた前記起動コードを実行させることにより、前記共通コードと自己において実行するよう定められた前記命令コードとを前記ダイレクトメモリアクセスコントローラを用いて前記外部記憶手段から前記内部記憶手段へロードさせると共に、リセット状態が解除された他の前記中央演算処理装置に対して、前記ブート用記憶手段に書き込まれた前記起動コードを実行させることにより、自己において実行するよう定められた前記命令コードを前記ダイレクトメモリアクセスコントローラを用いて前記外部記憶手段から前記内部記憶手段へロードさせ、
リセット状態が解除された各々の前記中央演算処理装置に対して、前記内部記憶手段にロードされた前記共通コードと前記自己において実行するよう定められた命令コードとをそれぞれ実行させることを特徴とするプログラム。 - さらに、前記ホスト演算手段に対して選択的に前記中央演算処理装置を新たにリセットさせ、
前記ホスト演算手段に対して、新たにリセットされた前記中央演算処理装置により実行される新たな起動コードを前記ブート用記憶手段へ書き込ませ、
前記ホスト演算手段に対して、前記新たにリセットされた中央演算処理装置のリセット状態を解除させ、
リセット状態が解除された前記中央演算処理装置に対して、前記新たな起動コードを実行させることにより、前記自己において実行するよう定められた命令コードを前記ダイレクトメモリアクセスコントローラを用いて前記外部記憶手段から前記内部記憶手段へ新たにロードさせ、
前記リセット状態が解除された中央演算処理装置に対して、前記内部記憶手段に新たにロードされた前記自己において実行するよう定められた命令コードを実行させる請求項７に記載のプログラム。 - 複数の中央演算処理装置と内部記憶手段とを含むプロセッサと、前記複数の中央演算処理装置において共通して実行される共通コード及び予め定められたいずれか一つの前記中央演算処理装置において実行される命令コードが格納された外部記憶手段と、ホスト演算手段とがバスにより相互接続されたシステムにおいて実行されるプログラムを記録した記録媒体であって、前記プログラムは、
いずれか一つの前記中央演算処理装置に対し、前記ホスト演算手段からの指示に応じて前記共通コードと自己において実行するよう定められた前記命令コードとを前記外部記憶手段から前記内部記憶手段へロードさせ、他の前記中央演算処理装置に対し、自己において実行するよう定められた前記命令コードを前記外部記憶手段から前記内部記憶手段へロードさせ、
各々の前記中央演算処理装置に対して、前記内部記憶手段にロードされた前記共通コードと前記自己において実行するよう定められた命令コードとをそれぞれ実行させることを特徴とする記録媒体。 - 前記プログラムはさらに、
前記ホスト演算手段に対して、選択的に前記中央演算処理装置をリセットさせ、
選択的にリセットされた前記中央演算処理装置に対し、前記ホスト演算手段の指示により、前記自己において実行するよう定められた命令コードを前記外部記憶手段から前記内部記憶手段へ新たにロードさせ、
リセットされた前記中央演算処理装置に対して、前記内部記憶手段に新たにロードされた前記自己において実行するよう定められた命令コードを実行させる請求項９に記載の記録媒体。 - 複数の中央演算処理装置と内部記憶手段とブート用記憶手段とダイレクトメモリアクセスコントローラを含むプロセッサと、前記複数の中央演算処理装置において共通して実行される共通コード及び予め定められたいずれか一つの前記中央演算処理装置において実行される命令コードが格納された外部記憶手段と、ホスト演算手段とがバスにより相互接続されたシステムにおいて実行されるプログラムを記録した記録媒体であって、前記プログラムは、
前記ホスト演算手段に対して前記中央演算処理装置を選択的にリセットさせ、前記ホスト演算手段に対して、リセットされた前記中央演算処理装置により実行される起動コードを前記ブート用記憶手段へ書き込ませ、
前記ホスト演算手段に対して、前記リセットされた中央演算処理装置のリセット状態を解除させ、
リセット状態が解除されたいずれか一つの前記中央演算処理装置に対して、前記ブート用記憶手段に書き込まれた前記起動コードを実行させることにより、前記共通コードと自己において実行するよう定められた前記命令コードとを前記ダイレクトメモリアクセスコントローラを用いて前記外部記憶手段から前記内部記憶手段へロードさせると共に、リセット状態が解除された他の前記中央演算処理装置に対して、前記ブート用記憶手段に書き込まれた前記起動コードを実行させることにより、自己において実行するよう定められた前記命令コードを前記ダイレクトメモリアクセスコントローラを用いて前記外部記憶手段から前記内部記憶手段へロードさせ、
リセット状態が解除された各々の前記中央演算処理装置に対して、前記内部記憶手段にロードされた前記共通コードと前記自己において実行するよう定められた命令コードとをそれぞれ実行させることを特徴とする記録媒体。 - 前記プログラムはさらに、
前記ホスト演算手段に対して選択的に前記中央演算処理装置を新たにリセットさせ、
前記ホスト演算手段に対して、新たにリセットされた前記中央演算処理装置により実行される新たな起動コードを前記ブート用記憶手段へ書き込ませ、
前記ホスト演算手段に対して、前記新たにリセットされた中央演算処理装置のリセット状態を解除させ、
リセット状態が解除された前記中央演算処理装置に対して、前記新たな起動コードを実行させることにより、前記自己において実行するよう定められた命令コードを前記ダイレクトメモリアクセスコントローラを用いて前記外部記憶手段から前記内部記憶手段へ新たにロードさせ、
前記リセット状態が解除された中央演算処理装置に対して、前記内部記憶手段に新たにロードされた前記自己において実行するよう定められた命令コードを実行させる請求項１１に記載の記録媒体。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002238437A JP3826859B2 (ja) | 2002-08-19 | 2002-08-19 | 情報処理方法とその方法を実現するプログラム及び記録媒体 |
| PCT/JP2003/010409 WO2004017200A1 (ja) | 2002-08-19 | 2003-08-18 | 情報処理方法とその方法を実現するプログラム及び記録媒体 |
| US10/523,786 US7363481B2 (en) | 2002-08-19 | 2003-08-18 | Information processing method for controlling the function of a plurality of processors, program for realizing the method, and recording medium |
| EP03788134A EP1544731A4 (en) | 2002-08-19 | 2003-08-18 | INFORMATION PROCESSING METHOD AND PROGRAM AND RECORDING MEDIUM FOR IMPLEMENTING THE PROCESS |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002238437A JP3826859B2 (ja) | 2002-08-19 | 2002-08-19 | 情報処理方法とその方法を実現するプログラム及び記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004078604A JP2004078604A (ja) | 2004-03-11 |
| JP3826859B2 true JP3826859B2 (ja) | 2006-09-27 |
Family
ID=31884455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002238437A Expired - Fee Related JP3826859B2 (ja) | 2002-08-19 | 2002-08-19 | 情報処理方法とその方法を実現するプログラム及び記録媒体 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7363481B2 (ja) |
| EP (1) | EP1544731A4 (ja) |
| JP (1) | JP3826859B2 (ja) |
| WO (1) | WO2004017200A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4976817B2 (ja) * | 2006-11-06 | 2012-07-18 | オンセミコンダクター・トレーディング・リミテッド | プログラム処理装置及びプログラム処理方法 |
| JP2008276395A (ja) * | 2007-04-26 | 2008-11-13 | Toshiba Corp | 情報処理装置およびプログラム実行制御方法 |
| US8788850B1 (en) * | 2009-01-22 | 2014-07-22 | Marvell International Ltd. | Systems and methods for using a security circuit to monitor a voltage of an integrated circuit to counter security threats to the integrated circuit |
| CN102467472B (zh) * | 2010-11-08 | 2015-01-28 | 中兴通讯股份有限公司 | SoC芯片的BOOT启动装置和SoC芯片 |
| JP5259784B2 (ja) * | 2011-07-25 | 2013-08-07 | 株式会社東芝 | 情報処理装置およびプログラム実行制御方法 |
| US9229729B2 (en) * | 2012-11-26 | 2016-01-05 | International Business Machines Corporation | Initializing processor cores in a multiprocessor system |
| US9753710B2 (en) * | 2013-11-07 | 2017-09-05 | Netronome Systems, Inc. | Resource allocation with hierarchical scope |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100967A (ja) | 1982-11-30 | 1984-06-11 | Fuji Facom Corp | マルチプロセツサ・システムのイニシヤル処理方式 |
| JPH01194054A (ja) * | 1988-01-29 | 1989-08-04 | Hitachi Ltd | 分散処理システムのプログラムローデイング方式 |
| EP0335812B1 (en) * | 1988-03-28 | 1995-05-10 | International Business Machines Corporation | Secondary processor initialization scheme |
| JPH0264844A (ja) * | 1988-08-31 | 1990-03-05 | Nec Corp | 情報処理装置 |
| EP0483433A1 (en) * | 1990-10-31 | 1992-05-06 | International Business Machines Corporation | Initialization method for the initialization of secondary stations in an information processing system |
| JP2906958B2 (ja) | 1993-12-17 | 1999-06-21 | 日本電気株式会社 | ユーザプログラムロード方式 |
| JPH08185384A (ja) * | 1994-10-31 | 1996-07-16 | Nec Corp | ロードモジュール割り当て方法および割り当て装置 |
| JPH08161283A (ja) | 1994-12-07 | 1996-06-21 | Sony Corp | 複数プロセツサシステム |
| US6041180A (en) * | 1997-04-28 | 2000-03-21 | International Business Machines Corporation | System and method for optimizing template object files |
| JPH1131076A (ja) | 1997-07-10 | 1999-02-02 | Nec Robotics Eng Ltd | マルチｃｐｕシステム |
| JP2000235495A (ja) * | 1999-02-17 | 2000-08-29 | Nippon Telegr & Teleph Corp <Ntt> | ファイル作成及びファイルローディング装置 |
| JP4317296B2 (ja) * | 1999-09-17 | 2009-08-19 | 株式会社ターボデータラボラトリー | 並列コンピュータのアーキテクチャおよびこのアーキテクチャを利用した情報処理ユニット |
| WO2001027753A2 (en) * | 1999-10-12 | 2001-04-19 | Scientific-Atlanta, Inc. | Method and apparatus for loading software into a plurality of processors |
| KR100387059B1 (ko) * | 2001-02-06 | 2003-06-12 | 삼성전자주식회사 | 이동통신 시스템에서 보드별 식별자를 이용하는 프로그램공용화 방법 |
-
2002
- 2002-08-19 JP JP2002238437A patent/JP3826859B2/ja not_active Expired - Fee Related
-
2003
- 2003-08-18 EP EP03788134A patent/EP1544731A4/en not_active Withdrawn
- 2003-08-18 US US10/523,786 patent/US7363481B2/en not_active Expired - Fee Related
- 2003-08-18 WO PCT/JP2003/010409 patent/WO2004017200A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| US7363481B2 (en) | 2008-04-22 |
| EP1544731A4 (en) | 2009-12-16 |
| US20060010312A1 (en) | 2006-01-12 |
| JP2004078604A (ja) | 2004-03-11 |
| EP1544731A1 (en) | 2005-06-22 |
| WO2004017200A1 (ja) | 2004-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI524185B (zh) | 使用多重分頁表執行之技術 | |
| JP2010500682A (ja) | フラッシュメモリアクセス回路 | |
| KR100883655B1 (ko) | 재구성 가능한 프로세서를 갖는 문맥 교환 시스템 및 방법 | |
| JP3826859B2 (ja) | 情報処理方法とその方法を実現するプログラム及び記録媒体 | |
| JP2009020696A (ja) | 情報処理装置及びシステム | |
| JPS61182160A (ja) | デ−タ処理装置 | |
| US4991083A (en) | Method and system for extending address space for vector processing | |
| CN103140834A (zh) | 用于填充存储器区域的处理器支持 | |
| JPH09231071A (ja) | コンピュータ装置 | |
| JP2009134565A (ja) | 仮想計算機システム及び仮想計算機システムの制御方法 | |
| JP4471947B2 (ja) | データ処理装置及びデータ処理方法 | |
| US20120005464A1 (en) | Start up processing method, information processing apparatus, and computer-readable storage medium storing program | |
| US6105101A (en) | 16 bit bios interrupt calls under 32 bit protected mode application | |
| JP2008065725A (ja) | Ｎａｎｄ型フラッシュメモリデバイス及びこれを利用したコンピューティングシステムの起動方法 | |
| JP5187944B2 (ja) | コンピュータ使用可能コードを実行する装置及び方法 | |
| JP2008046981A (ja) | システム制御装置、情報処理装置および入出力要求制御方法 | |
| JP3733737B2 (ja) | プログラマブルコントローラおよび記録媒体 | |
| JP6080492B2 (ja) | 情報処理装置、起動方法およびプログラム | |
| JP7078380B2 (ja) | 命令制御装置、命令制御方法およびプログラム | |
| KR20100111100A (ko) | 코드의 동적 재배치 방법 및 이를 이용한 디스크 드라이브 | |
| KR20000008845A (ko) | 컴퓨터 시스템의 부팅방법 | |
| JP4724289B2 (ja) | データ処理装置およびデータ処理装置のメモリアクセス制御方法 | |
| JP2015215641A (ja) | 情報処理装置，エミュレーションプログラム，及びエミュレーション方法 | |
| JP2004021422A (ja) | マイクロコンピュータ | |
| JP6080490B2 (ja) | 情報処理装置、起動方法およびプログラム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050413 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050531 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060613 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060626 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3826859 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090714 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100714 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100714 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120714 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130714 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |