JPH0375862A - 主記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えば電子計算機システムにおける主記憶
装置、特にその主記憶装置のセマフォに関するものであ
る。

［従来の技術］ 第３図に示すように１本の共有バス（１）に、例えば複
数のＣＰ　Ｕ　（１１）〜０３）と複数の主記憶装置（
２］）、（２２）とか接続されてなる電子計算機システ
ムにおいては、ＣＰ　Ｕ　（１１，）〜（１３）間の共
有データの排他制御などのためにセマフォ操作か行われ
る。

セマフォは主記憶装置（２］、）、（２２）内にあって
共有データの占有状態を示し、例えばＣＰ　Ｕ　（１１
）か主記憶装置（２１）の共有データにアクセスする場
合には、まず、その装置（２ｉ）のセマフォを読み出し
て他のＣＰ　Ｕ　（１２）又はＣＰＵ（↓３）に占有さ
れていないかを調べ、占有されていれば待ち、おいてい
るときはそのセマフォに占有中であるという情報を書き
込む（以下、「セマフォ要求操作」という）。

そして、データの使用か終了した時、ＣＰ　Ｕ　（ｉｆ
）はセマフォを読み出し、そのセマフォにデータが占有
されていないという情報を書き込む（以下、「セマフォ
終了操作」という）。

［発明が解決しようとする課題］ 上記のような従来の主記憶装置では、ＣＰＵがセマフォ
操作する時は、上述のごとくセマフォを読み出して再び
書き込むというそれぞれ２回のメモリアクセスがあり、
この間、他のＣＰＵからのアクセスを禁止しなければな
らなかった。従来、これを実現する手段として２通りあ
り、その一つは、共有バスにバス使用中を表示する専用
線（図示せず）を設け、セマフォ操作の間、その専用線
をアサートしておき、他のＣＰＵからのハスアクセスを
禁止させる手段であり、もう一つは、主記憶装置に１つ
のＣＰＵのみのアクセスを許すことを示すレジスタ（図
示せず）を設け、セマフォ操作の間、そのレジスタをセ
ットしておき、他のＣＰＵからのその主記憶装置へのア
クセスを禁止させる手段である。しかしなから、前者の
手段ではロード操作とストア操作の２回のメモリ操作が
必要な」二、その２つのメモリ操作の間、他のハスアク
セスを行なえないという欠点を有していた。また、後者
の手段は２回のメモリ操作が必要であり、その間、他の
ＣＰＵからその主記憶装置へはアクセスを行えないとい
う問題点かあった。

この発明は、かかる課題を解決するためになされたもの
で、ＣＰＵのセマフォ操作を軽減させると共に、共有ハ
ス及び主記憶装置の占有率を減少させる主記憶装置を得
ることを目的とする。

［課題を解決するための手段］ この発明に係る主記憶装置は、ＣＰＵからの共有データ
のアクセスにより、主記憶装置の記憶部からセマフォの
データか該ＣＰＵに読み出された時及び読み出し終了時
に、該セマフォのデータにそれぞれ所定の演算処理を施
して、前記記憶部にその演算値を書き込むデータ処理回
路を備えたものである。

［作用コ この発明は、主記憶装置に記憶部からのセマフォのデー
タに演算処理を施して、記憶部にその演算値を書き込む
データ処理回路を備えているため、ＣＰＵが主記憶装置
にアクセスするのは、共有データにアクセスする際のセ
マフォのデータを読み出す時と、その共有データの使用
終了の際のセマフォのデータを読み出す時である。

［実施例］ 第１図はこの発明の一実施例を示す主記憶装置のブロッ
ク図、第２図は第１図に示すデータ処理回路のフローチ
ャートである。

図において、（１）は第１図に示す主記憶装置に接続さ
れている共有バス、〈２ａ）はレシーバ、（２１））は
ドライバ、（３）は記憶内容を保持する記憶部、（４）
は記憶部（３）に人力される書込みデータを保持する書
込みレジスタ、（５）は記憶部（３）から読み出したデ
ータを保持する読出しレジスタ、（６）は読出しレジス
タ（５）に保持された読出しデータを演算して書込みデ
ータを生成するデータ処理回路、（７）はレシーバ（２
ａ）又はデータ処理回路（６）からの書込みデータを選
択するマルチプレクサである。

」１記のように構成された主記憶装置の動作を第１図及
び第２図に基いて説明する。主記憶装置の記憶部（３）
に保持されている共有データに、例えば上述したＣ　Ｐ
　Ｕ　（１１）がアクセスすると、その記憶部（３）か
ら読出しレジスタ（５）にセマフォのデータか読み出さ
れる。データ処理回路（６）は、読出しレジスタ（５）
に読み出されたセマフォのデ夕により（３１）、そのデ
ータの値がｒＯＪであるかを判断しくＳ２）、「０」で
あるならばそのデータ処理回路（６）は動作を終了する
。この時、ＣＰＵ（ｊｌ）もその値を読み取って記憶部
（３）へのアクセスを中止する。また、セマフォのデー
タの値か「０」でない時は（Ｓ２）、データ処理回路（
６）はセマフォのデータに「１」を引いたｆ直を、マル
チプレクサ（ア）を経て書込みレジスタ（４）に書き込
んで終了する（Ｓ３）。書き込まれた値は書込みレジス
タ（４）により記憶部（３）に書き込まれ、他のＣＰＵ
　（１２）からのアクセスを停止させる。この時、ＣＰ
Ｕ（Ｉｌ、）かアクセスした共有データか読出しレジス
タ（５）、ドライバ（２ｂ）及び共有ハス（１）を介し
てそのＣＰ　Ｕ　（１１）に転送される。そして、ＣＰ
Ｕ（］１）か共有データの使用を終了した時点で記憶部
（３）のセマフォのデータを読み出すと、そのセマフォ
のデータにより（Ｓｌ）、データ処理回路（６）はデー
タに１を加え、その値を書込みレジスタ（４）に書き込
んで終了する（Ｓ４）。記憶部（３）は書込みレジスタ
（４）からの値により、アクセスされたデ夕を復帰させ
る。

また、共有バス（１）より通常のストア操作のアクセス
を受けた場合は、書込みデータは共有バス（１）よりマ
ルチプレクサ（７）を通って書込みレジスタ（４）に送
られ、記憶部（３）に書き込まれる。

［発明の効果］ 以上のようにこの発明によれば、ＣＰＵのアクセスによ
り読み出された記憶部からのセマフォのデータにデータ
処理回路か演算処理して、記憶部こその演算値を書き込
むようにしたので、ＣＰＵのアクセスかそれぞれ１回で
済むと共に、そのＣＰＵのアクセス回数の減少により共
有バスのトラフィック及び占有率か減少し、かつ主記憶
装置のサイクルタイムか減少するという効果か得られる
。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す主記憶装置のブロッ
ク図、第２図は第１図に示すデータ処理回路のフローチ
ャー１・、第３図は電子計算機システムである。 （２ｂ）はドライバ、（３）は記憶部、（４）は書込み
レジスタ、（５）は読出しレジスタ、（６）はデータ処
理回路、（７）はマルチプレクサである。

Claims (1)

1. 【特許請求の範囲】 複数のＣＰＵと主記憶装置とが１本の共有バスに接続さ
   れる計算機システムにおいて、 前記ＣＰＵからの共有データのアクセスにより、前記主
   記憶装置の記憶部からセマフォのデータが該ＣＰＵに読
   み出された時及び読み出し終了時に、該セマフォのデー
   タにそれぞれ所定の演算処理を施して、前記記憶部にそ
   の演算値を書き込むデータ処理回路を備えたことを特徴
   とする前記主記憶装置。