JPS6055459A - プロツクデ−タ転送記憶制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、同一メモリ内にであるメモリエリアに記憶さ
れているブロックデータが他のメモリエリアに尚速に転
送記憶されるようにしたブロックデータ転送記憶制御方
法に関するものでおる。

〔発明の背景〕

同−メモリにおいて、あるメモリエリアに記憶、　され
ているブロックデータを他のメモリエリアに転送記憶さ
せることが往々にして必要となっているが、転送記憶を
高速に行ない得ないでいるのが現状である。ここにいう
ブロックデータの転送記憶とは、一般に第１図に示すよ
うにメモリ１におけるアドレスＡよシアドレスＢに亘っ
て連続的に何等かの関連性をもつデータ群がブロックデ
ータとして記憶されている場合において、そのブロック
データを池のメモリエリアであるところのアドレスＡ／
　よシアドレスＢ／に亘って所定アドレス順に記憶せし
めることをいう。アドレスＡにおけるデータはアドレス
Ａ′に、また、アドレスＢにおけるそれはアドレスＢ′
といった具合に転送記憶されるものである。このような
ブロックデータの転送記憶は多種の処理分野において必
要となっており、特に文字処理、会話端末処理、ＣＡＤ
（Ｃｏｍｐｕｔｅｒ　Ａｉｄｅｄ　Ｄｅｓｉｇｎ）、７
アイル管理などの分野でその必要性が高まっている。例
えばＣＷｖなどのディスプレイ装置にて表示画面の修正
を行なう場合、特に行の挿入や削除、位置の変更などを
行なう場合には８０バイト程度のブロックデータの転送
記憶が頻度大にして行なわれるものとなっている。

ここで本発明の前提に係る処理装置の一般的な全体構成
は第２図に示すようである。

これによると（主）メモリ（主記憶装置）１はプログラ
ムやデータを格納するだめのもので、インタリープによ
りスループットの向上を図るべくメモリ１は腹数設けら
れるものとなっている。メモリ１に対する書込やメモリ
１からの読出の制御はメモリ制御装置２がメモリバス６
を介し行なうものとなっている。メモリ制御装置２はバ
ス７に接続されるが、バス７には入出力処理装置５の他
、主処理装置４がキャッシュメモリ３を介し接続される
ようになっている。キャッシュメモリ３は主処理装置４
からのメモリ読出要求に対してはその要求に係るデータ
が自己内に記憶されているか否かを判定し、自己内に記
憶されている場合はそのデータを自己内より読み出して
主処理装置４に即転送するようになっている。自己内に
記憶されていない場合はメモリ制御装置２を介しそのデ
ータをメモリ１よシ読み出しだうえ主処理装置ｆ４に転
送すると同時に、自己内に記憶するものとなっている。

また、主処理装置４からのメモリ書込要求に対してはキ
ャッシュメモリ３はその書込アドレスに係るデータが自
己内に記憶されている場合はその書込アドレスにおける
データを書込データとなるべく着換変更し、また記憶さ
れているか否かとは無関係にそのデータをメモリ制御装
置２を介しメモリ１に書き込むようになっている。更に
キャッシュメモリ３は入出力処理装置５からメモリ制御
装置２に転送されるアドレス信号を監視するものとなっ
てお如、書込が行なわれたアドレスに対するデータが自
己内に記憶されている場合にはそのデータを無効化する
ものとなっている。

このようにしてなる処理装置にてブロックデータ転送記
憶を高速に行なう方法として、これまで以下のようなも
のが知られている。

μｍ１ち、第１の方法としては、アクセス元（主処理装
置４）よシメモリ制御装置２内に転送元アドレス、伝送
先アドレスおよび転送語数を転送記憶させ、しかる後メ
モリ制御装置２がそれらアドレスを増加方向に１戸新し
つつ、しかも転送語数を減少させつつブロックデータの
転送記憶を行なわんとするものである。しかしながら、
この方法による引合は、転送元アドレス、転送先アドレ
スともに増加させる方向でブロックデータの転送記憶が
行なわれることから、転送元メモリエリアと転送先メモ
リエリアが一部でも重複しない場合は別にして、市川す
る。ＩＪ！合には不具合を生じることになる。

′り・すえば第３図に示す如く転送元メモリエリア（ア
ドレスＡ−Ｂ）と転送先メモリエリア（アドレスＡ′〜
Ｂ／）とが一部重複する場合において、アドレスＡにお
けるデータをアドレスＡ′に転送記憶しようとすれば、
アドレスＡ′におけるデータは転送元メモリエリア内の
ものとして後に転送記憶されるべきものであるにも拘わ
らずその内容が変更されてしまうことになるものである
。また、仁の方法においてはメモリ１とメモリ制御装置
２との間で転送記憶処理が実行されるだけであるから、
転送先メモリエリアに含まれるアドレスのデータが転送
記憶前にキャッシュメモリ３に記憶すれていても転送記
憶中においてキャッシュメモリ３は何等の処理も採り得
なく、シたがって、転送記憶後にはキャッシュメモリ３
上におけるメモリ１上のデータとメモリ１上のデータと
は一致しなくなることは明らかである。

第２の方法としては、主処理装置４が同時処理機能を発
揮してメモリ１よりインタリープによって転送されるべ
きデータを転送元メモリエリアより順次読み出す一方、
読み出されたデータをある時間遅れを以てインタリープ
によシメモリ１に、書き込むようにするというものであ
る。この方法においては続出、書込の起動とアドレスの
更新は主処理装置４主導によって行なわれ、また、読み
出されたデータは主処理装置４を介し書込データとして
メモリ１方向に転送されるが、このようにしてブロック
データの転送記憶を行なう場合には、全てのデータ転送
経路部分のうち最もスループットの低いものによってブ
ロックデータ転送速度が定められてしまうことになる。

一般に高速処理を目的とした処理装置では通常メモリ１
自体のスループットは主処理装置４とメモリ１との間で
のデータ転送のそれの２倍以上あるが、この方法ではそ
の高いスループットを活かし得ないものとなっている。

最後に第３の方法として入出力処理装置５にメモリ１と
入出力機器間のデータ転送だけではなく、メモリ１相互
間のデータ転送をも行なわしめ主処理装置４の負荷を４
ｉ１減させることが考えられている。しかしながら、こ
の方法による場合は入出力処理装置５は転送元、転送先
のアドレスを増加するようにしてアドレスを更新しつつ
ブロックデータの転送記憶を行なうことから、メモリエ
リアの重複の態様如何によって第１の方法の場合と同様
な不具合を生じることになる。また、この方法による場
合入出力処理装置５は主処理装置４からの指令を受けて
転送記憶を制御、実行するが、転送されるデータが数十
バイト程度と小さい場合には主処理装置４が他のプログ
ラムを切換実行するまでにデータ転送記憶が終了してし
まい、データ転送記憶の高速化は実効あるものとはなっ
ていないのが実状である。

〔発明の目的〕

本発明の目的は、同一メモリ上においてメモリエリアが
一部重複する場合であっても重複の態様如何を問わず、
あるメモリエリアに記憶されているブロックデータが他
のメモリエリアにアクセス元に負担をかけることなく高
速に転送記憶されるブロックデータ転送記憶制御方法を
供するにある。

〔発明の概要〕

この目的のため本発明は、メモリ制御装置がアクセス元
よシメモリエリアの先頭アドレスあるいは末尾アドレス
としての転送元アドレス、転送先アドレスの他、転送語
数およびアドレス更新モード情報を受けた場合には、転
送元、転送先のアドレスをアドレス更新モード情報に応
じた方向に更新するようにしてブロックデータを同一メ
モリ上で転送記憶させるようにしたものである。アクセ
ス元では転送元先頭アドレスが転送先先頭アドレスよシ
大である場合には転送元、転送先のアドレスとして転送
元先頭アドレス、転送先先頭アドレスを、また、アドレ
ス（新モード情報として増加指定モードをメモリ制御装
置に転送する一方、逆の場合にはアクセス元より転送元
、転送先のアドレスとして転送元末尾アドレス、転送先
末尾アドレスが、アドレス更新モード情報としては減少
指定モードがメモリ制御装置に転送されるようにしたも
のである。

〔発明の実施例〕

以下、本発明を第４図から第１１図により説明する。

第４図は本発明に係るメモリ制御装置の要部機能をキャ
ッシュメモリ、メモリとともに概略的に示したものであ
る。アクセス元としてのキャッシュメモリ３または入出
力処理装置からの転送元アドレス、転送先アドレス、転
送語数およびアドレス更新モード情報はバス７を介しメ
モリ制御装置２に取り込まれたうえ転送元アドレスカウ
ンタ２０２、転送先アドレスカウンタ２０３、アドレス
更新モード指定レジスタ（１ピツト）２０１にセットさ
れるようになっている。図示されていないが転送語数は
別に設けられている残転送語数カウンタにセットされる
ものとなっている。しかして、レジスタ２０１によって
カウンタ２０２゜２０３のカウントモードを指定し、メ
モリ１における転送元メモリエリアよシアドレス単位に
データを読み出した後に即そのデータを転送先メモリエ
リアに書き込む度にカウンタ２０２，２０３を更新する
ようにすれば、転送元メモリエリアにおけるブロックデ
ータは高速にして転送先メモリエリアに転送記憶される
ものである。転送語数がセットされる残転送語数カウン
タはデータが転送記憶される度にデクリメントされ、そ
のカウント値が零となった時点で転送記憶は終了される
ところとなるわけである。ところで、転送記憶が行なわ
れれば、転送先メモリエリアにおけるデータは転送記憶
の前と後ではその内容が変更されることになるから、も
しもキャッシュメモリ３が転送先メモリエリアに含まれ
るデータを記憶している場合には不都合を生じることに
なる。キャッシュメモ！７３におけるキャッシュ無効化
機構３１については特願昭５７−１２２１５３号に例示
されているが、これによってカウンタ２０３からのアド
レスを監視することによって、そのような不都合が生じ
させないようにしている。即ち、自己内に記憶されてい
るデータ対応のメモリ１上アドレスの各々とカウンタ２
０３からのアドレスとを比較監視し、アドレスの一致が
検出された場合にはそのアドレス対応のデータを無効な
ものとして処理しているわけである。

第５図はそのメモリ制御装置の一例での具体的構成を示
したものである。これによるとメモリ制御装置はバス占
有制御関係としてバス占有選択回路２０５を、また、通
常のメモリアクセス制御関係としてファンクションレジ
スタ２０９、アドレスレジスタ２０８、−書込データレ
ジスタ２０７、読出データレジスタ２１１およびメモリ
アクセス制御回路２１０を有するものとなっている。更
にブロックデータ転送関係としてはＬ：’ｆ、　、Ｊの
転送元アドレスカウンタ２０２、転送先アドレスカウン
タ２０３、残転送語数カウンタ２０４、アドレス更新モ
ード指定レジスタ２０１の池に、ブロックデータ転送制
御回路２０６を有するものとなっている。なお、第５図
における符号２１２〜２２２はゲートであシ、その通過
制御はメモリアクセス制御回路２１０やブロックデータ
転送制御回路２０６によっている。

さて、上記のようにしてなるメモリ制御装置の動作を説
明すれば以下のようである。

先ず通常のメモリ続出のアクセス動作は、アクセス元と
してのキャッシュメモリまたは入出力処理装置よシパス
占有要求２３４がバス占有選択回路２０５に出力される
ことによって開始されるものとなっている。第６図はこ
のメモリアクセス動作１寺での要部入出力信号、人出力
データを示したものである。バス占有要求２３４はアク
セス元対応の信号線を介しバス占有選択回路２０５に入
力されるが、バス占有選択回路２０５にはこの他メモリ
アクセス制御回路２１０、ブロックデータ転送制御回路
２０６からのバス占有要求２３９゜２３７が入力される
ようになっている。バス占有選択回路２０５はバス占有
要求がちった場合にはその何れか１つを選択したうえバ
ス占有許可を与えるべく機能する。パ、ス占有許可２３
５はアクセス元に対して、−また、バス占有許可２３８
，２３６はそれぞれメモリアクセス制御回路２１０、ブ
ロックデータ・転送制御回路２０６に対して与えられる
が、第６図はアクセス元からのバス占有要求２３４に対
してバス占有許可２３５が与えられる、鳴合を示してい
るものである。

バス占有許可２３５を受けたアクセス元はこれによシ初
めてバスを占有することが可能となり、ファンクチジョ
ン信号２３１およびアドレス信号２３２を転送するとこ
ろとなるものである。これう信号はメモリ制御装置内の
ファンクションレジスタ２０９、アドレスレジスタ２０
８にセットされるが、メモリアクセス制御回路２１０に
よってファンクション信号２３１の内容がメモリ続出ア
クセスであるとデコードされた場合には、メモリに対し
読出モードのメモリファンクション信号２４１とメモリ
アドレス信号２４２が与えられるようになっている。一
方、メモリではそれら信号にもとづいて読み出されたデ
ータはメモリデータ２４３としてメモリ応答２４０に同
期して出力されるようになっている。メモリからのメモ
リデータ２４３は一旦読出データレジスタ２１１にセッ
トされるが、メモリ応答２４０にもとづきメモリアクセ
ス制御回路２１０からはバス占有要求２３９がバス占有
選択回路２０５に出力されるものとなっている。これに
応じてバス占有選択回路２０５が選択の結果バス占有許
可２３８を与えた場合にはメモリアクセス制御回路２１
０は続出データレジスタ２１１の内容をデータ２３３と
してバス上に出力する一方、アクセス元識別情報を応答
２３０としてアクセス元に出力するようになっている。

アクセス元ではそのアクセス元識別情報より自己が指定
されていることを検出した場合には、そのデータ２３３
を初めて取り込むようになっているわけである。

メモリに対する通常の読出アクセスは以上のようである
が、これよりして通常の書込アクセスも同様にして行な
われることになる。

次にブロックデータの転送記憶について説明する。第７
図はその起動時での動作を中心にして示したものである
。これによる場合アクセス元よシ通常のメモリアクセス
と同様のバス占有プロトコルをふんでファンクションレ
ジスタ２０９、書込データレジスタ２０７にはそれぞれ
アクセス元からのファンクション信号２３１、データ２
３３がセットされるようになっている。ファンクション
レジスタ２０９の内存をデコードすることによって転送
元アドレスの書込要求であることをブロックデータ転送
制御回路２０６が検出した場合には、書込データレジス
タ２０７の内容は転送元アドレスカウンタ２０２にセッ
トされ、また、応答２３０がアクセス元に返送されるよ
うになっている。これによシアクセス元は次には上記の
場合と同様にして転送先アドレスを転送先アドレスカウ
ンタ２０３にセットした後は、転送語数およびアドレス
更新モード情報を残転送語数カウンタ２０４、アドレス
更新モード指足レジスタ２０１に順次セットするところ
となるものである。この場合アクセス元からの転送語数
およびアドレス更新モード情報のセット要求はまたブロ
ックデータ転送記憶開始要求を兼ねていることから、ブ
ロックデータ転送制御回路２０６は転送語数およびアド
レス更新モード情報のセット終了後に直ちにブロックデ
ータの転送記憶を開始するところとなるものである。転
送記憶については詳細に後述するところであるが、転送
記憶が終了すればブロックデータ転送制御回路２０６か
らはその旨の応答２３０がアクセス元に返送されるよう
になっている。したがって、アクセス元にとっては通常
の■°込アクセスと全く同様なアクセスを３回連続的に
行なった後は、転送記憶の終了した旨の応答を受けるだ
けで済まされるから、負担少なくしてブロックデータの
高速転送記憶を行ない得るものである。

ことで第８図により書込データレジスタと残転送語数カ
ウンタ、アドレス更新モード指定レジスタとの関係を説
明する。アクセス元からのデータ２３３は例えば３２ピ
ツトとされるが、アドレス更新モード情報および転送語
数はアクセス元より本例では同時に転送されるようにな
っている。このうち、アドレス更新モード情報は１ビツ
トで十分であるから、残り３１ビツトを転送語数用とし
て使用可であるが、本例では１語３２ビツトとして最大
２５５　＋７Ｍ　１回で転送記憶されるようにしている
。転送＋Ｆｒｉ　ａ用として８ビツト割当ているもので
あるが、これに限定されるものでないことは勿論である
。

さて、ブロックデータの転送記憶が如何にして行なわれ
るかを第９図により説明する。

アクセス元からの転送語数およびアドレス更新モード情
報がセットされたならば、ブロックデータ転送制御回路
２０６は先ずバス占有要求２３７をバス占有選択回路２
０５に出力するようにされる。これに対する有許可２３
６が得られたならば次に転送先アドレスカウンタ２０３
の内容がアドレス信号２３２として、また、これに同期
して最辺のデータに対する転送記憶が行なわれたことを
。

ＬＫ前に示すファンクション１ｄ号２３１が出力される
。これによシキャッシュメモリではキャッシュ無効化機
構によって必要に応じデータの無効化が行なわれるもの
である。一方、これに並行して、ブロックデータ転送制
御回路２０６はメモリファンクション信号２４１を読出
モードにして転送元アドレスカウンタ２０２の内容をメ
モリアドレス信号２４２としてメモリに出力することに
よって、メモリよりメモリアドレス信号２４２対応のデ
ータをメモリデータ２４３として読み出すようになって
いる。この場合メモリデータ２４３はバス上に一定時間
存在すべくメモリよシ読み出されることから、メモリ応
答２４０が得られてからメモリファンクション信号２４
１を１込モードにして転送先アドレスカウンタ２０３の
内容をメモリアドレス信号２４２として出力するように
すれば、メモリデータ２４３は転送先メモリエリアに転
送記憶されるところとなるものでちる。したがって、残
転送語数カウンタ２０４の内容が零となるまでの間、１
つのデータに対する転送記憶が終了する度に残転送語数
カウンタ２０４の自宛をデクリメントし、しかも転送元
、転送先のアドレスカウンタ２０２，２０３を所定に（
新したうえ上記動作を繰り返すようにすればよいもので
ある。

第１０図はアドレス更新モード指定レジスタ２０１によ
ってアドレスカウンタ２０２，２０３が如何にｆｌｉ！
Ｉ御されるかを示したものである。アドレスカウンタ２
０２，２０３は何れもプリセット可とされた可逆カウン
タとされ、ともにカウントアツプ動作をするかカウント
ダウン動作をするかはアドレス更新モード指定レジスタ
２０１としての７リツプフロツプの出力状態によってい
る。セット出力２４６、リセット出力２４５によってア
ドレスカウンタ２０２，２０３よシ発生されるメモリア
ドレス信号２４２の更新方向を制御するものである。本
例ではセット状態にめる場合はカウントダウン制御され
るようになっている。なお、アドレス更新タイミング信
号２４７はブロックデータ転送制御回路２０６がデータ
転送記憶に伴うメモリ応答２４０にもとづいて作成する
ものである。

最後にブロックデータ転送記憶に関係するマイクロプロ
グラムのフローについて説明する。第１１図は主処理装
置内で実行されるそのマイクロプログ２ムのフローを示
したものである。これによる場合先ずビットパターンｌ
’−０００００ＯＦＦＪ（１６進表示）と転送語数（Ｄ
Ｃ）とが論理積（ＡＮＤ）されその結果は、テンポラリ
−ワークレジスタＷＫＩに格納されるようになっている
。

これは、転送語数の最大値が［ＦＦＪ（４ビツト毎に１
６進表示）であることから、不定である吾上位２４ビッ
トを強制的に「０」におく必要があるからである。次に
転送元、転送先の先頭アドレスがそれぞれテンポラリー
ワークレジヌタＷＫ２゜ＷＫ３に格納されたうえその大
小関係が判定されるものとなっている。この判定の結果
如何によって転送元アドレス、転送先アドレスとして転
送元先頭アドレス、転送先先頭アドレスか、または転送
元末尾アドレス、転送先末尾アドレスがメモリ制御装置
に転送されるものである。転送元アドレス、伝送先アド
レスとして転送元末尾アドレス、転送先末尾アドレスが
転送される場合にはテｙボラリーワークレジスタＷＫＩ
の内容はビットパターン［８０００００００Ｊ　と論理
和（ｏ　Ｉ′Ｌ）されているが、これは、アドレス更新
モード情報（Ｆ）を「１」とするためである。

本発明は以上のようなものであるが、転送元メモリエリ
アと転送先メモリエリアが完全に一致する場合でも適用
し得ることは勿論である。

〔発明の効果〕

以上説明したように本発明は、伝送記憶の要求が生じた
アクセス元からの転送元アドレス、転送先アドレス、転
送語数およびアドレス更新モード情報を受けてメモリ制
御装置が転送元、転送先のアドレスをアドレス更新モー
ド情報に応じた方向に更新するようにしてブロックデー
タを同一メモリ上で転送記憶させるようにしたものであ
る。したがって、本発明による場合は、同一メモリ上に
おいて転送元メモリエリアと転送先メモリエリアとが一
部重榎する場合であっても重置の態様如何を問わず、あ
るメモリエリアに記憶されているブロックデータがアク
セス元に負担をかけることなく能のメモリエリアに正し
く、シかも高速にして転送記憶されるという効果が得ら
れる。特にメモリとメモリ制御装置間のデータ幅を池の
部分よシも大きく広げるだけで高速化が可能であり、ま
た、ブロックデータ転送のためのメモリバスにおけるデ
ータバス占有時１…が従来の場合の半分で済まされ、ブ
ロックデータ転送時のスループット低下が少なくて済ま
される。最近ダイナミックＲＡＭではニブルモードサポ
ート（日経エレクトロニクス４月号、昭：＋Ｕ　Ｓ　Ｓ
年参照）によシ連続アドレス続出が行なわれ、データバ
スの負荷はアドレスバスの負直に比して大きく、本発明
による効果には大なるものがある。

【図面の簡単な説明】

第１図は、同一メモリ内での一般的なブロックデータ転
送記憶を説明するための図、第２図は、本発明の前提に
係る処理装置の一般的な全体構成を示す図、第３図は、
転送元、′転送先のメモリエリアが重複する鳴合での不
具合を説明するだめの図、第４図は、本発明に係るメモ
リ制御装置の要部機能をキャッシュメモリ、メモリとと
もに概略的に示す図、第５図は、本発明に係るメモ’）
　１ｔｆｌＪ　呻装置の一例での具体的檜成を示す図、
第６図は、そのメモ１月ｔｉｌｌ　１１ｉ４１＆　Ｒで
の通常のメモリ読出アクセス＜１９作全説明するための
要部入出力信号、人出力データのタイミングを示す図、
第７図は、同じくそのメモリ制御装置でのブロックデー
タ転送記憶動作起動時での１．ｉｂ作を説明するための
要部人出力信号、人出力データのタイミングを示す図、
第８図は、そのメモリ制御装置における書込データレジ
スタと残転送語数カウンタ、アドレス更新モード指定レ
ジスタとの関係？示す図、第９図は、メモリ制御装置で
の本発明によるブロックデータ転送記はＩ功作２説明す
るだめの要部人出力ば号、入出力データのタイミングを
示す図、第１０図は、アドレス更新モード情報によって
転送元、転送先のアドレスが如何に更新制御されるかを
説明するための図、第１１図は、主処理装置内で実行さ
れるブロックデータ転送記憶に関係するマイクロプログ
ラムのフローを示す図である。 １・・・（主）メモリ（主記憶装置）、２・・・メモリ
制御装置、３・・・キャッシュメモリ、４・・・主処理
装置、５・・・入出力処理装置、３１・・・キャッシュ
無効化機［，２０１・・・アドレス更新モード指定レジ
スタ、２０２・・・転送元アドレスカウンタ、２０３・
・・転送先アドレスカウンタ、２０４・・・残転送語故
カウンタ、２０５・・・バス占有選択回路、２０６・・
・ブロックデータ転送制御回路、２０７・・・書込デー
タレジスタ、２０８・・・アドレスレジスタ、２０９・
・・ファンクションレジスタ。 代理人　弁理士　秋本正実 五ｏｍ／ｌｏ　ＣＡｃｔ４Ｅ、Ｉｃ５ビ名１１図 ＲＡ　−ＷＫ２＋ＷＫ＋−１

Claims (1)

1. 【特許請求の範囲】 １、　アクセス元としての主処理装置、入出力処理装置
   がメモリ制御装置を介しく主）メモリをアクセスし得る
   ように構成されてなる処理装置におけるブロックデータ
   転送記憶制御方法にして　不特定転送元メモリエリアに
   存するブロックデータを同一メモリ内の他のもモリエリ
   アとしての不特定転送先メモリエリアに転送記憶する安
   来がアクセス元に生じた際、該アクセス元は転送元、転
   送先のメモリエリアのアドレス上での大小関係の判定結
   果に応じ転送元、転送先のメモリエリアの先頭アドレス
   あるいは末尾アドレスを転送元、伝送先のアドレスとし
   てアドレス更新モード情報、転送語数とともにメモリ制
   御装置に転送する一方、該制御装置は転送元メモリエリ
   アからの読出データの転送先メモリエリアへの転送記憶
   を行なう度に転送元、転送先のアドレスを、転送記憶回
   数が上記転送語数に一致するまでの間上記アドレス更新
   モード情報の指定する方向に魅新することによって、転
   送元メモリエリアからのブロックデータの転送先メモリ
   エリアへの転送記憶を制御することを特徴とするブロッ
   クデータ転送記憶制御方法。 ２、主処理装置によるメモリアクセスがキャッシュメモ
   リを介して行なわれる場合、キャッシュメモリは自己内
   に記憶されているデータ対応の住）メモリ上アドレスの
   各々とメモリ制御装置からの転送先アドレスとを転送記
   憶が行なわれている間比較監視し、アドレス一致が検出
   された場合には該アドレス対応のデータを無効として処
   理する特許請求の範囲第１項記載のブロックデータ転送
   記憶制御方法。