JPH05334185A

JPH05334185A - ３階層メモリシステム

Info

Publication number: JPH05334185A
Application number: JP4140412A
Authority: JP
Inventors: Takashi Ihi; 孝井比; Hirosada Tone; 廣貞利根
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-06-01
Filing date: 1992-06-01
Publication date: 1993-12-17

Abstract

(57)【要約】【目的】データ処理効率の向上【構成】中央処理装置１，このキャッシュ２、周辺装
置との取り合いをするチャネル処理装置３、中間バッフ
ァ記憶装置５、主記憶装置６、これらを制御する主記憶
制御装置４より成り中間バッファ記憶装置５と主記憶装
置６の間でデータ転送中、チャネル処理装置３と主記憶
装置６間での直接データ転送を割り込み処理で行うよう
にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ストア・イン方式また
はストア・スルー方式でのバッファ記憶装置を備える１
つ又は複数の中央処理装置と、この中央処理装置により
共有される１つ又は複数の主記憶装置との間に、比較的
大容量なストア・イン方式の中間バッファ記憶装置を備
える構成を採る３階層メモリシステムに関する。

【０００２】

【従来の技術】大型の計算機システムでは、単一のプロ
セッサだけではシステム性能を満足させることが難しい
ので、マルチプロセッサ構成を採用してシステム性能の
向上を図る事が行われるようになってきている。このマ
ルチプロセッサ構成のデータ処理システムにおけるバッ
ファ記憶の制御方式としては、中央処理装置のキャッシ
ュの主記憶データを書き換える時に、主記憶装置の対応
する主記憶データも書き換えていくよう処理するストア
・スルー方式と、キャッシュの書き換え時点では主記憶
装置については書き換えないで、キャッシュのエントリ
ーを主記憶装置に戻して行く時に、その書き換えられた
主記憶データを主記憶装置に反映させていくよう処理す
るストア・イン方式とがある。

【０００３】従来のデータ処理システムでは、ストア・
スルー方式を用いていたが、プロセッサの台数が増える
と、ストア・スルー方式ではストア処理のためのメモリ
アクセス頻度が増大するため、近年のデータ処理システ
ムでは、ストア・イン方式を採用することが多くなって
きている。一方、システム性能の向上を図るためには、
メモリアクセスタイムとメモリスループットの向上が益
々必須のことであり、その１つの解決策として、中央処
理装置のキャッシュと主記憶装置との間に、中速で大容
量な中間バッファ記憶装置を備えていく構成が採用され
てきている。

【０００４】この方式によれば、中央処理装置が主記憶
データを必要とした時、キャッシュ上に該当するデータ
が無い場合、中間バッファ記憶装置の読み出しを行うこ
とになるが、まずこの上に該当するデータが存在するか
どうかを調べ、該当するデータがある場合は中間バッフ
ァ記憶装置より必要なデータの読み出しを行う。次に、
該当するデータが無かった場合には主記憶装置よりデー
タの読み出しを行う。この時、中間バッファ記憶装置と
主記憶装置間でのデータはブロック単位で管理されてい
るので、中央処理装置が必要とした該当データ部分を含
む１つのブロックデータが主記憶装置より中間バッファ
記憶装置に書き写される。

【０００５】一方、中央処理装置が処理したデータをメ
モリに書き込む場合において、ここではキャッシュと中
間バッファ記憶装置間をストア・スルー方式で制御して
いるとすると、キャッシュにこの処理データを書き込む
と同時に中間バッファ記憶装置にも書き込む。この中間
バッファ記憶装置に書き込む処理に先立って、書き込む
データ領域が中間バッファ記憶装置上に無かった場合
は、この領域を含む１つのブロックを主記憶装置より中
間バッファ記憶装置に事前に書き写しておき、このブロ
ックに書き込む。

【０００６】中間バッファ記憶装置の読み出し、書き込
みのために、主記憶装置より該当する１ブロックのデー
タ全部を中間バッファ記憶装置上の未使用の記憶域に書
き写す必要があるが、この未使用の記憶域が無い場合、
中央処理装置の処理にさしあたって不急、不要なブロッ
クを選び、更にこの内容が変更されているかどうかを調
べ、変更があった場合にのみこのブロック内のデータ全
部を主記憶装置に書き戻す。このようにして空けた記憶
域に、新しく必要となったブロックのデータを主記憶装
置より書き写す。

【０００７】図５は従来の３階層メモリシステムの一例
を示す構成ブロック図である。複数の中央処理装置（Ｃ
ＰＵ）１はそれぞれバッファ記憶装置（キャッシュメモ
リ）２を備えている。チャネル処理装置（ＣＨＰ）３は
周辺装置とのインタフェースとなり、記憶制御装置４
は、これらの装置１，２，３と中間バッファ記憶装置
５，主記憶装置６を制御する。ＧＢＳプライオリティ回
路７は中間バッファ記憶装置５へのアクセスの優先順位
を制御し、ＭＳＵプライオリティ回路８は主記憶装置６
へのアクセスの優先順位を制御する。Ｓ２，Ｓ３，Ｓ５
は切り替え器で、本装置では、チャネル処理装置３の主
記憶装置６へアクセスは直接できず、中間バッファ記憶
装置５を介して行うことになる。

【０００８】図６は主記憶制御装置４のプライオリティ
回路とアドレスカウント回路を説明する図で、ムーブイ
ン、ムーブアウト動作時におけるプライオリティの動作
とデータ転送の制御方法について説明するための図であ
る。主記憶制御装置（ＭＣＵ）４には、主記憶装置（Ｍ
ＳＵ）６および中間バッファ記憶装置（ＧＢＳ）５用の
プライオリティ回路８、および７を持つ。このプライオ
リティ回路の入力側にはアドレスカウントレジスタ４３
を持ち、このアドレスカウントレジスタ４３で指標され
るアドレスに基づきデータの転送が行われる。例えばＣ
ＰＵポートに入ったアクセスは、先頭アドレスによって
プライオリティがとられ、優先権獲得後、先頭のデータ
が転送され、後続のデータはカウンタの内容によってア
ドレスされるデータが続く。例えば512 バイトを１つの
ブロックとした場合、１回に転送されるデータ幅は８バ
イト（Ｌバイト）であり、このアドレスカウントレジス
タ43の値を64回更新して個々のデータ転送を終了する。

【０００９】

【発明が解決しようとする課題】この中間バッファ記憶
装置５は、主記憶装置６の格納する主記憶データを例え
ば512 バイトをブロックサイズにして一時的に格納し、
キャッシュ２は中間バッファ記憶装置５の格納する主記
憶データを例えば64バイトをブロックサイズにして一時
的に格納する。そして、キャッシュ２と中間バッファ記
憶装置５に格納される主記憶データは、中央処理装置１
のデータ処理の実行により変更さる。この中間バッファ
記憶装置５に格納される変更された主記憶データのブロ
ックは、ＬＲＵ（Least Recently Used)方式等に従って
主記憶装置６に戻されていくことで、管理元の主記憶装
置６の主記憶データに反映されていくことになる。

【００１０】ここで、中間バッファ記憶装置５と主記憶
装置６間のムーブイン、ムーブアウト処理は、中間バッ
ファ記憶装置５のブロックサイズに従って実行されるこ
とになり、このブロック内のデータ転送の順序は、中央
処理装置１が最初に必要としたアドレス領域より転送を
開始し、後はブロックサイズとして一括管理するために
必要なデータを転送するだけのものになる。

【００１１】従って中間バッファ記憶装置５と主記憶装
置６の間では、必要としたデータを先頭としたブロック
単位の転送を絶えず行なっているので、中央処理装置１
からのアクセス要求に効率的に対応でき、かつ中間バッ
ファ記憶装置５の内容を主記憶装置６に反映させること
ができるようになっている。

【００１２】ところで、この１つのブロックサイズを転
送するためには長い時間を必要としていた。いまここで
１つのブロックサイズが512 バイトとした場合、８バイ
トづつ転送すると64回の転送が必要となる。このデータ
の転送中に、中央処理装置１またはチャネル処理装置３
から中間バッファ記憶装置５または主記憶装置６に対し
て現在実行の処理とは別の優先度の高いデータの転送要
求があった場合は先のデータ転送が終了するまで、この
新たな要求が待たれるという問題点があった。この種の
データ転送はプロセッサ台数の増加、チャネル処理装置
３のチャネル数の増加によって増加し、転送途中で優先
度の高い処理の発生も増加することになる。

【００１３】次にチャネル処理装置と中間バッファ記憶
装置間の大容量データの転送上の問題点について説明す
る。従来の階層メモリ制御では、図５で説明したように
チャネル処理装置３と中間バッファ記憶装置５の間でデ
ータ転送が行なわれていた。一般にチャネル処理装置３
との間で扱うデータには、純粋なデータ部分と、このデ
ータを転送するための入出力制御データ部分がある。こ
の制御データは中央処理装置１と共用されていて使用頻
度も高く、またこの入出力制御データの記憶領域（ＩＯ
ＳＡ）は小さいので中間バッファ記憶装置５上に配置さ
れる。

【００１４】しかし、純粋なデータ部はブロック単位で
多数転送されるので、大きな記憶領域が中間バッファ記
憶装置５上に必要となる。このためにチャネル処理装置
３との間でデータ転送が開始されると、いままでの処理
に使用していたブロックデータがムーブアウトされてい
た。

【００１５】また、ハードウェア量の制約などからチャ
ネルバッファを待たないチャネル処理装置３とのデータ
転送の処理間隔は、中央処理装置１と比べると遅くな
る。従って主記憶装置６から中間バッファ記憶装置５上
にブロックデータを移したとしても実際に使用する時に
は、中央処理装置１によってムーブアウトされる可能性
が高いことになる。なお、チャネルバッファについては
図３の説明で述べる。このようにチャネル処理装置３と
中間バッファ記憶装置５間での大量データの転送は、シ
ステム全体の処理効率を低下させていた。

【００１６】本発明は上記問題点に鑑みてなされたもの
であって、バッファ記憶装置（キャッシュ）を備える１
つ又は複数の中央処理装置とこの中央処理装置により共
有される１つ又は複数の主記憶装置との間に、大容量の
中間バッファ記憶装置を備える３階層メモリシステムに
あって、バッファ記憶の制御をストア・イン方式で実現
して、プロセッサ台数の増加に対して効率的なデータ処
理を実行可能とする３階層メモリシステムの提供を目的
とする。また、ムーブイン処理時だけでなく、３階層メ
モリ構成のストア・イン方式で必要となる中間バッファ
記憶装置と主記憶装置間の頻繁なデータ転送時における
ムーブアウト処理にも適用することで効率的なデータ処
理を可能とする。更にストア・イン方式におけるチャネ
ル処理装置と中間バッファ記憶装置、および主記憶装置
間とのデータの読み出しと、書き込みの両方についても
効率的なデータ処理を可能とすることを目的とする。

【００１７】

【課題を解決するための手段】図１は本発明の原理図で
ある。本発明は、中央処理装置１と、この中央処理装置
１に設けたバッファ記憶装置２と、周辺装置との接続を
行うチャネル処理装置３と、主記憶装置６と、この主記
憶装置６と前記バッファ記憶装置２または前記チャネル
処理装置３間で伝送するデータを格納する中間バッファ
記憶装置５と、前記各装置間のデータの伝送を制御する
主記憶制御装置４とを備えた３階層メモリシステムにお
いて、前記中間バッファ装置５と前記主記憶装置６の間
でデータ転送中、前記チャネル処理装置３と前記主記憶
装置６間での直接データ転送を割り込み処理で行うよう
にしたものである。

【００１８】また、中央処理装置１と、この中央処理装
置１に設けたバッファ記憶装置２と、周辺装置との接続
を行うチャネル処理装置３と、主記憶装置６と、この主
記憶装置６と前記バッファ記憶装置２または前記チャネ
ル処理装置３間で伝送するデータを格納する中間バッフ
ァ記憶装置５と、前記各装置間のデータの伝送を制御す
る主記憶制御装置４とを備えた３階層メモリシステムに
おいて、前記チャネル処理装置３からデータを書き込む
際、この書き込みデータの対象ブロックが前記中間バッ
ファ記憶装置５上にあるときはこのブロックに書き込
み、ないときは前記チャネル処理装置３からの指示に従
い前記中間バッファ記憶装置５にのみ書き込むか前記主
記憶装置６にのみ書き込むようにしたのもである。

【００１９】また、中央処理装置１と、この中央処理装
置１に設けたバッファ記憶装置２と、周辺装置との接続
を行うチャネル処理装置３と、主記憶装置６と、この主
記憶装置６と前記バッファ記憶装置２または前記チャネ
ル処理装置３間で伝送するデータを格納する中間バッフ
ァ記憶装置５と、前記各装置間のデータの伝送を制御す
る主記憶制御装置４とを備えた３階層メモリシステムに
おいて、前記チャネル処理装置３がデータを読み出し時
に、この読み出しデータの対象ブロックが前記中間バッ
ファ記憶装置５上にあるときはこのブロックから読み出
し、ないときは前記主記憶装置６から読み出すと共に前
記チャネル処理装置３からの指示に従い前記中間バッフ
ァ装置５に書き込む場合と書き込まない場合に切り替え
て処理するようにしたものである。

【００２０】また、中央処理装置１と、この中央処理装
置１に設けたバッファ記憶装置２と、周辺装置との接続
を行うチャネル処理装置３と、主記憶装置６と、この主
記憶装置６と前記バッファ記憶装置２または前記チャネ
ル処理装置３間で伝送するデータを格納する中間バッフ
ァ記憶装置５と、前記各装置間のデータの伝送を制御す
る主記憶制御装置４とを備えた３階層メモリシステムに
おいて、前記チャネル処理装置３からデータを書き込む
際、この書き込みデータの対象ブロックが前記中間バッ
ファ記憶装置５上にあるときはこのブロックに書き込
み、ないときは前記チャネル処理装置３からの指示に関
係なく前記対象ブロックを前記主記憶装置６から前記中
間バッファ記憶装置５上に複写してこの複写ブロックに
書き込むようにしたものである。

【００２１】また、中央処理装置１と、この中央処理装
置１に設けたバッファ記憶装置２と、周辺装置との接続
を行うチャネル処理装置３と、主記憶装置６と、この主
記憶装置６と前記バッファ記憶装置２または前記チャネ
ル処理装置３間で伝送するデータを格納する中間バッフ
ァ記憶装置５と、前記各装置間のデータの伝送を制御す
る主記憶制御装置４とを備えた３階層メモリシステムに
おいて、前記中間バッファ装置５と前記主記憶装置６と
の間でデータ転送中に、前記チャネル処理装置３からデ
ータ書き込み要求がある場合、割り込み処理を行うこと
により、書き込みデータの対象ブロックが前記中間バッ
ファ装置５上にあるときはこの対象ブロックに書き込
み、ないときは前記チャネル処理装置３からの指示に従
い前記中間バッファ記憶装置５にのみ書き込むか前記主
記憶装置６にのみ書き込むようにしたものである。

【００２２】また、中央処理装置１と、この中央処理装
置１に設けたバッファ記憶装置２と、周辺装置との接続
を行うチャネル処理装置３と、主記憶装置６と、この主
記憶装置６と前記バッファ記憶装置２または前記チャネ
ル処理装置３間で伝送するデータを格納する中間バッフ
ァ記憶装置５と、前記各装置間のデータの伝送を制御す
る主記憶制御装置４とを備えた３階層メモリシステムに
おいて、前記中間バッファ装置５と前記主記憶装置６と
の間でデータ転送中に、前記チャネル処理装置３からデ
ータ読み出し要求がある場合、割り込み処理を行うこと
により、この読み出しデータの対象ブロックが前記中間
バッファ記憶装置５上にあるときはこのブロックから読
み出し、ないときは前記主記憶装置６から読み出すと共
に前記チャネル処理装置３からの指示に従い前記中間バ
ッファ装置５に書き込む場合と書き込まない場合に切り
替えて処理するようにしたものである。

【００２３】また、中央処理装置１と、この中央処理装
置１に設けたバッファ記憶装置２と、周辺装置との接続
を行うチャネル処理装置３と、主記憶装置６と、この主
記憶装置６と前記バッファ記憶装置２または前記チャネ
ル処理装置３間で伝送するデータを格納する中間バッフ
ァ記憶装置５と、前記各装置間のデータの伝送を制御す
る主記憶制御装置４とを備えた３階層メモリシステムに
おいて、前記中間バッファ装置５と前記主記憶装置６と
の間でデータ転送中に、前記チャネル処理装置３からデ
ータ書き込み要求がある場合、割り込み処理を行うこと
により、書き込みデータの対象ブロックが前記中間バッ
ファ装置５上にあるときはこの対象ブロックに書き込
み、ないときは前記チャネル処理装置３からの指示に関
係なく前記対象ブロックを前記主記憶装置６から前記中
間バッファ記憶装置５上に複写してこの複写ブロックに
書き込むようにしたものである。

【００２４】また、前記割り込み処理を行うに際し、処
理データはブロック単位とせずそのブロック中の必要部
分のみを割り込み処理するようにしたものである。

【００２５】

【作用】中央処理装置１がバッファ記憶装置（キャッシ
ュメモリ）２をアクセスし、ミスヒットした場合、中間
バッファ記憶装置５をアクセスするがここにもない場
合、主記憶装置６にアクセスし、主記憶装置６から中間
バッファ装置へデータを転送する。中間バッファ記憶装
置５と主記憶装置６間のデータ転送はブロック単位（例
えば512 バイト）で管理されるが、中央処理装置１が必
要とするデータはこの一部であるので、この一部を直ち
に転送し、残りはその後、データをブロックとして管理
するため、転送する。このようなとき、チャネル処理装
置３より主記憶装置６へデータ転送要求があったとき
は、割り込み処理により優先して処理するようにする。
このようにすることにより優先度の高い処理を待たせる
ことなく実施することができる。これは中央処理装置１
の数が多くなる程、中間バッファ装置５と主記憶装置６
間のデータ転送が多くなることから、効果的な処理とな
る。

【００２６】チャネル処理装置の扱うデータは大容量と
なるものが多いが、比較的小容量で参照頻度の高いデー
タもある。そこで、書き込みデータの対象ブロックが中
間バッファ記憶装置５上にあるときは、このブロックに
書き込むが、ないときは、チャネル処理装置３からの指
示に従い、大容量なものは中間バッファ記憶装置５には
書き込まず主記憶装置６に書き込み、参照頻度の高いデ
ータは中間バッファ記憶装置５に書き込むようにする。
大容量のデータを中間バッファ記憶装置５に書き込む
と、既に記憶されているデータが主記憶装置６へ追い出
されてしまい、中央処理装置１へ悪影響を与える。

【００２７】チャネル処理装置３がデータを読み出すと
きも同様で、この読み出し対象ブロックが中間バッファ
記憶装置５上にあるときはこのブロックから読み出す
が、ないときは主記憶装置６から読み出す。このときチ
ャネル処理装置３からの指示に従い、この読み出したデ
ータを中間バッファ記憶装置５に書き込む場合と書き込
まない場合とに分けて処理する。大容量のデータの場合
は、書き込まない。

【００２８】チャネル処理装置３からデータを書き込む
とき、この書き込むデータの対象ブロックが中間バッフ
ァ記憶装置５にあるときはそのブロックに書き込むが、
ないときはチャネル処理装置３の指示に関係なく、書き
込みデータの対象ブロックを主記憶装置６から中間バッ
ファ記憶装置５に複写してこの複写したブロックに書き
込む。このデータとは中間バッファ記憶装置５に必ず書
き込むという特殊命令であり、チャネル処理装置３から
の中間バッファ記憶装置５のバイパス指令を無視するも
ので、例えば中間バッファ記憶装置５上のあるアドレス
のデータを読み、これから書き込もうとするデータと内
容を比較し、一致したらそのデータをそのアドレスに書
き込むというコンペア・アンド・スワップ命令などの場
合である。この命令は、メモリからデータ読み出し、比
較、再書き込みというフローになるため特別なオペレー
ションとなる。３階層メモリシステムに使用される主記
憶装置は、ブロック単位での書き込み、読み出しのオペ
レーションしかないような簡単な構成をしているのが一
般的である。従って主記憶上でこの命令を処理すること
はできず、ＧＢＳ上で行うことになる。

【００２９】中央処理装置１が中間バッファ記憶装置５
をアクセスしてヒットしないときは主記憶装置６から対
象データを読み出し、中間バッファ記憶装置５に取り込
むが、対象データはデータ転送を行う単位であるブロッ
クの一部であるので、まずこの対象データのみ中間バッ
ファ記憶装置５に移し、中央処理装置１はこのデータに
より処理を続行する。このブロックの残りのデータはそ
の後時間的に余裕のあるとき、主記憶装置６より中間バ
ッファ記憶装置５に取り込む。このようなときにチャネ
ル処理装置３からデータ書き込み要求があり、この要求
が上述の中間バッファ記憶装置５へのデータ取り込みよ
り優先度の高い場合は割り込み処理により優先的に書き
込みを行う。この書き込みは書き込みデータの対象ブロ
ックが中間バッファ記憶装置５上にあるときはそのまま
そのブロックに書き込むが、ないときはチャネル処理装
置３からの指示に従い中間バッファ記憶装置５をバイパ
スするかしないかを定めて主記憶装置６に書き込む。

【００３０】中間バッファ記憶装置５と主記憶装置６と
の間でデータ転送中にチャネル処理装置３からより優先
度の高いデータの読み出し要求があったときも書き込み
要求のときと同様で割り込み処理により、この読み出し
データの対象ブロックが中間バッファ記憶装置５上にあ
るときは、このブロックから読み出し、ないときはチャ
ネル処理装置３からの指示に従い、中間バッファ記憶装
置５をバイパスするかしないかを定めて主記憶装置６よ
り読み出す。

【００３１】中間バッファ記憶装置５と主記憶装置６と
の間でデータ転送中、チャネル処理装置３からより優先
度の高いデータの書き込み要求があったとき、割り込み
処理により、書き込み処理を行う。この書き込みは、書
き込みデータの対象ブロックが中間バッファ記憶装置５
上にあるときはそのブロックに書き込むが、ないときは
チャネル処理装置３の指令に関係なく、対象ブロックを
主記憶装置６より中間バッファ記憶装置５に複写してこ
の複写ブロックに書き込む。このような書き込みデータ
とは前述した特殊命令などの場合である。

【００３２】中間バッファ記憶装置５と主記憶装置６と
でデータ転送中に前述した割り込み処理を行う場合、割
り込み処理データはブロック単位とせず、そのブロック
中の必要部分のみとし、優先度の低いデータはその後時
間的に余裕のできたときに行う。

【００３３】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図２は本発明が適用される計算機システムのブロ
ック構成図を示しており、中央処理装置が２個の場合の
例である。同図において、１は中央処理装置（ＣＰ
Ｕ）、２はバッファ記憶装置（ＢＳ）、３はチャネル処
理装置（ＣＨＰ）、４は主記憶制御装置（ＭＣＵ）、５
は中間バッファ記憶装置（ＧＢＳ）、６は主記憶装置
（ＭＳＵ）、７は中間バッファ記憶装置５のプライオリ
ティ回路、８は主記憶装置６のプライオリティ回路、Ｓ
１〜Ｓ５はデータの選択ゲート、ａ１，ａ２はそれぞれ
のＣＰＵ１からのデータ転送要求信号、ａ３はＧＢＳ５
をバイパスするか否かの制御信号であるフラグを含んだ
ＣＨＰ３からのデータ転送要求信号、ｅ１，ｅ２はＣＰ
Ｕ１からの書き込みデータ、ｅ３はＣＨＰ３からの読み
出しデータ、ｄ１，ｄ２はＣＰＵ１への読み出しデー
タ、ｄ３はＣＨＰ３への書き込みデータ、ｆ１，ｆ２は
ＭＳＵ６の読み出しデータと書き込みデータ、ｇ１，ｇ
２はＧＢＳ５の読み出しデータと書き込みデータを表わ
している。

【００３４】図３はチャネル処理装置３の構成を示すブ
ロック図である。チャネル処理装置３は、ＣＰＵ１間と
で入出力命令を処理するチャネルマネシャー31と、中間
バッファ記憶装置５と主記憶装置６と周辺装置間のメモ
リアクセスを制御するストレージサーバ32と、複数のチ
ャネル装置34を制御し、個々のチャネルに依存するデー
タマネジャー33と、複数の周辺装置とのインタフェース
を待つチャネル装置34とから構成される。

【００３５】チャネル処理装置３は、上記構成により、
多数の周辺装置と本体装置間とでデータを入出力するた
めに、ＣＰＵ１からの入出力命令を処理して、複数のチ
ャネル装置34を制御する。個々のチャネル装置34は周辺
装置とのインタフェースを持ち、この間で数バイト幅単
位でデータの入出力を行う。データマネジャー33はロー
カルデータバッファを持ち、周辺装置によっては、１バ
イト幅で転送されるデータのバッファリングしている。
このデータが64バイト溜まったところで主記憶装置６に
転送する。

【００３６】次に動作について説明する。チャネル処理装置３からムーブアウト命令が発行され
た場合。ＣＨＰ３からの優先度の高いＮバイトの書き込み要求
は、最初にＧＢＳプライオリティ回路７に参加し、優先
順位の判定がなされ、優先権獲得後にＧＢＳ５中に該当
するデータ域があるか否かの確認を行う。尚、この転送
要求がもつ優先度は、ＣＨＰ３が要求を発行する時に、
これに付加する場合と、ＭＣＵ４がＮバイトの転送要求
という専用のオペレーションコードを受け付けた時にこ
れに付加する方法があるが、本実施例では後者の場合と
して記述する。

【００３７】該当するデータ域がＧＢＳ５上にある場合
は、ＣＨＰ３からのデータをＧＢＳ５上のこの領域に書
き込む。このデータは信号線ｅ３、データセレクタゲー
トＳ５、信号線ｇ２を介してＧＢＳ５に送出される。次
に該当するデータがＧＢＳ５上にない場合は、転送命令
に付加されているフラグを見てＭＳＵ６またはＧＢＳ５
に書き込むかを決定する。ここでフラグ＝１の場合は、
ＧＢＳ５をバイパスしてＭＳＵ６への直接書き込みと
し、このフラグはＣＨＰ３自身が転送するデータの種類
によって決定する。

【００３８】フラグ＝１の転送要求は、ＭＳＵプライオ
リティ回路８に参加し優先順位の判定がなされる。この
時に既にＧＢＳ５−ＭＳＵ６間で他の命令によるデータ
転送が実行されていた場合、後続のこのアクセスの方の
優先度が高く設定されているので、優先権が獲得され
る。これによって先行していたデータ転送は中断され、
後続のデータ転送のためのＭＳＵ６が起動される。ＣＨ
Ｐ３からの書き込みデータは信号ｅ３、データセレクタ
ゲートＳ４、信号線ｆ２経由でＭＳＵ６に送出されるこ
とになる。この転送処理が終了した時点で止められてい
た先行のデータ転送が再開されることになる。

【００３９】フラグ＝０の転送要求は、ＧＢＳ５上に書
き込み先の領域を確保した後に書き込むが、この領域確
保のためにＧＢＳ５上の不要なブロックをＭＳＵ６に追
い出す場合がある。この追い出しのためのムーブアウト
アクセスはＭＣＵ４が発行し、先頭のＮバイト分に相当
するデータ域には高い優先度を付与し、残りのデータ域
については低い優先度を付与する。

【００４０】このムーブアウトアクセスは、ＧＢＳプラ
イオリティ回路７に参加して優先順位の判定がなされ
る。この時に既にＧＢＳ５−ＭＳＵ６間で他の命令によ
るデータ転送が実行されていた場合、後続のこのアクセ
スの方が優先度が高く設定されているので、優先権が獲
得される。これによって先行のデータ転送は中断され
る。更にこのムーブアウトアクセスはＭＳＵプライオリ
ティ回路８で優先権がとられた後にＭＳＵ６が起動さ
れ、ＧＢＳ５上のムーブアウトデータがＭＳＵ６に送出
されて追い出しが完了する。

【００４１】この作業によって空いたＧＢＳ５上の領域
に対してＣＨＰ３からの書き込みデータが信号線ｅ３，
データセレクタゲートＳ５，信号線ｇ２経由でＧＢＳ５
に送出される。この転送処理が終了した時点で止められ
ていた先行のデータ転送が再開される。

【００４２】チャネル処理装置３からの読み出し要求
（ムーブイン）ＣＨＰ３からの優先度の高い読み出し要求は、最初にＧ
ＢＳプライオリティ回路７に参加し、優先順位の判定が
なされ、優先権獲得後にＧＢＳ５中に該当するデータが
あるか否かの確認を行う。該当するデータがある場合は
ＧＢＳ５からのデータの読み出しを行い、このデータは
信号線ｇ１、データセレクタゲートＳ１、信号線ｄ３を
介してＣＨＰ３に送出される。

【００４３】次に該当するデータがＧＢＳ５上にない場
合は、読み出したデータをＭＳＵ６から読み出すが、転
送命令に付加されているフラグを見てＧＢＳ５をバイパ
スするか否かを決定する。ここではフラグ＝１の場合は
ＧＢＳ５をバイパスしてＭＳＵ６からの直接読み出しと
し、このフラグはＣＨＰ３自身が転送するデータの種類
によって決定する。

【００４４】フラグ＝１の転送要求時において、ＧＢＳ
５上にない場合、ＭＳＵプライオリティ回路８に参加し
優先順位の判定がなされる。この時に既にＧＢＳ５−Ｍ
ＳＵ６間で他の命令によるデータ転送が実行されていた
場合、後続のこのアクセスの方の優先度が高く設定され
ているので、優先権が獲得される。これによって先行し
ていたデータ転送は中断され、後続のデータ転送のため
のＭＳＵ６が起動される。ＭＳＵ６からの読み出しデー
タは信号線ｆ１、データセレクタゲートＳ１経由でＣＨ
Ｐ３に送出される。この転送処理が終了した時点で、今
まで止められていた先行のデータ転送が再開される。

【００４５】フラグ＝０の転送要求は、ＭＳＵ６から読
み出したデータを一旦ＧＢＳ５上に格納した後、ここよ
りＣＨＰ３に送出するというＧＢＳ５経由の転送要求で
ある。ＭＣＵ４はまずＧＢＳ５上にＭＳＵ６からの読み
出しデータを格納するための領域を確保する必要があ
り、このためにＧＢＳ５上の不要なブロックをＭＳＵ６
に追い出す場合がある。この追い出しのためのムーブア
ウトアクセスの動作は先の項と同じであるので説明を
省略する。

【００４６】この不要なデータがＭＳＵ６に追い出され
たことによって空いたＧＢＳ５上の記憶領域に、新たに
必要となったＭＳＵ６からの読み出しデータが信号線ｆ
１、データセレクタゲートＳ５経由でＧＢＳ５上に格納
される。この後にＧＢＳ５からＣＨＰ３に対して読み出
しデータが送出されるが、これは先の説明において、該
当データが最初にＧＢＳ５上にあった場合と等しくな
り、ＧＢＳ５からの読み出しデータは信号線ｇ１、デー
タセレクタゲートＳ１経由でＣＨＰ３に送出される。こ
の転送処理が終了した時点で止められていた先行のデー
タ転送が再開される。

【００４７】ムーブイン時における不要ブロックのム
ーブアウト処理左側のＣＰＵ１または中央のＣＰＵ１からのＧＢＳ５へ
の書き込み、またはＧＢＳ５から左側のＣＰＵ１または
中央のＣＰＵ１へのムーブインの要求は、最初にＧＢＳ
プライオリティ回路７に参加し、優先順位の判定がなさ
れ、優先獲得後にＧＢＳ５中に該当するブロックがある
か否かの確認を行う。該当するブロックがある場合で左
側のＣＰＵ１からＧＢＳ５への書き込みの場合は、信号
線ｅ１，データセレクタＳ５，信号線ｇ２を介して書き
込む。

【００４８】また、該当するブロックがＧＢＳ５上にあ
る場合でＧＢＳ５からＣＰＵ１へのムーブイン要求の場
合には、信号線ｇ１，データセレクタゲートＳ２または
Ｓ３、信号線ｄ１、またはｄ２を介して各ＣＰＵ１にＧ
ＢＳ５からのムーブインデータが送出される。

【００４９】一方、ＧＢＳ５上に該当ブロックがない場
合にＭＣＵ４は、ＭＳＵ６からの該当のブロックを一旦
ＧＢＳ５上に移すムーブイン動作を行い、このブロック
上の実際に使用する特定のデータ領域に対して書き込
み、読み出し処理をＣＰＵ１に行なわせる。このムーブ
イン動作時に、ブロック内のこのデータ域のみをまず最
初に転送することとし、このための転送単位をＬ×Ｋバ
イト（１≦Ｋ＜Ｍ）とする。なお、ＧＢＳ５とＭＳＵ６
間ではＬ×Ｍバイトのブロック単位でデータ転送が行な
われるものとする。

【００５０】この時、本実施例ではＭＣＵ４が、ＣＰＵ
１が当面の処理に必要とするブロック内のＬ×Ｋバイト
のデータ域の優先度を高くし、他の残りのデータ領域の
優先度は低いままとする制御を行う。このＬ×Ｋバイト
のデータ域の大きさは、例えばＣＰＵ１内のキャッシュ
（バッファ記憶装置２）のブロックの大きさに等しいと
すると、これは一般的には64バイトであるので、８バイ
トのデータが８回分、まず優先的に転送され、続いてブ
ロック内の残りのデータが低い優先度のままで転送され
ることになる。

【００５１】この構成においてまずＭＣＵ４は、ＭＳＵ
６からのムーブインデータを格納する領域を確保するた
めにＧＢＳ５上の不要なブロックを探し出す。もしこの
ブロックに変更がかかっていた場合、このブロックをＭ
ＳＵ６に追い出すムーブアウト動作が必要となるが、こ
のブロックの最初に追い出す領域をＬ×Ｋとして優先度
を高く設定し、残りのデータ域の優先度は低いままにし
ておく。

【００５２】このＬ×Ｋバイトを含んだブロックのアク
セスはＭＳＵプライオリティ回路８に参加し優先順位の
判定がなされる。この時、既にＧＢＳ５−ＭＳＵ６間で
他の命令によるデータ転送が実行されていたとしても、
後続のこのアクセスの方が優先度が高く設定されている
ので、優先権が獲得される。これによって先行のデータ
転送は中断され、とりあえずＬ×Ｋバイト分のデータが
ＧＢＳ５からＭＳＵ６に対して送出される。これは信号
線ｇ１、データセレクタゲートＳ４、信号線ｆ２を介し
てＭＳＵ６にデータが送出される。このＬ×Ｋバイトの
転送が終了すると、残りのデータ分は優先度が低くなる
ので、先に止められていた同じ優先度を持つ先行のデー
タ転送が再開される。

【００５３】ＣＰＵ１からのムーブイン要求左側のＣＰＵ１または中央のＣＰＵ１からのムーブイン
要求は、最初にＧＢＳプライオリティ回路７に参加し、
優先順位の判定がなされ、優先権獲得後にＧＢＳ５中に
該当するブロックがあるか否かの確認を行う。該当する
ブロックがある場合は、ＧＢＳ５からデータの読み出し
を行う。このデータは信号線ｇ１、データセレクタゲー
トＳ２またはＳ３を介し、更に信号線ｄ１またはｄ２を
介して左側のＣＰＵ１または中央のＣＰＵ１に送出され
る。

【００５４】この時、本実施例ではＭＣＵ４が、ＣＰＵ
１が当面の処理に必要とするブロック内のＬ×Ｋバイト
のデータ域の優先度を高くし、他の残りのデータ領域の
優先度は低いままとする制御を行う。このＬ×Ｋバイト
のデータ域の大きさは、例えばＣＰＵ１内のキャッシュ
２のブロックの大きさに等しいとすると、これは一般的
には64バイトであるので、８バイトのデータが８回分、
まず優先的に転送され、続いてブロック内の残りのデー
タが低い優先度のままで転送されることになる。

【００５５】次に、ＧＢＳ５上に該当するブロックがな
い場合は、ＭＳＵ６からこのブロックをムーブインする
が、もしＧＢＳ５上にムーブインするための領域が無い
場合は、先のの項の説明に従って領域を確保してから
ムーブインする。このＬ×Ｋバイトのムーブインデータ
にも高い優先度が付加されるので、この転送要求がＭＳ
Ｕプライオリティ回路８に参加すると優先権が獲得され
る。この時に、既にＧＢＳ５−ＭＳＵ６間で他の命令に
よるデータ転送が実行されていた場合これが中断され、
後続のこのデータ転送のためのＭＳＵ６が起動される。

【００５６】このＭＳＵ６の読み出しデータは、先頭の
８バイト×８回分が優先的に信号線ｆ１、データセレク
タゲートＳ２またはＳ３、そしてｄ１で左側のＣＰＵ１
またはｄ２で中央のＣＰＵ１に転送されつつ、Ｓ５、ｇ
２経由でＧＢＳ５にも書き込まれる。このＬ×Ｋバイト
分の転送処理が終了すると、残りのデータ分は優先度が
低くなるので、先に止められていた同じ優先度を持つ先
行のデータ転送が再開される。

【００５７】次に割り込み制御を行うプライオリティ回
路とアドレスカウントレジスタの動作について説明す
る。図４は主記憶制御装置（ＭＣＵ）４の構成のうち割
り込み制御に関する部分を示す図であり、41，42はそれ
ぞれＣＰＵ１用とＣＨＰ３用のメモリアクセスポート、
43はアドレスカウントレジスタ、43ａはアドレスカウン
トレジスタ中の有効ビット（Ｖ）、43ｂはアドレスカウ
ントレジスタ中のプライオリティビット（Ｐ）、43ｃは
転送するデータの長さを示すビット、41ａ，42ａはそれ
ぞれＣＰＵ１，ＣＨＰ３からのデータ転送要求信号を表
わしている。

【００５８】例えば、ＣＰＵ１から１ブロック64バイト
のムーブイン要求41ａが来ると、ＣＰＵ１に対応するメ
モリアクセスポート41にこのムーブイン要求がセットさ
れる。本例ではメモリアクセスポートは２個の例を示し
ており、ＣＰＵ１からのアクセスは同時に２個まで保持
することが可能である。なお、各ポートが満杯となると
ポートビジー信号がＣＰＵ１に対して出され、次の処理
依頼は出せなくなる。

【００５９】このアクセスポートにセットされたムーブ
イン要求は、まずＧＢＳプライオリティ回路７に参加す
る。ＭＣＵ４は、このアクセス中の先頭の64バイト（Ｌ
×Ｋバイト）に対応するアドレスに高い優先度を付加
し、これをＧＢＳプライオリティ回路７に参加させて優
先権を調べる。ここで優先順位の判定がなされ、優先権
を獲得した後にＧＢＳ５中に該当するデータがあるか否
かの確認を行い、該当するデータがない場合はＭＳＵプ
ライオリティ回路８に参加する。該当データがあった場
合は、ＧＢＳプライオリティ回路７が引き続いて動作す
る。

【００６０】先頭アドレスがＧＢＳプライオリティ回路
７に参加した時、このアドレスはアクセスカウントレジ
スタ43にも格納され、バリッドビット（Ｖ）をセットす
る。更に優先的に転送するアドレス域（格納アドレスの
内、転送データに応じたアドレスであり、ここでは64バ
イトに対応する８アドレス）を計算し、この値をレング
ス部（Ｌ）にセットする。更にこのレングス部に対して
先頭のアクセスアドレスに付加したと同じ優先度を意味
する１ビットの信号をプライオリティビット（Ｐ）にセ
ットする。これによってこのアドレス域は高い優先度を
持つので他のデータ転送処理によって妨げを受けない。
このアドレス域以外、つまり優先度をセットしなかった
他のデータ域に対しては先の優先度より低いものとす
る。

【００６１】このアドレスカウンタ43の出力はＧＢＳプ
ライオリティ回路７に参加し続け、８バイトのデータが
転送される毎にカウント内容を＋１していき、１個のブ
ロックのデータが転送し終わった時にバリッドビットが
リセットされる。このカウントの途中でアドレスカウン
トレジスタ43の内容がレングス値を越えた場合、プライ
オリティが付加されていない状態となるので、残りのデ
ータ転送に対する優先度は下がる。

【００６２】なお、ＧＢＳ５とＭＳＵ６間のデータ転送
の場合のアクセスカウントレジスタ43は、１ブロックが
512 バイトなので、512 バイト領域に対してバリッドビ
ットをセットし、この中で優先的に転送する64バイト領
域をレングス部（Ｌ）にセットする。

【００６３】この残りのデータ転送途中に、優先度の高
い他のデータ転送要求がＧＢＳプライオリティ回路７に
入ると、低い優先度を持つデータ転送のためのこのアド
レスカウントレジスタ43のカウントアップは停止され、
代わりに新たに入ったアクセスのためのアドレスカウン
トレジスタ43がカウント動作を開始する。このようにし
てＣＰＵあるいはＣＨＰポート毎にある複数のアドレス
カウントレジスタ43の出力は、唯一１個のみが選択され
る。

【００６４】各プライオリティ回路７，８には、ＣＰＵ
台数分設けてなるＣＰＵポート、ＣＨＰ用のＣＨＰポー
ト、ＭＣＵ４内で制御するムーブインとムーブアウト用
のＭＩ／ＭＯポートがある。各ポート間のプライオリテ
ィの取り方としては、最低でも８バイトづつ、または同
じ優先度を持つ連続した８バイトデータ群を１個の固ま
りとしても取ることができ、優先度の高い８バイトのデ
ータ、または連続したデータ群の方が低い優先度のそれ
よりも優先するものとし、同一優先度の場合は任意のポ
ート、例えばＣＨＰポートからの要求を優先したり、早
い者順に処理するようにしておき、先行したデータ転送
が終わらないうちは、後続の同一優先度を持つデータ転
送が入れないようにしておく。

【００６５】この制御により、あるポートからデータ転
送要求があった場合、先頭の必要部分だけ優先度を上げ
て処理を行い、残りの転送分については自、他ポートか
らの別のデータ転送が来ない場合にのみ転送を続けるこ
とができる。

【００６６】

【発明の効果】以上の説明から明らかなように、中間バ
ッファ記憶装置と主記憶装置間でデータ転送中により優
先度の高いアクセス要求が生じた場合、割り込みにより
中間バッファ記憶装置や主記憶装置へアクセスが可能と
なる。さらに、緊急度の高い処理は必要なデータだけ優
先的に処理されるので処理効率の向上が図れる。接続さ
れる中央処理装置が増加する程中間バッファ記憶装置と
主記憶装置とのデータ転送の機会は多くなるので、本発
明が有効になる。また中間バッファ記憶装置のアクセス
においては大容量データなどは中間バッファ記憶装置を
バイパスし、使用頻度の高いデータは中間バッファ記憶
装置に常駐させることができるので、既に中間バッファ
記憶装置に登録され現在使用中のブロックデータを追い
出してしまうことも避けることができ処理効率が向上す
る。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の実施例の構成を示すブロック図であ
る。

【図３】チャネル処理装置の構成を示すブロック図であ
る。

【図４】主記憶制御装置の割り込み処理部の構成を示す
ブロック図である。

【図５】従来例の構成を示すブロック図である。

【図６】従来のプライオリティ回路とアドレスカウント
回路を示す図である。

【符号の説明】

１中央処理装置（ＣＰＵ）２バッファ記憶装置（キャッシュ）３チャネル処理装置４主記憶制御装置（ＭＣＵ）５中間バッファ記憶装置（ＧＢＳ）６主記憶装置（ＭＳＵ）７ＧＢＳプライオリティ回路８ＭＳＵプライオリティ回路

Claims

【特許請求の範囲】

【請求項１】中央処理装置（１）と、この中央処理装
置（１）に設けたバッファ記憶装置（２）と、周辺装置
との接続を行うチャネル処理装置（３）と、主記憶装置
（６）と、この主記憶装置（６）と前記バッファ記憶装
置（２）または前記チャネル処理装置（３）間で伝送す
るデータを格納する中間バッファ記憶装置（５）と、前
記各装置間のデータの伝送を制御する主記憶制御装置
（４）とを備えた３階層メモリシステムにおいて、前記
中間バッファ装置（５）と前記主記憶装置（６）の間で
データ転送中、前記チャネル処理装置（３）と前記主記
憶装置（６）間での直接データ転送を割り込み処理で行
うようにしたことを特徴とする３階層メモリシステム。
【請求項２】中央処理装置（１）と、この中央処理装
置（１）に設けたバッファ記憶装置（２）と、周辺装置
との接続を行うチャネル処理装置（３）と、主記憶装置
（６）と、この主記憶装置（６）と前記バッファ記憶装
置（２）または前記チャネル処理装置（３）間で伝送す
るデータを格納する中間バッファ記憶装置（５）と、前
記各装置間のデータの伝送を制御する主記憶制御装置
（４）とを備えた３階層メモリシステムにおいて、前記
チャネル処理装置（３）からデータを書き込む際、この
書き込みデータの対象ブロックが前記中間バッファ記憶
装置（５）上にあるときはこのブロックに書き込み、な
いときは前記チャネル処理装置（３）からの指示に従い
前記中間バッファ記憶装置（５）にのみ書き込むか前記
主記憶装置（６）にのみ書き込むようにすることを特徴
とする３階層メモリシステム。
【請求項３】中央処理装置（１）と、この中央処理装
置（１）に設けたバッファ記憶装置（２）と、周辺装置
との接続を行うチャネル処理装置（３）と、主記憶装置
（６）と、この主記憶装置（６）と前記バッファ記憶装
置（２）または前記チャネル処理装置（３）間で伝送す
るデータを格納する中間バッファ記憶装置（５）と、前
記各装置間のデータの伝送を制御する主記憶制御装置
（４）とを備えた３階層メモリシステムにおいて、前記
チャネル処理装置（３）がデータを読み出し時に、この
読み出しデータの対象ブロックが前記中間バッファ記憶
装置（５）上にあるときはこのブロックから読み出し、
ないときは前記主記憶装置（６）から読み出すと共に前
記チャネル処理装置（３）からの指示に従い前記中間バ
ッファ装置（５）に書き込む場合と書き込まない場合に
切り替えて処理するようにしたことを特徴とする３階層
メモリシステム。
【請求項４】中央処理装置（１）と、この中央処理装
置（１）に設けたバッファ記憶装置（２）と、周辺装置
との接続を行うチャネル処理装置（３）と、主記憶装置
（６）と、この主記憶装置（６）と前記バッファ記憶装
置（２）または前記チャネル処理装置（３）間で伝送す
るデータを格納する中間バッファ記憶装置（５）と、前
記各装置間のデータの伝送を制御する主記憶制御装置
（４）とを備えた３階層メモリシステムにおいて、前記
チャネル処理装置（３）からデータを書き込む際、この
書き込みデータの対象ブロックが前記中間バッファ記憶
装置（５）上にあるときはこのブロックに書き込み、な
いときは前記チャネル処理装置（３）からの指示に関係
なく前記対象ブロックを前記主記憶装置（６）から前記
中間バッファ記憶装置（５）上に複写してこの複写ブロ
ックに書き込むようにしたことを特徴とする３階層メモ
リシステム。
【請求項５】中央処理装置（１）と、この中央処理装
置（１）に設けたバッファ記憶装置（２）と、周辺装置
との接続を行うチャネル処理装置（３）と、主記憶装置
（６）と、この主記憶装置（６）と前記バッファ記憶装
置（２）または前記チャネル処理装置（３）間で伝送す
るデータを格納する中間バッファ記憶装置（５）と、前
記各装置間のデータの伝送を制御する主記憶制御装置
（４）とを備えた３階層メモリシステムにおいて、前記
中間バッファ装置（５）と前記主記憶装置（６）との間
でデータ転送中に、前記チャネル処理装置（３）からデ
ータ書き込み要求がある場合、割り込み処理を行うこと
により、書き込みデータの対象ブロックが前記中間バッ
ファ装置（５）上にあるときはこの対象ブロックに書き
込み、ないときは前記チャネル処理装置（３）からの指
示に従い前記中間バッファ記憶装置（５）にのみ書き込
むか前記主記憶装置（６）にのみ書き込むようにするこ
とを特徴とする３階層メモリシステム。
【請求項６】中央処理装置（１）と、この中央処理装
置（１）に設けたバッファ記憶装置（２）と、周辺装置
との接続を行うチャネル処理装置（３）と、主記憶装置
（６）と、この主記憶装置（６）と前記バッファ記憶装
置（２）または前記チャネル処理装置（３）間で伝送す
るデータを格納する中間バッファ記憶装置（５）と、前
記各装置間のデータの伝送を制御する主記憶制御装置
（４）とを備えた３階層メモリシステムにおいて、前記
中間バッファ装置（５）と前記主記憶装置（６）との間
でデータ転送中に、前記チャネル処理装置（３）からデ
ータ読み出し要求がある場合、割り込み処理を行うこと
により、この読み出しデータの対象ブロックが前記中間
バッファ記憶装置（５）上にあるときはこのブロックか
ら読み出し、ないときは前記主記憶装置（６）から読み
出すと共に前記チャネル処理装置（３）からの指示に従
い前記中間バッファ装置（５）に書き込む場合と書き込
まない場合に切り替えて処理するようにしたことを特徴
とする３階層メモリシステム。
【請求項７】中央処理装置（１）と、この中央処理装
置（１）に設けたバッファ記憶装置（２）と、周辺装置
との接続を行うチャネル処理装置（３）と、主記憶装置
（６）と、この主記憶装置（６）と前記バッファ記憶装
置（２）または前記チャネル処理装置（３）間で伝送す
るデータを格納する中間バッファ記憶装置（５）と、前
記各装置間のデータの伝送を制御する主記憶制御装置
（４）とを備えた３階層メモリシステムにおいて、前記
中間バッファ装置（５）と前記主記憶装置（６）との間
でデータ転送中に、前記チャネル処理装置（３）からデ
ータ書き込み要求がある場合、割り込み処理を行うこと
により、書き込みデータの対象ブロックが前記中間バッ
ファ装置（５）上にあるときはこの対象ブロックに書き
込み、ないときは前記チャネル処理装置（３）からの指
示に関係なく前記対象ブロックを前記主記憶装置（６）
から前記中間バッファ記憶装置（５）上に複写してこの
複写ブロックに書き込むようにしたことを特徴とする３
階層メモリシステム。
【請求項８】前記割り込み処理を行うに際し、処理デ
ータはブロック単位とせずそのブロック中の必要部分の
みを割り込み処理するようにしたことを特徴とする請求
項１，５，６，７のいずれかに記載の３階層メモリシス
テム。