JPH09128293A - 情報処理装置 - Google Patents

情報処理装置

Info

Publication number
JPH09128293A
JPH09128293A JP7280836A JP28083695A JPH09128293A JP H09128293 A JPH09128293 A JP H09128293A JP 7280836 A JP7280836 A JP 7280836A JP 28083695 A JP28083695 A JP 28083695A JP H09128293 A JPH09128293 A JP H09128293A
Authority
JP
Japan
Prior art keywords
instruction
cache
data
information processing
processing apparatus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7280836A
Other languages
English (en)
Other versions
JP3717212B2 (ja
Inventor
Kenji Matsubara
健二 松原
Toshihiko Kurihara
俊彦 栗原
Hiromitsu Imori
弘充 位守
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP28083695A priority Critical patent/JP3717212B2/ja
Priority to US08/738,912 priority patent/US6131145A/en
Publication of JPH09128293A publication Critical patent/JPH09128293A/ja
Priority to US09/609,376 priority patent/US6381679B1/en
Priority to US10/086,724 priority patent/US6598126B2/en
Priority to US10/086,736 priority patent/US6598127B2/en
Priority to US10/424,706 priority patent/US7028159B2/en
Priority to US10/464,484 priority patent/US7028160B2/en
Application granted granted Critical
Publication of JP3717212B2 publication Critical patent/JP3717212B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3824—Operand accessing
    • G06F9/383—Operand prefetching
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G06F9/30047—Prefetch instructions; cache control instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/6028—Prefetching based on hints or prefetch instructions

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Advance Control (AREA)

Abstract

(57)【要約】 【課題】 ソフトウェアプリフェッチ命令による情報処
理装置の性能の向上を効果的に図る。 【解決手段】 情報処理装置は、少なくとも、１次キャ
ッシュ２２と２次キャッシュ２３とを備えて構成され
る。ソフトウェアプリフェッチ命令の中に、オペランド
データを転送するキャッシュ階層、オペランドデータの
転送量、または、その両方を指示することのできる指示
ビットが設けられる。ブロックデータまたはラインデー
タの転送時、前述のソフトウェアプリフェッチ命令内の
指示ビットに基づいて、所要のデータをキャッシュに転
送する。本発明は、これにより、ソフトウェアプリフェ
ッチ命令を効果的に用いて、情報処理装置の性能向上を
図ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、階層構成のキャッ
シュを有する情報処理装置に係り、特に、演算に使用す
るオペランドデータを予め主記憶からキャッシュに転送
しておくことにより、キャッシュミスによるオーバヘッ
ドを隠すことができるようにしたソフトウェアプリフェ
ッチ命令を備えた情報処理装置に関する。
【０００２】
【従来の技術】一般に、キャッシュを有する情報処理装
置は、命令により参照したオペランドがキャッシュに存
在しない場合、すなわち、キャッシュミスが生じた場
合、前記オペランドを主記憶から読み出して使用してい
る。通常、この読み出しには、キャッシュアクセスの数
倍から数十倍の時間を要する。このため、この種の情報
処理装置は、キャッシュミスが生じると、オペランドが
主記憶から読み出されるまでの間、後続命令の実行を待
たせることになり、実行時間が長くなってその性能が抑
えられてしまうという問題点を有している。
【０００３】前述の問題点を解決することのできる技術
として、予め将来用いるオペランドデータを主記憶から
キャッシュに転送し、そのオペランドデータを用いると
きにはキャッシュヒットとなるようにして、キャッシュ
ミスのペナルティを抑えるようにした技術が知られてお
り、これを実現するためのソフトウェアプリフェッチ命
令に関する研究がなされ、様々な情報処理装置で使用さ
れている。
【０００４】ソフトウェアプリフェッチ命令に関する従
来技術として、例えば、論文 Callahan,D.,Kennedy,K.
Porterfield,A.,“Software Prefetching," Proceeding
s ofthe 4th International Conference on Architectu
ral Support for Programming Languages and Operatin
g Systems,April 1991,pp.40-52等に記載された技術が
知られている。
【０００５】以下、従来技術による情報処理装置による
ソフトウェアプリフェッチ命令の動作を図面により説明
する。
【０００６】図５は従来技術による情報処理装置の構成
例を示すブロック図、図６はソフトウェアプリフェッチ
の有無による処理動作を説明するタイムチャートであ
る。図５において、２１はＣＰＵ（中央処理装置）、２
２は１次キャッシュ、２４はＳＣＵ（記憶制御装置）、
２５は主記憶である。
【０００７】図５に示す従来技術は、１階層キャッシュ
を持つ情報処理装置の例であり、この情報処理装置は、
情報の処理を行うＣＰＵ２１と、１次キャッシャ２２
と、主記憶２５と、主記憶２５に対する情報の書き込
み、読み出しを制御するＳＣＵ２４とにより構成されて
いる。この情報処理装置において、ＣＰＵ２１は、オペ
ランドデータを参照する際１次キャッシュ２２を検索
し、キャッシュミスの場合ＳＣＵ２４に対して、リクエ
スト線２０１、アドレス線２０２を介して該オペランド
データの転送要求を発行する。ＳＣＵ２４は、主記憶２
５から該オペランドデータを読み出し、そのデータをデ
ータ線２０４を介してＣＰＵ２１に転送する。ＣＰＵ２
１は、受け取ったオペランドデータを１次キャッシュ２
２に格納すると共に演算のために使用する。
【０００８】次に、ＣＰＵ２１による命令の処理が、Ｉ
Ｆ（命令フェッチ）、Ｄ（デコード）、Ｅ（実行）、Ａ
（オペランドアクセス）、Ｗ（レジスタ書き込み）の５
段のパイプラインステージにより処理されるものとし
て、図５に示す情報処理装置の動作を説明する。
【０００９】前述のように構成される情報処理装置にお
いて、命令０〜命令３が順次パイプラインに投入されて
処理が行われ、ソフトウェアプリフェッチを行わない場
合のタイムチャートが図６（ａ）に示されている。
【００１０】図６（ａ）に示す例は、ロード命令である
命令１のオペランドアクセスでキャッシュミスが生じた
としている。この場合、命令１の処理は、オペランドア
クセスを行うＡステージで、主記憶からオペランドが読
み出されるまでの間待たされることになり、命令１のＷ
ステージの処理は、それまで実行されずに待たされるこ
とになる。これに伴い、命令２、３のＡ、Ｅステージ及
び以降の命令処理が待たされることになるため、キャッ
シュミスにより主記憶からオペランドを読み出すために
要する時間の全てがペナルティとして表れてしまう。
【００１１】図６（ｂ）に示すタイムチャートは、ソフ
トウェアプリフェッチを行う場合の例であり、この場
合、ロード命令である命令１の実行に対して、オペラン
ドを主記憶から転送するに要する時間だけ先立って、命
令１’として示すソフトウェアプリフェッチ命令を実行
する。この結果、命令１’によるソフトウェアプリフェ
ッチによってオペランドが主記憶から転送される間、パ
イプラインステージは、処理を中断することなく先に進
み、命令１’に続く命令２、命令３の処理が実行され
る。そして、命令１がオペランドデータをアクセスする
時点では、この命令１が必要とするオペランドデータ
は、ソフトウェアプリフェッチ命令である命令１’によ
り１次キャッシュ２２に格納されていることになり、キ
ャッシャヒットとなる。これにより、キャッシュミスに
よるペナルティを隠すことができる。
【００１２】図７は従来技術による情報処理装置の他の
構成例を示すブロック図、図８はソフトウェアプリフェ
ッチが行われる場合の処理動作を説明するタイムチャー
トである。図７において、２３は２次キャッシュであ
り、他の符号は図５の場合と同一である。
【００１３】図７に示す従来技術は、２階層キャッシュ
を持つ情報処理装置の構成例であり、この情報処理装置
は、ＣＰＵ２１内に１次キャッシュ２２を内蔵し、２次
キャッシュ２３を備えて構成される点で図５に示す従来
技術と相違し、その他の点で同一である。
【００１４】図７に示す従来技術において、ＣＰＵ２１
は、オペランドデータを参照する際、まず、１次キャッ
シュ２２を検索し、１次キャッシュ２２がキャッシュミ
スの場合、２次キャッシュ２３を検索する。２次キャッ
シュ２３がヒットであれば、２次キャッシュ２３から１
次キャッシュ２２へオペランドデータが転送される。以
降の説明において、この転送をブロック転送、転送され
るオペランドデータをブロックと呼ぶこととする。
【００１５】２次キャッシュ２３がキャッシュミスとな
ると、ＳＣＵ２４は、主記憶２５からそのオペランドデ
ータを読み出してＣＰＵ２１に転送する。以降の説明に
おいて、この転送をライン転送、転送されるデータをラ
インと呼ぶこととする。通常、ブロックのデータ量はラ
インのデータ量より小さく、ライン転送の際に２次キャ
ッシュ２３にはラインのデータが格納され、１次キャッ
シュ２２には参照された１ブロックのデータのみが格納
される。
【００１６】次に、前述した場合と同様に、ＣＰＵ２１
による命令の処理が、ＩＦ（命令フェッチ）、Ｄ（デコ
ード）、Ｅ（実行）、Ａ（オペランドアクセス）、Ｗ
（レジスタ書き込み）の５段のパイプラインステージに
より処理されるものとして、図７に示す情報処理装置の
動作を説明する。
【００１７】前述のように構成される情報処理装置にお
いて、命令０〜命令３が順次パイプラインに投入されて
処理が行われる場合の処理が図８に示されている。図８
（ａ）は１次キャッシュミスを防止するためのソフトウ
ェアプリフェッチ命令を実行する場合のタイムチャー
ト、図８（ｂ）は１次キャッシュミス、２次キャッシュ
ミスの両方を防止するためのソフトウェアプリフェッチ
命令を実行する場合のタイムチャートである。
【００１８】通常、１次キャッシュミス、２次キャッシ
ュミスによるペナルティサイクル数は、それらの間に相
当に大きな差異がある。例えば、前者が４〜５サイク
ル、後者が３０〜４０サイクル程度である。従って、前
述した２階層キャッシュ構成の情報処理装置において、
オペランドデータの１次キャッシュミスを避けるための
ソフトウェアプリフェッチ命令の実行は、実際にオペラ
ンドデータを参照する命令の少なくとも５サイクル以上
前に行われればよいが、２次キャッシュミスを避けるた
めのソフトウェアプリフェッチ命令の実行は、実際にオ
ペランドデータを参照する命令の少なくとも４０サイク
ル以上前に行う必要がある。すなわち、前述した従来技
術は、１次キャッシュミスを避けるか、２次キャッシュ
ミスを避けるかによって、ソフトウェアプリフェッチ命
令と実際にオペランドデータを参照する命令との間隔を
分けなければならない。
【００１９】
【発明が解決しようとする課題】前述した２階層以上の
キャッシュ構成を有する従来技術による情報処理装置
は、オペランドデータがどの階層のキャッシュにヒット
するかによりソフトウェアプリフェッチ命令を実行する
時期を変える必要がある。このため、前述の従来技術
は、コンパイラがソフトウェアプリフェッチ命令を生成
しようとする際の制御が複雑になり、ソフトウェアプリ
フェッチ命令の効果を十分に生かすことが困難になると
いう問題点が生じる。
【００２０】図９はソフトウェアプリフェッチ動作の対
象となる連続領域に配置された配列データのアドレス関
係を示す図、図１０はソフトウェアプリフェッチ命令を
用いて図９に示すように配列されているオペランドデー
タを転送する場合の動作を説明するタイムチャートであ
る。
【００２１】以下、図７に示す装置においてブロックサ
イズが３２Ｂであり、ラインサイズが１２８Ｂであり、
また、ブロック転送には４サイクル、ライン転送には４
０サイクルを要するものとして、前述の従来技術の問題
点を説明する。
【００２２】ソフトウェアプリフェッチ命令が使用され
る例として、最も一般的な連続領域に配置されている配
列Ａ［ｉ］（ｉ＝０、１、２、……）を順番に参照する
場合を考える。配列Ａ［ｉ］の個々のデータサイズを８
Ｂとすると、ライン、ブロックのアドレス関係は図９に
示すようになる。
【００２３】初期状態において、配列Ａ［ｉ］のデータ
は、全て１次、２次キャッシュともにキャッシュミスと
なったとする。この場合、まず、Ａ［０］のデータを主
記憶からライン転送するため、Ａ［０］のデータを参照
する命令の４０サイクル前にソフトウェアプリフェッチ
命令が実行される。この実行により、１ブロック相当の
３２Ｂのデータ、すなわち、Ａ［０］からＡ［３］まで
のデータが１次キャッシュヒットになる。同様に、ライ
ン相当の１２８Ｂのデータ、すなわち、Ａ［０］からＡ
［１５］までのデータが２次キャッシュヒットになる。
【００２４】従って、その後の命令の処理におけるＡ
［１］からＡ［３］のデータの参照は、すでにこれらの
データが１次キャッシュ２２に存在するため、ソフトウ
ェアプリフェッチ命令を必要としない。しかし、Ａ
［４］のデータを必要とする場合、Ａ［４］のデータ
は、２次キャッシュにのみ存在するので、２次キャッシ
ュからブロック転送を行うため、Ａ［４］のデータを参
照する命令の４サイクル前にソフトウェアプリフェッチ
命令が実行される。この実行により、１ブロック相当の
３２Ｂのデータ、すなわち、Ａ［４］からＡ［７］まで
のデータが１次キャッシュヒットになる。Ａ［８］以降
のデータの参照は、前述と同様なソフトウェアプリフェ
ッチ命令の発行を繰り返えすことにより可能となる。前
述の動作のタイムチャートを示したのが図１０である。
【００２５】図１０から判るように、また、図８により
すでに説明したように、ソフトウェアプリフェッチ命令
の実行間隔は一定でなく、不規則なものになっている。
この理由は、主記憶からライン転送を行うためのソフト
ウェアプリフェッチ命令と、２次キャッシュからブロッ
ク転送を行うためのソフトウェアプリフェッチ命令との
実行間隔が一致していないためである。
【００２６】一方、前述したような配列を持つデータに
対するアクセスおよび演算は、極めて規則的な繰り返し
であるため、通常、分岐命令によるループで構成される
命令列により実行される。ソフトウェアプリフェッチ命
令の実行間隔が不規則であると、これらのソフトウェア
プリフェッチ命令をループに組み込むことが困難とな
る。また、ライン転送かブロック転送かを判断するため
の命令が必要になり、このため、命令数の増加を招きソ
フトウェアプリフェッチ命令による処理装置の性能の向
上が妨げられることになる。さらに、１ループでライン
全てのデータを扱うようにした場合でも、同様に命令数
の増加になりソフトウェアプリフェッチ命令による処理
装置の性能の向上が妨げられる。
【００２７】本発明の目的は、前述した従来技術の問題
点を解決し、２階層以上のキャッシュ構成を有する情報
処理装置において、コンパイラが命令列を生成しやすい
ソフトウェアプリフェッチ命令を提供し、キャッシュミ
スによる性能の低下を効果的に抑えることができ、これ
により、性能の向上が図られた情報処理装置を提供する
ことにある。
【００２８】
【課題を解決するための手段】本発明によれば前記目的
は、演算で用いるオペランドデータを演算の実行に先立
って、予め主記憶からキャッシュに転送するソフトウェ
アプリフェッチ命令を備えた情報処理装置において、前
記ソフトウェアプリフェッチ命令のオペランドコードま
たはオペランドアドレスに、プリフェッチ動作の内容を
指示する１または複数の指示ビットを設け、プリフェッ
チ動作時、前記指示ビットの内容に基づいて、データの
プリフェッチを行うようにすることにより達成される。
【００２９】また、前記目的は、前記情報処理装置が２
階層のキャッシュを有する情報処理装置であり、前記指
示ビットにより指示される内容が、プリフェッチするキ
ャッシュの階層の指定、プリフェッチするオペランドの
データ量の指定、または、その両方であり、あるいは、
主記憶から２次キャッシュへある量のオペランドデータ
の転送を行うとき、該オペランドデータを同じ量だけ１
次キャッシュへもプリフェッチする指示、または、ソフ
トウェアプリフェッチでない通常のキャッシュアクセス
を行う命令により転送されるデータ量の整数倍を転送す
る指示とすることにより達成される。
【００３０】本発明は、２階層以上のキャッシュ構成を
有する情報処理装置において、コンパイラが命令を生成
するとき、前記指示ビットを用いて、転送を行うキャッ
シュの階層または転送するデータサイズを明示的に指定
することができるので、規則的にソフトウェアプリフェ
ッチ命令を生成することが可能となる。このため、本発
明は、命令列が、配列データのアクセス、配列データの
演算のように命令のループで構成される場合に、アドレ
ス関係を判定する命令等を生成する必要をなくすことが
できる。
【００３１】また、本発明は、アドレスが連続するオペ
ランドデータに対するアクセスを行う場合、１個のソフ
トウェアプリフェッチ命令により、一度に複数ラインの
データを転送することができるので、ソフトウェアプリ
フェッチ命令の数を減らすことが可能となる。
【００３２】さらに、本発明によるセットアーキテクチ
ャと従来技術のセットアーキテクチャとの互換性を容易
に実現することができる。例えば、ブロックサイズが３
２バイトの場合、ソフトウェアプリフェッチ命令のオペ
ランドアドレスの下位５ビットは、アドレスとして用い
られることはない。この５ビットを使用して前述した指
示を行うようにすれば、命令セットのアーキテクチャを
拡張することなく、互換性を保つことができる。
【００３３】本発明は、以上のように、ソフトウェアプ
リフェッチ命令を有効に用いることができ、これによ
り、情報処理装置の性能の向上を図ることができる。
【００３４】
【発明の実施の形態】以下、本発明による情報処理装置
の一実施形態を図面により詳細に説明する。
【００３５】図１は本発明の一実施形態で使用するソフ
トウェアプリフェッチ命令のオペランドアドレスのフォ
ーマットを示す図、図２は本発明の一実施形態による情
報処理装置の構成例を示すブロック図、図３はソフトウ
ェアプリフェッチ命令のオペランドアドレス中の指示ビ
ットにより指示される動作を説明する図、図４は本発明
の一実施形態によるソフトウェアプリフェッチ命令動作
を説明するタイムチャートである。図２における符号は
図７の場合と同一である。
【００３６】以下に説明する本発明の一実施形態におい
て、２次キャッシュから１次キャッシュに転送するデー
タのブロックサイズは３２Ｂであり、主記憶から２次キ
ャッシュに転送するデータのラインサイズは１２８Ｂで
あるとする。図１に示すソフトウェアプリフェッチ命令
のオペランドアドレスのフォーマットにおいて、オペラ
ンドアドレスは、ブロックサイズが３２Ｂであることよ
り、オペランドアドレスの下位５ビットがソフトウェア
プリフェッチ命令では不要である。このため、本発明の
一実施形態では、この下位５ビットを、プリフェッチ動
作の内容を指示するビット（以下、ＰＦビットという）
として用いる。
【００３７】この下位５ビットのＰＦビットの値とソフ
トウェアプリフェッチ動作との対応の例が図３に示され
ており、以下、これについて説明する。
【００３８】ＰＦビットの値が０のとき、何の指示もな
いことを示す。このとき、ソフトウェアプリフェッチ
は、従来技術の場合と同様に実行される。この指示は従
来技術との互換性を保ちたい場合に有効である。
【００３９】ＰＦビットの値が１のとき、オペランドア
ドレスで示されるラインの全てを１次キャッシュ２２に
プリフェッチすることを示す。２次キャッシュヒットの
場合、１ライン分１２８Ｂ、すなわち、４ブロックを１
次キャッシュ２２に転送する。２次キャッシュミスの場
合、主記憶２５から当該ラインをライン転送し、１次お
よび２次キャッシュに格納することを示す。
【００４０】ＰＦビットの値が２のとき、オペランドア
ドレスで示されるブロックを２次キャッシュ２３から１
次キャッシュ２２へブロック転送することを示す。２次
キャッシュミスの場合、主記憶から当該ラインのライン
転送は行わない。
【００４１】ＰＦビットの値が３のとき、オペランドア
ドレスで示されるラインを主記憶２５から２次キャッシ
ュ２３のみへ転送することを示す。すなわち、２次キャ
ッシュミスの場合、主記憶２５から当該ラインを２次キ
ャッシュにライン転送する。１次キャッシュ２２へは転
送しない。
【００４２】ＰＦビットの値が４のとき、オペランドア
ドレスで示されるラインを含むアラインされた５１２
Ｂ、すなわち、４ラインを主記憶から２次キャッシュの
みへ転送することを示す。
【００４３】次に、図２に示す本発明の一実施形態によ
る情報処理装置におけるソフトウェアプリフェッチ命令
の動作を説明する。図示本発明が適用される情報処理装
置は、２階層のキャッシュ構成を有する情報処理装置で
あり、図７に示す従来技術の場合と同一の構成を有す
る。
【００４４】図２において、いま、ソフトウェアプリフ
ェッチ命令が実行され、該命令のＰＦビットの値が１で
あるとする。この場合、ＣＰＵ２１は、オペランドアド
レスにより２次キャッシュ２３を検索し、２次キャッシ
ュヒットであれば、２次キャッシュ２３よりオペランド
アドレスで示される１ライン１２８Ｂのデータを１次キ
ャッシュ２２へ転送する。また、２次キャッシュ２３が
ミスであれば、ＣＰＵ２１は、リクエスト線２０１、ア
ドレス線２０２、ＰＦビット線２０３を介してライン転
送要求をＳＣＵ２４へ送出する。ＳＣＵ２４は、主記憶
２５より１ライン１２８Ｂのデータを読み出し、そのデ
ータをデータ線２０４を介してＣＰＵ２１へ転送する。
ＣＰＵ２１は、受け取ったオペランドデータ１２８Ｂを
２次キャッシュへ格納すると共に、１次キャッシュ２２
へも１２８Ｂの全てのデータを格納する。
【００４５】この動作により、１ライン１２８Ｂのデー
タの全てを１つのソフトウェアプリフェッチ命令により
１次キャッシュ２２にプリフェッチすることができる。
【００４６】ＰＦビットの値が２であるとする。この場
合、ＣＰＵ２１は、オペランドアドレスにより２次キャ
ッシュ２３を検索し、２次キャッシュヒットであれば、
２次キャッシュ２３よりオペランドアドレスで示される
１ブロック３２Ｂのデータを１次キャッシュ２２へ転送
する。また、２次キャッシュ２３がミスであれば、ＣＰ
Ｕ２１は、何も動作を起こさない。すなわち、この場
合、ＣＰＵ２１は、ＳＣＵ２４へはライン転送要求を送
らない。
【００４７】この動作により、予め２次キャッシュ２３
へプリフェッチされているオペランドデータを１次キャ
ッシュ２２へブロック転送することができる。
【００４８】ＰＦビットの値が３であるとする。この場
合、ＣＰＵ２１は、オペランドアドレスにより２次キャ
ッシュ２３を検索し、２次キャッシュヒットであれば、
ＣＰＵ２１は何も動作を起こさない。すなわち、この場
合、２次キャッシュ２３から１次キャッシュ２２へのデ
ータの転送は行わない。また、２次キャッシュ２３がミ
スであれば、ＣＰＵ２１は、リクエスト線２０１、アド
レス線２０２、ＰＦビット線２０４を介してライン転送
要求をＳＣＵ２４へ送出する。ＳＣＵ２４は、これによ
り、主記憶２５より１ライン１２８Ｂのデータを読み出
し、このデータをデータ線２０４を介してＣＰＵ２１へ
転送する。ＣＰＵ２１は、受け取ったオペランドデータ
１２８Ｂを２次キャッシュへ格納する。この場合、１次
キャッシュへの格納は行わない。
【００４９】この動作により、１次キャッシュに影響を
与えることなく、主記憶２５から２次キャッシュ２３へ
データをプリフェッチすることができる。
【００５０】ＰＦビットの値が４であるとする。この場
合、ＣＰＵ２１は、リクエスト線２０１、アドレス線２
０２、ＰＦビット線２０３を介しライン転送要求をＳＣ
Ｕ２４へ送出する。ＳＣＵ２４は、これにより、主記憶
２５より４ライン分の合計５１２Ｂのデータを読み出
し、このデータをデータ線２０４を介してＣＰＵ２１へ
転送する。ＣＰＵ２１は、受け取ったオペランドデータ
５１２Ｂを２次キャッシュ２３へ格納する。この場合、
１次キャッシュへの格納は行わない。
【００５１】この動作により、通常のキャッシュアクセ
スを行う命令により転送されるデータ量の４倍（４倍に
限らず整数倍であればよい）の４ライン分の５１２Ｂの
データの全てを、１つのソフトウェアプリフェッチ命令
により１次キャッシュに影響を与えることなく、主記憶
２５から２次キャッシュ２３へプリフェッチすることが
できる。
【００５２】前述したＰＦビットの値が４の場合におい
て、ＣＰＵ２１がＳＣＵ２４に対し４回ライン転送要求
を発行するようにして、５１２Ｂのデータを２次キャッ
シュ２３へ格納することもできる。これにより、ＳＣＵ
２４の設計を全く変更することなく、本発明によるソフ
トウェアプリフェッチを実現することができる。
【００５３】前述した本発明の一実施形態によるソフト
ウェアプリフェッチの動作のタイムチャートが図４に示
されている。この例では、ブロック転送に４サイクル、
ライン転送に４０サイクルを要するものとしている。
【００５４】ソフトウェアプリフェッチ命令が使用され
る例として、従来技術において説明した最も一般的な連
続領域に配置されている配列Ａ［ｉ］（ｉ＝０、１、
２、……）を順番に参照する場合を例とし、配列Ａ
［ｉ］の個々のデータサイズを８Ｂとすると、ライン、
ブロックのアドレス関係は、すでに説明した図９に示す
ようになる。
【００５５】図４に示す例は、ソフトウェアプリフェッ
チ命令内のＰＦビットの値を１として、１ライン１２８
Ｂのデータを１次キャッシュ２２にプリフェッチする場
合のタイムチャートである。この場合、１２８Ｂ、すな
わち配列データを１６個アクセスする度にその４０サイ
クル前にソフトウェアプリフェッチ命令を発行すればよ
いことになる。
【００５６】前述した本発明一実施形態は、ソフトウェ
アプリフェッチ命令内のＰＦビットを命令のオペランド
アドレスの使用しないビットに設けるとし、また、ＰＦ
ビットによる指示内容をその５種類について例示して説
明したが、本発明は、ＰＦビットを命令のオペランドコ
ードの使用しないビットに設けるようにすることもで
き、また、指示内容をさらに多種類とすることもでき
る。
【００５７】また、前述した本発明一実施形態は、２層
のキャッシュを備える情報処理装置に本発明を適用した
ものとして説明したが、本発明は、さらに多層のキャッ
シュを備える情報処理装置に対しても適用することがで
きる。
【００５８】
【発明の効果】以上説明したように本発明によれば、ソ
フトウェアプリフェッチ命令の中で、データを転送する
キャッシュの階層を明示的に指示することができ、ま
た、ソフトウェアプリフェッチ命令を規則的な間隔で発
行することができるので、コンパイラにとって命令コー
ドを生成しやすく、アドレスを判定するための余分な分
岐命令も不要とすることができる。
【００５９】また、本発明によれば、ソフトウェアプリ
フェッチ命令の中で、転送するデータ量をライン、ブロ
ックの整数倍に指定することができるので、大量のデー
タを少ない数のソフトウェアプリフェッチ命令により転
送することができる。さらに、本発明によれば、ソフト
ウェアプリフェッチ命令の中の従来のオペランドコード
で未使用であった部分、または、オペランドアドレスの
下位の未使用である部分に、前述の指示ビットを設ける
ことができるので、従来技術の場合とのアーキテクチャ
上の互換性を保つことができる。
【００６０】本発明によれば、前述により、ソフトウェ
アプリフェッチ命令による情報処理装置の性能の向上を
効果的に図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態で使用するソフトウェアプ
リフェッチ命令のオペランドアドレスのフォーマットを
示す図である。
【図２】本発明の一実施形態による情報処理装置の構成
例を示すブロック図である。
【図３】ソフトウェアプリフェッチ命令のオペランドア
ドレス中の指示ビットにより指示される動作を説明する
図である。
【図４】本発明の一実施形態によるソフトウェアプリフ
ェッチ命令動作を説明するタイムチャートである。
【図５】従来技術による情報処理装置の構成例を示すブ
ロック図である。
【図６】ソフトウェアプリフェッチの有無による処理動
作を説明するタイムチャートである。
【図７】従来技術による情報処理装置の他の構成例を示
すブロック図である。
【図８】ソフトウェアプリフェッチが有る場合の処理動
作を説明するタイムチャートである。
【図９】ソフトウェアプリフェッチ動作の対象となる連
続領域に配置された配列データのアドレス関係を示す図
である。
【図１０】ソフトウェアプリフェッチ命令を用いて図９
に示すオペランドデータを転送する場合の動作を説明す
るタイムチャートである。
【符号の説明】
２１ ＣＰＵ ２２ １次キャッシュ ２３ ２次キャッシュ ２４ ＳＣＵ ２５ 主記憶 ２０１ リクエスト線 ２０２ アドレス線 ２０３ ＰＦビット線 ２０４ データ線

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 演算で用いるオペランドデータを演算の
    実行に先立って、予め主記憶からキャッシュに転送する
    ソフトウェアプリフェッチ命令を備えた情報処理装置に
    おいて、前記ソフトウェアプリフェッチ命令のオペラン
    ドコードまたはオペランドアドレスに、プリフェッチ動
    作の内容を指示する１または複数の指示ビットを設け、
    プリフェッチ動作時、前記指示ビットの内容に基づい
    て、データのプリフェッチを行うことを特徴とする情報
    処理装置。
  2. 【請求項２】 前記情報処理装置が２階層のキャッシュ
    を有する情報処理装置であり、前記指示ビットにより指
    示される内容が、プリフェッチするキャッシュの階層の
    指定、プリフェッチするオペランドのデータ量の指定、
    または、その両方であることを特徴とする請求項１記載
    の情報処理装置。
  3. 【請求項３】 前記情報処理装置が２階層のキャッシュ
    を有する情報処理装置であり、前記指示ビットにより指
    示される内容が、主記憶から２次キャッシュへある量の
    オペランドデータの転送を行うとき、該オペランドデー
    タを同じ量だけ１次キャッシュへもプリフェッチする指
    示であることを特徴とする請求項１記載の情報処理装
    置。
  4. 【請求項４】 前記情報処理装置が２階層のキャッシュ
    を有する情報処理装置であり、前記指示ビットにより指
    示される内容が、ソフトウェアプリフェッチでない通常
    のキャッシュアクセスを行う命令により転送されるデー
    タ量の整数倍を転送する指示であることを特徴とする請
    求項１記載の情報処理装置。
JP28083695A 1995-10-27 1995-10-27 情報処理装置及び情報処理ユニット Expired - Fee Related JP3717212B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP28083695A JP3717212B2 (ja) 1995-10-27 1995-10-27 情報処理装置及び情報処理ユニット
US08/738,912 US6131145A (en) 1995-10-27 1996-10-28 Information processing unit and method for controlling a hierarchical cache utilizing indicator bits to control content of prefetching operations
US09/609,376 US6381679B1 (en) 1995-10-27 2000-07-03 Information processing system with prefetch instructions having indicator bits specifying cache levels for prefetching
US10/086,724 US6598126B2 (en) 1995-10-27 2002-03-04 Processing device which prefetches instructions having indicator bits specifying cache levels for prefetching
US10/086,736 US6598127B2 (en) 1995-10-27 2002-03-04 Information processing system with prefetch instructions having indicator bits specifying a quantity of operand data for prefetching
US10/424,706 US7028159B2 (en) 1995-10-27 2003-04-29 Processing device with prefetch instructions having indicator bits specifying cache levels for prefetching
US10/464,484 US7028160B2 (en) 1995-10-27 2003-06-19 Processing device with prefetch instructions having indicator bits specifying cache levels for prefetching

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28083695A JP3717212B2 (ja) 1995-10-27 1995-10-27 情報処理装置及び情報処理ユニット

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2002309609A Division JP3718667B2 (ja) 2002-10-24 2002-10-24 情報処理装置及び情報処理ユニット

Publications (2)

Publication Number Publication Date
JPH09128293A true JPH09128293A (ja) 1997-05-16
JP3717212B2 JP3717212B2 (ja) 2005-11-16

Family

ID=17630671

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28083695A Expired - Fee Related JP3717212B2 (ja) 1995-10-27 1995-10-27 情報処理装置及び情報処理ユニット

Country Status (2)

Country Link
US (6) US6131145A (ja)
JP (1) JP3717212B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000267901A (ja) * 1999-03-16 2000-09-29 Toshiba Corp ソフトウェア実行システム
JP2002251321A (ja) * 2001-02-21 2002-09-06 Handotai Rikougaku Kenkyu Center:Kk キャッシュメモリシステム装置
US6473836B1 (en) * 1999-05-27 2002-10-29 Fujitsu Limited Computing system and cache memory control apparatus controlling prefetch in hierarchical cache memories
WO2007099598A1 (ja) * 2006-02-28 2007-09-07 Fujitsu Limited プリフェッチ機能を有するプロセッサ
JP2010176692A (ja) * 2010-03-15 2010-08-12 Fujitsu Ltd 演算処理装置、情報処理装置及び制御方法
JP2014016812A (ja) * 2012-07-09 2014-01-30 Fujitsu Ltd メモリ装置、演算処理装置、及びキャッシュメモリの制御方法

Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7301541B2 (en) 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
JP3717212B2 (ja) * 1995-10-27 2005-11-16 株式会社日立製作所 情報処理装置及び情報処理ユニット
KR19990049284A (ko) * 1997-12-12 1999-07-05 구본준 데이터 프로그램 장치
US6088789A (en) * 1998-05-13 2000-07-11 Advanced Micro Devices, Inc. Prefetch instruction specifying destination functional unit and read/write access mode
ATE467171T1 (de) * 1998-08-24 2010-05-15 Microunity Systems Eng System mit breiter operandenarchitektur und verfahren
US7932911B2 (en) * 1998-08-24 2011-04-26 Microunity Systems Engineering, Inc. Processor for executing switch and translate instructions requiring wide operands
US6421763B1 (en) 1999-06-30 2002-07-16 International Business Machines Corporation Method for instruction extensions for a tightly coupled speculative request unit
US6496921B1 (en) 1999-06-30 2002-12-17 International Business Machines Corporation Layered speculative request unit with instruction optimized and storage hierarchy optimized partitions
US6360299B1 (en) 1999-06-30 2002-03-19 International Business Machines Corporation Extended cache state with prefetched stream ID information
US6421762B1 (en) * 1999-06-30 2002-07-16 International Business Machines Corporation Cache allocation policy based on speculative request history
US6532521B1 (en) 1999-06-30 2003-03-11 International Business Machines Corporation Mechanism for high performance transfer of speculative request data between levels of cache hierarchy
US6393528B1 (en) 1999-06-30 2002-05-21 International Business Machines Corporation Optimized cache allocation algorithm for multiple speculative requests
US6510494B1 (en) 1999-06-30 2003-01-21 International Business Machines Corporation Time based mechanism for cached speculative data deallocation
US6574712B1 (en) * 1999-11-08 2003-06-03 International Business Machines Corporation Software prefetch system and method for predetermining amount of streamed data
US6460115B1 (en) * 1999-11-08 2002-10-01 International Business Machines Corporation System and method for prefetching data to multiple levels of cache including selectively using a software hint to override a hardware prefetch mechanism
US6446167B1 (en) * 1999-11-08 2002-09-03 International Business Machines Corporation Cache prefetching of L2 and L3
US6782469B1 (en) 2000-09-29 2004-08-24 Intel Corporation Runtime critical load/data ordering
US6662273B1 (en) 2000-09-29 2003-12-09 Intel Corporation Least critical used replacement with critical cache
US6760816B1 (en) * 2000-09-29 2004-07-06 Intel Corporation Critical loads guided data prefetching
US8171266B2 (en) * 2001-08-02 2012-05-01 Hewlett-Packard Development Company, L.P. Look-ahead load pre-fetch in a processor
US7260704B2 (en) 2001-11-30 2007-08-21 Intel Corporation Method and apparatus for reinforcing a prefetch chain
US6675280B2 (en) 2001-11-30 2004-01-06 Intel Corporation Method and apparatus for identifying candidate virtual addresses in a content-aware prefetcher
US6954840B2 (en) 2001-11-30 2005-10-11 Intel Corporation Method and apparatus for content-aware prefetching
US7093077B2 (en) 2001-11-30 2006-08-15 Intel Corporation Method and apparatus for next-line prefetching from a predicted memory address
US7167954B2 (en) * 2002-09-09 2007-01-23 Broadcom Corporation System and method for caching
TW576977B (en) * 2002-09-11 2004-02-21 Sunplus Technology Co Ltd Structure and method for planning control commands and data access
JP3973597B2 (ja) * 2003-05-14 2007-09-12 株式会社ソニー・コンピュータエンタテインメント プリフェッチ命令制御方法、プリフェッチ命令制御装置、キャッシュメモリ制御装置、オブジェクトコードの生成方法および装置
US7380059B2 (en) 2003-05-16 2008-05-27 Pillar Data Systems, Inc. Methods and systems of cache memory management and snapshot operations
US20050071821A1 (en) * 2003-09-30 2005-03-31 International Business Machines Corporation Method and apparatus to autonomically select instructions for selective counting
US7395527B2 (en) * 2003-09-30 2008-07-01 International Business Machines Corporation Method and apparatus for counting instruction execution and data accesses
US20050071611A1 (en) * 2003-09-30 2005-03-31 International Business Machines Corporation Method and apparatus for counting data accesses and instruction executions that exceed a threshold
US7373637B2 (en) * 2003-09-30 2008-05-13 International Business Machines Corporation Method and apparatus for counting instruction and memory location ranges
US7937691B2 (en) 2003-09-30 2011-05-03 International Business Machines Corporation Method and apparatus for counting execution of specific instructions and accesses to specific data locations
US8381037B2 (en) * 2003-10-09 2013-02-19 International Business Machines Corporation Method and system for autonomic execution path selection in an application
US7421681B2 (en) * 2003-10-09 2008-09-02 International Business Machines Corporation Method and system for autonomic monitoring of semaphore operation in an application
US7635358B2 (en) * 2003-10-15 2009-12-22 Boston Scientific Scimed, Inc. Medical device having anti-microbial properties and a false lumen and method of making the same
US7162584B2 (en) * 2003-12-29 2007-01-09 Intel Corporation Mechanism to include hints within compressed data
US7496908B2 (en) 2004-01-14 2009-02-24 International Business Machines Corporation Method and apparatus for optimizing code execution using annotated trace information having performance indicator and counter information
US7895382B2 (en) * 2004-01-14 2011-02-22 International Business Machines Corporation Method and apparatus for qualifying collection of performance monitoring events by types of interrupt when interrupt occurs
US20050155018A1 (en) * 2004-01-14 2005-07-14 International Business Machines Corporation Method and apparatus for generating interrupts based on arithmetic combinations of performance counter values
US7197586B2 (en) * 2004-01-14 2007-03-27 International Business Machines Corporation Method and system for recording events of an interrupt using pre-interrupt handler and post-interrupt handler
US7526757B2 (en) * 2004-01-14 2009-04-28 International Business Machines Corporation Method and apparatus for maintaining performance monitoring structures in a page table for use in monitoring performance of a computer program
US7415705B2 (en) 2004-01-14 2008-08-19 International Business Machines Corporation Autonomic method and apparatus for hardware assist for patching code
US7107384B1 (en) 2004-03-01 2006-09-12 Pericom Semiconductor Corp. Dynamic PCI-bus pre-fetch with separate counters for commands of commands of different data-transfer lengths
US7987453B2 (en) * 2004-03-18 2011-07-26 International Business Machines Corporation Method and apparatus for determining computer program flows autonomically using hardware assisted thread stack tracking and cataloged symbolic data
US7526616B2 (en) * 2004-03-22 2009-04-28 International Business Machines Corporation Method and apparatus for prefetching data from a data structure
US7421684B2 (en) 2004-03-22 2008-09-02 International Business Machines Corporation Method and apparatus for autonomic test case feedback using hardware assistance for data coverage
US20050210450A1 (en) * 2004-03-22 2005-09-22 Dimpsey Robert T Method and appartus for hardware assistance for data access coverage
US8135915B2 (en) * 2004-03-22 2012-03-13 International Business Machines Corporation Method and apparatus for hardware assistance for prefetching a pointer to a data structure identified by a prefetch indicator
US7299319B2 (en) * 2004-03-22 2007-11-20 International Business Machines Corporation Method and apparatus for providing hardware assistance for code coverage
US7296130B2 (en) * 2004-03-22 2007-11-13 International Business Machines Corporation Method and apparatus for providing hardware assistance for data access coverage on dynamically allocated data
US7480899B2 (en) * 2004-03-22 2009-01-20 International Business Machines Corporation Method and apparatus for autonomic test case feedback using hardware assistance for code coverage
US7383418B2 (en) * 2004-09-01 2008-06-03 Intel Corporation Method and apparatus for prefetching data to a lower level cache memory
US7716424B2 (en) * 2004-11-16 2010-05-11 International Business Machines Corporation Victim prefetching in a cache hierarchy
CN100527099C (zh) * 2005-02-15 2009-08-12 皇家飞利浦电子股份有限公司 用于提高数据处理设备的存储单元的性能的装置和方法
US20060224832A1 (en) * 2005-04-01 2006-10-05 Kimming So System and method for performing a prefetch operation
US7472225B2 (en) * 2005-06-20 2008-12-30 Arm Limited Caching data
KR100833178B1 (ko) * 2005-08-26 2008-05-28 삼성전자주식회사 캐시 메모리에 저장되는 블록개수를 제어할 수 있는 캐시메모리 시스템 및 동작 방법
US7984241B2 (en) * 2005-09-16 2011-07-19 Hewlett-Packard Development Company, L.P. Controlling processor access to cache memory
US7934054B1 (en) 2005-11-15 2011-04-26 Oracle America, Inc. Re-fetching cache memory enabling alternative operational modes
US7873788B1 (en) * 2005-11-15 2011-01-18 Oracle America, Inc. Re-fetching cache memory having coherent re-fetching
US7958312B2 (en) * 2005-11-15 2011-06-07 Oracle America, Inc. Small and power-efficient cache that can provide data for background DMA devices while the processor is in a low-power state
US7516274B2 (en) * 2005-11-15 2009-04-07 Sun Microsystems, Inc. Power conservation via DRAM access reduction
US7899990B2 (en) * 2005-11-15 2011-03-01 Oracle America, Inc. Power conservation via DRAM access
US7506132B2 (en) * 2005-12-22 2009-03-17 International Business Machines Corporation Validity of address ranges used in semi-synchronous memory copy operations
US7454585B2 (en) 2005-12-22 2008-11-18 International Business Machines Corporation Efficient and flexible memory copy operation
US7484062B2 (en) * 2005-12-22 2009-01-27 International Business Machines Corporation Cache injection semi-synchronous memory copy operation
US7917701B2 (en) * 2007-03-12 2011-03-29 Arm Limited Cache circuitry, data processing apparatus and method for prefetching data by selecting one of a first prefetch linefill operation and a second prefetch linefill operation
US8250304B2 (en) * 2007-12-03 2012-08-21 International Business Machines Corporation Cache memory device and system with set and group limited priority and casting management of I/O type data injection
US8117401B2 (en) * 2008-02-01 2012-02-14 International Business Machines Corporation Interconnect operation indicating acceptability of partial data delivery
US8108619B2 (en) * 2008-02-01 2012-01-31 International Business Machines Corporation Cache management for partial cache line operations
US8250307B2 (en) * 2008-02-01 2012-08-21 International Business Machines Corporation Sourcing differing amounts of prefetch data in response to data prefetch requests
US8266381B2 (en) * 2008-02-01 2012-09-11 International Business Machines Corporation Varying an amount of data retrieved from memory based upon an instruction hint
US20090198910A1 (en) * 2008-02-01 2009-08-06 Arimilli Ravi K Data processing system, processor and method that support a touch of a partial cache line of data
US8140771B2 (en) * 2008-02-01 2012-03-20 International Business Machines Corporation Partial cache line storage-modifying operation based upon a hint
US8255635B2 (en) * 2008-02-01 2012-08-28 International Business Machines Corporation Claiming coherency ownership of a partial cache line of data
US8146064B2 (en) * 2008-04-04 2012-03-27 International Business Machines Corporation Dynamically controlling a prefetching range of a software controlled cache
US8055849B2 (en) * 2008-04-04 2011-11-08 International Business Machines Corporation Reducing cache pollution of a software controlled cache
US8239841B2 (en) 2008-04-04 2012-08-07 International Business Machines Corporation Prefetching irregular data references for software controlled caches
US8347037B2 (en) * 2008-10-22 2013-01-01 International Business Machines Corporation Victim cache replacement
US8209489B2 (en) 2008-10-22 2012-06-26 International Business Machines Corporation Victim cache prefetching
US8458439B2 (en) * 2008-12-16 2013-06-04 International Business Machines Corporation Block driven computation using a caching policy specified in an operand data structure
US8225045B2 (en) * 2008-12-16 2012-07-17 International Business Machines Corporation Lateral cache-to-cache cast-in
US8499124B2 (en) * 2008-12-16 2013-07-30 International Business Machines Corporation Handling castout cache lines in a victim cache
US8117397B2 (en) * 2008-12-16 2012-02-14 International Business Machines Corporation Victim cache line selection
US8489819B2 (en) * 2008-12-19 2013-07-16 International Business Machines Corporation Victim cache lateral castout targeting
US8949540B2 (en) * 2009-03-11 2015-02-03 International Business Machines Corporation Lateral castout (LCO) of victim cache line in data-invalid state
US8285939B2 (en) * 2009-04-08 2012-10-09 International Business Machines Corporation Lateral castout target selection
US8327073B2 (en) * 2009-04-09 2012-12-04 International Business Machines Corporation Empirically based dynamic control of acceptance of victim cache lateral castouts
US8312220B2 (en) * 2009-04-09 2012-11-13 International Business Machines Corporation Mode-based castout destination selection
US8347036B2 (en) * 2009-04-09 2013-01-01 International Business Machines Corporation Empirically based dynamic control of transmission of victim cache lateral castouts
US8117390B2 (en) * 2009-04-15 2012-02-14 International Business Machines Corporation Updating partial cache lines in a data processing system
US8176254B2 (en) * 2009-04-16 2012-05-08 International Business Machines Corporation Specifying an access hint for prefetching limited use data in a cache hierarchy
US8140759B2 (en) * 2009-04-16 2012-03-20 International Business Machines Corporation Specifying an access hint for prefetching partial cache block data in a cache hierarchy
US9189403B2 (en) * 2009-12-30 2015-11-17 International Business Machines Corporation Selective cache-to-cache lateral castouts
EP2690561A4 (en) * 2011-03-22 2014-12-31 Fujitsu Ltd PROCESSING UNIT, INFORMATION PROCESSING DEVICE, AND PROCESSING UNIT CONTROL METHOD
US9201796B2 (en) * 2012-09-27 2015-12-01 Apple Inc. System cache with speculative read engine
US10599433B2 (en) * 2013-07-15 2020-03-24 Texas Instruments Incorported Cache management operations using streaming engine
US10606596B2 (en) 2013-07-15 2020-03-31 Texas Instruments Incorporated Cache preload operations using streaming engine
US9785565B2 (en) 2014-06-30 2017-10-10 Microunity Systems Engineering, Inc. System and methods for expandably wide processor instructions
US20170123796A1 (en) * 2015-10-29 2017-05-04 Intel Corporation Instruction and logic to prefetch information from a persistent memory
WO2018205117A1 (zh) * 2017-05-08 2018-11-15 华为技术有限公司 一种多核系统内存访问方法、相关装置、系统及存储介质

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5146578A (en) * 1989-05-01 1992-09-08 Zenith Data Systems Corporation Method of varying the amount of data prefetched to a cache memory in dependence on the history of data requests
US5287467A (en) * 1991-04-18 1994-02-15 International Business Machines Corporation Pipeline for removing and concurrently executing two or more branch instructions in synchronization with other instructions executing in the execution unit
EP0551090B1 (en) * 1992-01-06 1999-08-04 Hitachi, Ltd. Computer having a parallel operating capability
US5689679A (en) * 1993-04-28 1997-11-18 Digital Equipment Corporation Memory system and method for selective multi-level caching using a cache level code
US5652858A (en) * 1994-06-06 1997-07-29 Hitachi, Ltd. Method for prefetching pointer-type data structure and information processing apparatus therefor
US5732242A (en) * 1995-03-24 1998-03-24 Silicon Graphics, Inc. Consistently specifying way destinations through prefetching hints
US5758119A (en) * 1995-08-23 1998-05-26 International Business Machines Corp. System and method for indicating that a processor has prefetched data into a primary cache and not into a secondary cache
US5740399A (en) * 1995-08-23 1998-04-14 International Business Machines Corporation Modified L1/L2 cache inclusion for aggressive prefetch
JP3717212B2 (ja) 1995-10-27 2005-11-16 株式会社日立製作所 情報処理装置及び情報処理ユニット

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000267901A (ja) * 1999-03-16 2000-09-29 Toshiba Corp ソフトウェア実行システム
US6473836B1 (en) * 1999-05-27 2002-10-29 Fujitsu Limited Computing system and cache memory control apparatus controlling prefetch in hierarchical cache memories
JP2002251321A (ja) * 2001-02-21 2002-09-06 Handotai Rikougaku Kenkyu Center:Kk キャッシュメモリシステム装置
KR100917491B1 (ko) * 2001-02-21 2009-09-16 가부시키가이샤 한도다이 리코가쿠 겐큐 센터 캐시 메모리 시스템
WO2007099598A1 (ja) * 2006-02-28 2007-09-07 Fujitsu Limited プリフェッチ機能を有するプロセッサ
JPWO2007099598A1 (ja) * 2006-02-28 2009-07-16 富士通株式会社 プリフェッチ機能を有するプロセッサ
JP4574712B2 (ja) * 2006-02-28 2010-11-04 富士通株式会社 演算処理装置、情報処理装置及び制御方法
US8074029B2 (en) 2006-02-28 2011-12-06 Fujitsu Limited Processor equipped with a pre-fetch function and pre-fetch control method
JP2010176692A (ja) * 2010-03-15 2010-08-12 Fujitsu Ltd 演算処理装置、情報処理装置及び制御方法
JP2014016812A (ja) * 2012-07-09 2014-01-30 Fujitsu Ltd メモリ装置、演算処理装置、及びキャッシュメモリの制御方法

Also Published As

Publication number Publication date
US7028160B2 (en) 2006-04-11
US20020083273A1 (en) 2002-06-27
US20030208659A1 (en) 2003-11-06
US6131145A (en) 2000-10-10
US7028159B2 (en) 2006-04-11
US6598126B2 (en) 2003-07-22
US20030196045A1 (en) 2003-10-16
US6598127B2 (en) 2003-07-22
US6381679B1 (en) 2002-04-30
US20020083272A1 (en) 2002-06-27
JP3717212B2 (ja) 2005-11-16

Similar Documents

Publication Publication Date Title
JP3717212B2 (ja) 情報処理装置及び情報処理ユニット
US4583165A (en) Apparatus and method for controlling storage access in a multilevel storage system
JP3512678B2 (ja) キャッシュメモリ制御装置および計算機システム
EP0439025B1 (en) A data processor having a deferred cache load
JP3618385B2 (ja) データをバッファリングする方法およびそのシステム
JP3548616B2 (ja) 情報処理装置
US6321326B1 (en) Prefetch instruction specifying destination functional unit and read/write access mode
JP3739491B2 (ja) プリフェッチ命令を用いるハーバードアーキテクチャキャッシュメモリの調和したソフトウェア制御
JP4218820B2 (ja) ダイレクトマップドキャッシュとフルアソシアティブバッファとを含んだキャッシュシステム、その制御方法及び記録媒体
US6892280B2 (en) Multiprocessor system having distributed shared memory and instruction scheduling method used in the same system
JP2596712B2 (ja) 近接した分岐命令を含む命令の実行を管理するシステム及び方法
KR19990037572A (ko) 뱅크 어드레스 값을 공급하는 다중 소스를 구비하는 프로세서구조 설계 및 그 설계방법
JPH06318174A (ja) キャッシュ・メモリ・システム及び主メモリに記憶されているデータのサブセットをキャッシュする方法
JPH06202951A (ja) キャッシュ・メモリ・システム
JPH0410102B2 (ja)
JP2000515276A (ja) スーパースカラマイクロプロセッサのための非ブロッキングロードを実現するロード／ストアユニットおよびロード／ストアバッファから非ブロッキング的にロードを選択する方法
JP3718667B2 (ja) 情報処理装置及び情報処理ユニット
KR19990087830A (ko) 컴퓨터 장치, 컴파일러 방법 및 다중 캐시 라인 사전적재방법
US5933856A (en) System and method for processing of memory data and communication system comprising such system
JP4796580B2 (ja) フェッチ・バーストを用いて情報をキャッシュ・モジュールに与える装置及び方法
JPH08161226A (ja) データ先読み制御方法，キャッシュ制御装置およびデータ処理装置
JPH11249959A (ja) キャッシュメモリ制御方法および装置
JPH01193938A (ja) 命令先読み装置
JPH08286914A (ja) メモリ制御装置
JP2006139646A (ja) データ転送装置およびデータ転送方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050801

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050823

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050830

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080909

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090909

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090909

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100909

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100909

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110909

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120909

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees