JPH1083347A

JPH1083347A - キャッシュメモリ装置

Info

Publication number: JPH1083347A
Application number: JP8236973A
Authority: JP
Inventors: Hideaki Fujimaki; 秀明藤巻
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-09-06
Filing date: 1996-09-06
Publication date: 1998-03-31

Abstract

(57)【要約】【課題】命令処理装置（ＣＰＵ）に付設されたキャッ
シュメモリ装置において、キャッシュ制御と命令処理速
度とを同期化することによりコンパイラによる命令のグ
ループ化の効果を生かすとともに、分岐命令の成功時の
命令データの転送効率を改善する。【解決手段】命令情報をＣＰＵ１０へ転送しうる１次
キャッシュ１２と、命令情報を１次キャッシュ１２へ転
送しうる２次キャッシュ１４とをそなえ、２次キャッシ
ュ１４に１次キャッシュ１２のライン長に対して自然数
倍であってＣＰＵ１０で同時に実行しうる複数の命令を
含む命令情報を高速クロックに同期させて１次キャッシ
ュ１２へ転送する手段を設けるとともに、１次キャッシ
ュ１２に２次キャッシュ１４から転送されてきたＣＰＵ
１０で同時に実行しうる複数の命令をＣＰＵ１０へ転送
する手段を設けるように構成する。

Description

【発明の詳細な説明】

【０００１】（目次）発明の属する技術分野従来の技術（図９，図１０）発明が解決しようとする課題（図９，図１１）課題を解決するための手段発明の実施の形態（ａ）本発明の一実施形態の説明（図１〜図７）（ｂ）本発明の一実施形態の変形例の説明（図８）（ｃ）その他発明の効果

【０００２】

【発明の属する技術分野】本発明は、例えばスーパスカ
ラ方式やＶＬＩＷ（超長形式命令ワード）を採用した計
算機における命令キャッシュとして用いて好適な、キャ
ッシュメモリ装置に関する。近年、計算機による命令処
理を高速化するために命令処理装置（ＣＰＵ）と主記憶
装置（メインメモリ）との間に設けられるキャッシュメ
モリ装置として、高速，少容量のメモリで構成された１
次キャッシュと、中速，大容量のメモリで構成された２
次キャッシュとからなる２段階キャッシュメモリ装置を
用いる技術が広まっている。

【０００３】また、主記憶装置から命令処理装置へのデ
ータ転送をシンクロナスＤＲＡＭ，ＲＡＭＢＵＳ等を使
用して高速化したり、主記憶装置のインタリーブ数を削
減したりする技術が実用化され始めている。主記憶装置
と２次キャッシュとの間でのデータ転送がシンクロナス
ＤＲＡＭ等を使用することにより高速化された場合に
は、２次キャッシュと１次キャッシュとの間でのデータ
転送速度が相対的に見劣りすることになるため、同時に
２次キャッシュと１次キャッシュとの間でのデータ転送
速度も向上させる必要がある。

【０００４】さらに、近年、スーパスカラ方式の命令処
理装置も一般的になり、複数の命令を同時に処理するこ
とが可能になった。これに伴い、スーパスカラ方式の命
令処理装置で効率よく命令を処理するために、並列処理
可能な命令を並べてグループ化することにより並列処理
を行ないやすくしたコンパイラも出現している。また、
スーパスカラ方式の命令処理装置においては、半導体技
術の高度化により回路規模が増大した結果、並列実行可
能な命令数が増える傾向にある。

【０００５】

【従来の技術】キャッシュメモリ装置には、通常のデー
タのみを格納するデータキャッシュメモリ装置と、命令
処理装置用の命令データのみを格納する命令キャッシュ
メモリ装置とがあるが、これらのキャッシュメモリ装置
はそれぞれ格納しているデータの種類が異なるだけで、
その構成及び機能については全く同じである。

【０００６】ここでは、命令処理装置用の命令データ
（命令情報）をメインメモリからコピーして格納する命
令キャッシュメモリ装置について説明する。このような
キャッシュメモリ装置の構成を図９に示す。この図９に
おいては、１次キャッシュ１２０，２次キャッシュ１４
０及び２次キャッシュアクセス制御部１３０からなるキ
ャッシュメモリ装置１５０のほかに、命令処理装置とし
てのＣＰＵ（中央処理装置）１００が示されている。

【０００７】なお、キャッシュメモリ装置１５０には、
２次キャッシュアクセス制御部１３０と同様に構成され
る、１次キャッシュ１２０用の１次キャッシュアクセス
制御部（図２の符号１１参照）もそなえられているが、
図９ではその図示を省略している。また、図９では、メ
インメモリ（図２の符号１６参照）、および、このメイ
ンメモリとキャッシュメモリ装置１５０とを接続するラ
インの図示も省略している。

【０００８】図９に示す２次キャッシュ１４０おいて、
符号１０５はスタティックＲＡＭ（ＳＲＡＭ）からなる
メモリセルアレイであり、符号１０６は１次キャッシュ
１２０へ転送すべき命令データを格納するバッファであ
る。また、２次キャッシュアクセス制御部１３０及び２
次キャッシュ１４０の詳細な構成を図１０に示す。

【０００９】ここで、２次キャッシュアクセス制御部１
３０は、１次キャッシュ１２０から転送されたアクセス
要求に基づいて２次キャッシュ１４０を検索し、検索結
果に応じて２次キャッシュ１４０へアクセスを指示した
り図示しないメインメモリへアクセス要求を転送するも
のである。この２次キャッシュアクセス制御部１３０
は、図１０に示すように、転送受信回路１３１，アドレ
スレジスタ１３２，カウンタ１３３及び検索回路１３４
をそなえて構成されている。

【００１０】転送受信回路１３１は、１次キャッシュ１
２０や図示しないメインメモリとの間で、アクセス要求
の転送／受信を行なうものであり、アドレスレジスタ１
３２は、１次キャッシュ１２０から転送されたアクセス
要求により指定された命令データのアドレスを一時的に
保持するものである。また、カウンタ１３３は、１ブロ
ック分の複数ワード（複数語長）のアドレスをインクリ
メントすることにより計数して２次キャッシュ１４０に
対してアクセスを指示するものであり、検索回路１３４
は、アドレスレジスタ１３２に保持されているアドレス
に基づいて、２次キャッシュ１４０に対してアクセス要
求があった命令データの検索を行なうものである。

【００１１】さらに、２次キャッシュ１４０は、２次キ
ャッシュアクセス制御部１３０からの指示に基づき、シ
ステムクロック信号（クロック信号）に同期して該当す
る命令データを読み出して１次キャッシュ１２０又はＣ
ＰＵ１００に転送するものである。この２次キャッシュ
１４０は、図１０に示すように、タイミングコントロー
ラ１４１，１ワード毎アクセス部１４２，データ保持部
１４３及び転送部１４４をそなえている。

【００１２】タイミングコントローラ１４１は、２次キ
ャッシュアクセス制御部１３０からの指示に基づき、転
送部１４４又は１ワード毎アクセス部１４２にクロック
信号を出力するものであり、１ワード毎アクセス部１４
２は、タイミングコントローラ１４１からのクロック信
号に同期してアクセス要求により指定された命令データ
をデータ保持部１４３から１ワード（１語長）毎に読み
出すものである。

【００１３】また、データ保持部１４３は、１ブロック
分の複数ワードを保持するものであり、転送部１４４
は、タイミングコントローラ１４１からのクロック信号
に同期して、１ワード毎アクセス部１４２によりデータ
保持部１４３から読み出された命令データを１ワードず
つ１サイクル毎に１次キャッシュ１２０へ転送するもの
である。

【００１４】このような構成により、図９に示すキャッ
シュメモリ装置１５０においては、ＣＰＵ１００からの
アクセス要求により指定された命令データが１次キャッ
シュ１２０に存在しない場合（即ち１次キャッシュ１２
０でミスヒットした時）には、アクセス要求が２次キャ
ッシュアクセス制御部１３０に転送される。ここで、２
次キャッシュアクセス制御部１３０においては、ＣＰＵ
１００からのアクセス要求が転送されると、アクセス要
求により指定された命令データのアドレスがアドレスレ
ジスタ１３２に保持され、そのアドレス値がカウンタ１
３３により順次インクリメントされ、２次キャッシュ１
４０のタイミングコントローラ１４１から出力されるク
ロック信号に基づいて、順次２次キャッシュ１４０に対
してアクセスの指示が行なわれる。

【００１５】また、２次キャッシュ１４０においては、
２次キャッシュアクセス制御部１３０によりアクセスの
指示が行なわれると、１ワード毎アクセス部１４２によ
り複数サイクルかけて１ブロックに相当する複数ワード
がデータ保持部１４３から１ワード毎に読み出される。
そして、読み出された１ワード毎の命令データは、タイ
ミングコントローラ１４１からのクロック信号に基づい
て、２次キャッシュ１４０の転送部１４４から１次キャ
ッシュ１２０へ１サイクル毎に順次転送される。

【００１６】これにより、１ブロック分の複数ワードの
命令データが複数サイクルかけて２次キャッシュ１４０
から１次キャッシュ１２０へ読み出され、この１ブロッ
ク分の命令データが１次キャッシュ１２０に予め書き込
まれて、プリフェッチ動作が行なわれる。このとき、２
次キャッシュ１４０からの命令データは、アドレスをイ
ンクリメントすることにより、１次キャッシュ１２０の
ライン方向のデータとしてプリフェッチされる。

【００１７】このように命令キャッシュ制御を行なうた
め、１次キャッシュ１２０に命令データが無くなって初
めて２次キャッシュ１４０にアクセスしており、従っ
て、コンパイラによる命令のグループ化と命令キャッシ
ュ制御及び命令実行とは別々に制御されている。また、
図９に示すようなキャッシュメモリ装置１５０では、Ｃ
ＰＵ１００において実行される各種命令のうちの分岐命
令が成功した場合には、条件確定後、分岐先の命令デー
タの読出つまりフェッチ動作が行なわれるようになって
いる。このとき、２次キャッシュ１４０から１次キャッ
シュ１２０に一度に転送されるデータ単位が小さい（即
ちフェッチ／プリフェッチ動作におけるデータ単位が小
さい）ため、直前のプリフェッチや命令フェッチの実行
中に分岐命令の成功が判明した際にそのプリフェッチや
フェッチをキャンセル信号によりキャンセルしようとし
ても、キャンセル信号の送出前にそのプリフェッチやフ
ェッチは完了してしまう。従って、キャンセル信号を送
出する等の分岐命令の成功時の対策としては一切行なわ
れていない。

【００１８】このようなキャッシュメモリ装置１５０に
おいて、１ブロック分のデータの読出及び転送を行なう
には、１ブロック分の複数ワードを計数してインクリメ
ントするカウンタ１３３及びこのカウンタ１３３用のア
ドレスレジスタ１３２というハードウェアが必要になる
とともに、複数サイクルかけて読出及び転送が行なわれ
るため、所望のデータのアクセスに相当の時間がかか
る。

【００１９】また、カウンタ１３３を設けない構成とし
た場合には、ＣＰＵ１００又は１次キャッシュ１２０か
らアクセス要求が２次キャッシュ１４０に対して複数回
発行されなければならず、ＣＰＵ１００の負荷が増大す
るとともに、所望のデータのアクセスに更に時間がかか
ってしまう。そこで、上位キャッシュのブロック単位デ
ータ長の自然数倍に相当するデータを並列に一度に読み
出すとともに、単位時間内（例えば１サイクル）で前記
自然数倍に相当するデータを順次連続して高速転送（バ
ースト転送）するようにしたキャッシュメモリ装置も提
案されている（特開平７−１２９４６５号公報参照）。
このようなキャッシュメモリ装置によれば、２次キャッ
シュと１次キャッシュとの間でのデータ転送が高速化さ
れるほか、これらキャッシュ間でデータ転送の際に使用
されるインクリメント回路を削減して構造の簡素化，製
造コストの低減および製造作業の省略化を実現するとと
もに、命令処理装置からのアクセス要求の発行回数を削
減して命令処理装置にかかる負担を軽減することができ
る。

【００２０】

【発明が解決しようとする課題】しかしながら、上述の
ようなキャッシュメモリ装置においては、コンパイラに
よる命令のグループ化と命令キャッシュ制御及び命令実
行処理とが別々に制御されているため、命令の並列処理
による１次キャッシュでの命令データの消費状況と２次
キャッシュへのアクセス要求の転送との間に論理的な関
係がなく、コンパイラによる並列実行可能な命令のグル
ープ化の効果がキャッシュ制御によって相殺されたり減
少されてしまう。即ち、命令処理装置（ＣＰＵ）内の命
令バッファに格納されている命令数が少なくなってから
１次キャッシュや２次キャッシュに対してアクセス要求
が発行されているため、それぞれがバラバラに動作し命
令処理装置への命令データの供給が遅れ、ひいては命令
処理装置の命令の実行速度が低下するという課題があっ
た。

【００２１】一方、特開平７−１２９４６５号公報にお
いて開示されているキャッシュメモリ装置を付設された
命令処理装置では、分岐命令を図１１（ａ）に示すよう
に実行すると同時に、図１１（ｂ）に示すように、その
分岐命令に続く命令をフェッチし高速同期転送（バース
ト転送）を行なっている。分岐命令は、例えば図１１
（ａ）に示すような６つのステート（Ｄ，Ａ，Ｔ，Ｂ，
Ｅ，Ｗ）を履むことにより実行される。

【００２２】ここで、Ｄステートでは分岐命令の解読
（デコード）が行なわれ、Ａステートではオペランドの
アドレス計算が行なわれ、Ｔステートではアドレス変換
が行なわれ、Ｂステートではオペランドのバッファ（キ
ャッシュまたは主記憶装置）からの読出が行なわれ、Ｅ
ステートではオペランドに基づいて命令（演算）が実行
され、Ｗステートでは命令実行結果（演算結果）の書込
が行なわれる。

【００２３】このように分岐命令を実行する場合、図１
１（ａ）に示すごとく、分岐命令のＢステート（バッフ
ァリードステート）で分岐確定の判断が可能になる。し
かし、同公報開示のキャッシュメモリ装置では、ある程
度まとまった量のデータがバースト転送されるため、２
次キャッシュから１次キャッシュへ一度に転送されるデ
ータの単位が大きく（即ちフェッチ／プリフェッチのデ
ータ単位が大きく）なり、図１１（ｂ）に示すように、
命令データの高速転送に要する時間が長くなる。このと
き、その命令データの高速転送中に分岐命令の成功が判
明しても、その時高速転送されている命令データの転送
が完了するまでは、分岐先の命令データを転送するため
のフェッチコマンドを出力することができない。従っ
て、バースト転送が完了するまで分岐先の命令データを
フェッチすることができない上、不必要なデータが１次
キャッシュに転送されてしまい、命令フェッチの動作効
率（命令データ転送効率）が大きく低下するという課題
もあった。

【００２４】本発明は、このような課題に鑑み創案され
たもので、キャッシュ制御と命令処理速度とを同期化す
ることによりコンパイラによる命令のグループ化の効果
を生かすとともに、分岐命令の成功時の命令データの転
送効率を改善した、キャッシュメモリ装置を提供するこ
とを目的とする。

【００２５】

【課題を解決するための手段】このため、本発明のキャ
ッシュメモリ装置は、複数の命令を同時に実行しうる命
令処理装置と該命令処理装置のための命令情報を記憶す
る主記憶装置との間に介装され、該主記憶装置に記憶さ
れた命令処理装置用命令情報をコピーして格納するもの
であって、少なくとも、該命令処理装置の直近に配置さ
れて格納している命令処理装置用命令情報を該命令処理
装置へ転送しうる１次キャッシュと、該１次キャッシュ
よりも該主記憶装置側に配置されて格納している命令処
理装置用命令情報を該１次キャッシュへ転送しうる２次
キャッシュとをそなえ、該２次キャッシュに、該１次キ
ャッシュのライン長に対して自然数倍であって該命令処
理装置で同時に実行しうる複数の命令を含む命令情報を
高速クロックに同期させて該１次キャッシュへ転送する
手段が設けられるとともに、該１次キャッシュに、該２
次キャッシュから転送されてきた該命令処理装置で同時
に実行しうる複数の命令を該命令処理装置へ転送する手
段が設けられたことを特徴としている（請求項１）。

【００２６】このとき、該命令処理装置での複数の命令
に基づく処理がすべて終了するまでは、次の命令情報を
該命令処理装置へ転送しないように、該１次キャッシュ
の転送手段を構成してもよい（請求項２）。また、該２
次キャッシュの転送手段を、該命令処理装置での複数の
命令を分割した複数の命令グループのうちの少なくとも
１つの命令グループを含む命令情報を高速クロックに同
期させて該１次キャッシュへ転送するように構成すると
ともに、該命令処理装置での複数の命令を分割した少な
くとも１つの命令グループに基づく処理がすべて終了す
るまでは、次の命令情報を該命令処理装置へ転送しない
ように、該１次キャッシュの転送手段を構成してもよい
（請求項３）。

【００２７】さらに、該命令処理装置での分岐命令実行
時において分岐成功を検出すると、該２次キャッシュの
転送手段による該命令情報の転送をキャンセルする転送
キャンセル手段を設けてもよい（請求項４）。また、本
発明のキャッシュメモリ装置は、所要の命令を実行しう
る命令処理装置と該命令処理装置のための命令情報を記
憶する主記憶装置との間に介装され、該主記憶装置に記
憶された命令処理装置用命令情報をコピーして格納する
ものであって、少なくとも、該命令処理装置の直近に配
置されて格納している命令処理装置用命令情報を該命令
処理装置へ転送しうる１次キャッシュと、該１次キャッ
シュよりも該主記憶装置側に配置されて格納している命
令処理装置用命令情報を該１次キャッシュへ転送しうる
２次キャッシュとをそなえ、該２次キャッシュに、該１
次キャッシュのライン長に対して自然数倍の命令情報を
高速クロックに同期させて該１次キャッシュへ転送する
手段が設けられるとともに、該１次キャッシュに、該２
次キャッシュから転送されてきた命令情報を該命令処理
装置へ転送する手段が設けられ、且つ、該命令処理装置
での分岐命令実行時において分岐成功を検出すると、該
２次キャッシュの転送手段による該命令情報の転送をキ
ャンセルする転送キャンセル手段が設けられたことを特
徴としている（請求項５）。

【００２８】このとき、該転送キャンセル手段を、該２
次キャッシュの転送手段によって転送されている該命令
情報が分岐先情報を含んでいる場合には、該命令処理装
置での分岐命令実行時に分岐成功を検出しても、転送中
の該命令情報の転送をキャンセルしないように構成して
もよい（請求項６）。

【００２９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。（ａ）本発明の一実施形態の説明図２は本発明の一実施形態にかかるキャッシュメモリ装
置を有する計算機システムの構成を示すブロック図であ
り、この図２に示す計算機システム１８は、ＣＰＵ（命
令処理装置）１０，キャッシュメモリ装置１７，メイン
メモリアクセス制御部１５及びメインメモリ（主記憶装
置）１６をそなえて構成されている。

【００３０】また、図１にキャッシュメモリ装置１７の
構成を示すとともに、図３にキャッシュメモリ装置１７
のより詳細な構成を示す。ここで、ＣＰＵ１０は、キャ
ッシュメモリ装置１７及びメインメモリ１６に対して所
望の命令データ（命令情報）のアクセス要求を発行し
て、その結果得られた命令データに基づいて各種の命令
を実行して処理するものである。

【００３１】本実施形態においては、このＣＰＵ１０
は、例えばスーパスカラ方式のもので、図１及び図３に
示すように、例えば４つの命令（命令“１”〜“４”）
の並列処理が可能であるように構成されている。また、
ＣＰＵ１０においては、グループ化された４つの命令の
うちのいずれかが他のものより速く実行が完了した場合
であっても、４つの命令からなる命令グループの全ての
命令が完了した後に次の命令グループをＣＰＵ１０へ転
送させるために、命令の実行が完了したことを示すフラ
グビット（図示せず）を命令データ毎にもち、命令グル
ープにおける全てのフラグビットがオンとなったときに
初めて次の命令グループをＣＰＵ１０へ転送させるよう
に、図示しないＡＮＤ回路（全フラグビットの論理積を
出力する回路）を通して後述の１次キャッシュ１２（１
次キャッシュアクセス制御部１１）へのアクセス要求が
発行制御されるようになっている。

【００３２】キャッシュメモリ装置１７は、ＣＰＵ１０
とメインメモリ１６との間に介装され、メインメモリ１
６に記憶されたＣＰＵ１０用の命令情報をコピーして格
納するものであって、１次キャッシュアクセス制御部１
１，１次キャッシュ１２，２次キャッシュアクセス制御
部１３及び２次キャッシュ１４をそなえて構成されてい
る。なお、図１において１次キャッシュアクセス制御部
１１の図示は省略されている。また、図１および図３で
は、メインメモリ１６、および、このメインメモリ１６
とキャッシュメモリ装置１７とを接続するラインの図示
も省略されている。

【００３３】１次キャッシュ１２は、半導体メモリセル
アレイ（メモリセル）５からなり、ＣＰＵ１０の直近に
配置されて、格納しているＣＰＵ１０用の命令情報をＣ
ＰＵ１０へ転送するものであり、この１次キャッシュ１
２には、図３に示すように、ＣＰＵ１０へ転送すべき命
令グループを一時的に格納するシフトレジスタ４ａが設
けられている。なお、図１では、１次キャッシュ１２に
おけるシフトレジスタ４ａの図示は省略されている。

【００３４】１次キャッシュ１２のシフトレジスタ４ａ
は、１次キャッシュアクセス制御部１１からの指示（つ
まりはＣＰＵ１０からのアクセス要求）に基づいて、２
次キャッシュ１４から転送されてきたＣＰＵ１０で同時
に実行しうる４つの命令データを、クロック信号に同期
してＣＰＵ１０へ同時に転送する手段の一部として機能
するものである。そして、本実施形態では、ＣＰＵ１０
から１次キャッシュアクセス制御部１１に対するアクセ
ス要求の発行がフラグビットによって前述のように制御
されるので、このシフトレジスタ４ａは、ＣＰＵ１０で
の４つの命令に基づく処理がすべて終了するまでは、次
の命令情報をＣＰＵ１０へ転送しないように制御される
ことになる。

【００３５】また、１次キャッシュ１２のライン長は、
２次キャッシュ１４から同時に読み出される命令データ
のデータ長と同じか、あるいはこのデータ長の整数分の
１であるように設計されている。１次キャッシュアクセ
ス制御部１１は、ＣＰＵ１０からのアクセス要求を受け
て１次キャッシュ１２を検索し、このときの検索結果に
応じて、１次キャッシュ１２に対してアクセスの指示を
行なったり２次キャッシュ１４（２次キャッシュアクセ
ス制御部１３）へアクセス要求を転送したりするもので
ある。１次キャッシュアクセス制御部１１には、図３に
示すように、アドレスレジスタ１１ａがそなえられてお
り、このアドレスレジスタ１１ａに、ＣＰＵ１０からの
アクセス要求に含まれるアクセス対象アドレスが保持さ
れるようになっている。

【００３６】２次キャッシュ１４は、メモリセル５から
なり、１次キャッシュ１２よりもメインメモリ１６側に
配置されて（図２参照）、格納しているＣＰＵ１０用の
命令情報を１次キャッシュ１２に転送するものであり、
この２次キャッシュ１４にも、図１及び図３に示すよう
に、シフトレジスタ４ａが設けられている。２次キャッ
シュ１４のシフトレジスタ４ａは、２次キャッシュアク
セス制御部１３からの指示に基づいて、１次キャッシュ
１２のライン長に対して自然数倍であってＣＰＵ１０で
同時に実行しうる４つの命令データを含む命令グループ
をメモリアクセスサイクルよりも高速のクロック信号に
同期させて転送する手段の一部として機能するものであ
る。

【００３７】２次キャッシュアクセス制御部１３は、１
次キャッシュアクセス制御部１１から転送されたアクセ
ス要求を受けて２次キャッシュ１４を検索し、このとき
の検索結果に応じて、２次キャッシュ１４に対してアク
セスの指示を行なったりメインメモリ１６（メインメモ
リアクセス制御部１５）へアクセス要求を転送したりす
るものである。

【００３８】そして、図１及び図３に示すように、２次
キャッシュアクセス制御部１３はアドレスレジスタ１３
ａをそなえて構成されており、このアドレスレジスタ１
３ａにより連続アドレスの記憶内容（データ）が指定さ
れると、指定されたデータは、２次キャッシュ１４のメ
モリセル５から同時に読み出され、２次キャッシュ１４
のシフトレジスタ４ａからメモリアクセスサイクルより
も高速のクロック信号に同期して１次キャッシュ１２へ
順次転送されるようになっている。なお、図３におい
て、符号２はアドレスのｘ成分で指定されるＸ成分記憶
部であり、このＸ成分記憶部２については後述する。

【００３９】メインメモリアクセス制御部１５は、２次
キャッシュアクセス制御部１３から転送されたアクセス
要求を受けてメインメモリ１６に対してアクセスの指示
を行なうものである。メインメモリ１６は、ＣＰＵ１０
のための命令情報を記憶する主記憶装置であり、メイン
メモリアクセス制御部１５からの指示に基づいて該当す
るデータを読み出して、読み出したデータをクロック信
号に同期して２次キャッシュ１４へ転送するものであ
る。

【００４０】このメインメモリ１６には、命令データの
グループ化を行なうコンパイラが格納されている。この
コンパイラは、外部から２次キャッシュ１４のライン長
をパラメータとして与えられ、並列実行可能な複数（本
実施形態では４つ）の命令を、そのライン長を単位とす
る命令グループにまとめた実行コードを生成するもので
ある。

【００４１】ここで、コンパイラによる命令データのグ
ループ化について説明すると、ＣＰＵ１０においては、
１つの命令データのデータ長が例えば８バイトである場
合には同時に３２バイトの命令データが必要になる。従
って、メインメモリ１６に格納されるコンパイラは４つ
の命令（即ち３２バイトの命令データ）を１つの命令グ
ループとして命令コードを生成するようになっているの
であり、換言すれば、このとき命令グループが３２バイ
トバウンダリに揃うように命令コードを生成するように
なっているのである。

【００４２】このとき、２次キャッシュ１４のライン長
を外部からパラメータとして与えることにより、コンパ
イラが２次キャッシュ１４のライン長を考慮して、４つ
の命令からなる命令グループを生成できるようになって
いる。従って、２次キャッシュ１４においては、並列処
理が可能である命令データが整数倍分（本実施形態にお
いては４倍分）並んでいる状態となり、高速クロック同
期転送によって４つの命令データからなる命令グループ
が一度のアクセスで１次キャッシュ１２に転送されるよ
うになっている。

【００４３】さらに、本実施形態にかかるキャッシュメ
モリ装置１７について、図３を用いて説明すると、ＣＰ
Ｕ１０には、このＣＰＵ１０での分岐命令実行時におい
て分岐成功を検出すると、２次キャッシュ１４のシフト
レジスタ４ａによる命令データの転送をキャンセルする
転送キャンセル部１９が設けられている。この転送キャ
ンセル部１９は、２次キャッシュ１４のシフトレジスタ
４ａによって転送されている命令データが分岐先の命令
データを含んでいる場合には、ＣＰＵ１０での分岐命令
実行時に分岐成功を検出しても、転送中の命令データの
転送をキャンセルしないように構成されている。なお、
図１において転送キャンセル部１９の図示は省略されて
いる。

【００４４】具体的には、この転送キャンセル部１９
は、図７に示すように、命令レジスタ４０，デコーダ４
１，分岐先アドレス計算部４２，分岐判定部４３，アド
レス比較部４４及びＡＮＤ回路４５から構成されてい
る。ここで、命令レジスタ４０は、命令データ（図７で
は命令データをオペランドＲ１〜Ｒ３で表す）を格納す
るものであり、デコーダ４１は、命令レジスタ４０に格
納されたオペランドＲ１〜Ｒ３のＯＰコード（オペレー
ションコード；図７ではＯＰで表す）を解読して分岐判
定部４３へ出力するものである。

【００４５】分岐先アドレス計算部４２は、命令レジス
タ４０に格納されたオペランドＲ１，Ｒ２を用いて分岐
先アドレスの計算を行なうものであり、分岐判定部４３
は、デコーダ４１からのＯＰコード及び分岐命令である
ことを示すオペランドＲ３に基づいて分岐が成功したか
否かを判定するもので、分岐成功時に“０”から“１”
に立ち上がる信号（分岐先フェッチ信号）を出力するも
のである。

【００４６】なお、オペランドＲ３は、分岐命令である
ことを示すために、“０，０，…，０”又は“１，１，
…，１”のように構成されている。アドレス比較部４４
は、分岐先アドレス計算部４２からの分岐先アドレスＰ
とバースト転送アドレスＱとを比較することによりバー
スト転送中の命令データの中に分岐先の命令データが含
まれているか否かを判断するもので、含まれていると判
断した場合に“０”から“１”に立ち上がる信号を出力
するものである。

【００４７】ＡＮＤ回路４５は、分岐判定部４３からの
信号とアドレス比較部４４からの信号の反転結果との論
理積を算出するもの、即ち、分岐判定部４３において分
岐命令の成功が検出され且つアドレス比較部４４におい
てバースト転送中の命令データの中に分岐先の命令デー
タが含まれていないと判断された場合にのみ、転送キャ
ンセル信号（バーストキャンセル信号）を発行するもの
である。

【００４８】そして、１次キャッシュ１２においては、
図１及び図３に示すように、２次キャッシュ１４から転
送された命令データが有効であるか否かを示すバリッド
ビットＶが設けられており、並列処理が可能である４つ
の命令データの全てが有効であるとバリッドビットＶに
より示されたときにこの命令グループがＣＰＵ１０に対
して転送されるようになっている。

【００４９】ところで、２次キャッシュ１４は、図３に
示すように、アドレスのｘ成分で指定される６４個のＸ
成分記憶部２を有している。なお、２次キャッシュ１４
におけるＸ成分記憶部２の数“６４”は、２次キャッシ
ュ１４から１次キャッシュ１２への転送のデータ幅（１
ワード）に相当している。これらのＸ成分記憶部２は、
それぞれ４ビットのシフトレジスタ４ａを有している。
なお、“４”は、“ブロック単位の自然数倍／転送バス
幅”の値であって、単位時間内に高速転送される回数を
意味しており、本実施形態においては、前述のごとく並
列処理可能な４つの命令が同時に転送されるようになっ
ている。

【００５０】従って、図３に示す２次キャッシュ１４に
おいては、ｘ成分で指定される各記憶領域である６４個
のＳＲＡＭからなるメモリセル５は、アドレスのｚ成分
により指定される４個のビット列（カラム方向に並びロ
ウ方向に伸びる）を２個以上有するとともに、このビッ
ト列に属する各ビット（ロウ方向に並びカラム方向に伸
びる）はアドレスのｙ成分により指定され、アドレスの
ｚ成分の４個については並列にアクセス可能に保持され
るようになっている。なお、２次キャッシュ１４につい
てのブロック単位のデータ長は、図３においては、１次
キャッシュ１２の４ブロック分に相当する。

【００５１】即ち、２次キャッシュ１４においては、デ
ータの読出・転送単位にあわせて下位アドレスビットが
０サプレスされて、メモリセル５から同時に、ＣＰＵ１
０において並列処理が可能である４つの命令データが読
み出されるようになっている。この方法は、ＤＲＡＭに
おいてはシンクロナスＤＲＡＭ，ＲＡＭＵＢＵＳ等によ
り既に実用化されているが、本実施形態では、これをＳ
ＲＡＭを使用するキャッシュに適用している。

【００５２】また、シフトレジスタ４ａにセットされた
４つの命令データが、メモリアクセスサイクルよりも高
速のクロックに同期して送出される際には、前述のごと
く２次キャッシュ１４のライン長を外部からパラメータ
として与えることにより、送出データ長を１次キャッシ
ュ１２のライン長と整合させるようになっている。具体
的には１次キャッシュ１２のライン長が３２バイトであ
る場合には、整数倍のバイト数（即ち３２，６４，１２
８，２５６バイト等）が読出・転送単位となる。

【００５３】なお、１次キャッシュ１２は、ブロック単
位のデータ長が小さい点を除いて２次キャッシュ１４と
同様に構成されている。図３においては、１次キャッシ
ュ１２には、アドレスのｘ成分で指定されるブロック単
位のデータ長（ライン長及びカラム方向に伸びる）の６
４ビットがｚ成分（ｙ成分を含む）で指定される複数個
（４個以上がロウ方向に並ぶ）保持されているｙｚ成分
からなるメモリセル５が図示されている。

【００５４】ここで、２次キャッシュ１４及び２次キャ
ッシュアクセス制御部１３の詳細な構成を図４に示す。
この図４に示すように、２次キャッシュアクセス制御部
１３は、転送受信回路２８，サプレススイッチ３３及び
検索回路２９をそなえて構成されており、２次キャッシ
ュ１４は、前述したシフトレジスタ４ａ及びメモリセル
５のほか、タイミングコントローラ３６及びＺ成分並列
アクセス部７をそなえて構成されている。なお、符号４
は転送部であり、この転送部４は、並列に読み出された
データを並直変換して、１次キャッシュ１２の１ワード
毎にシリアルに転送を行なうシフトレジスタ４ａを有し
ている。

【００５５】２次キャッシュアクセス制御部１３の転送
受信回路２８は、１次キャッシュアクセス制御部１１と
メインメモリアクセス制御部１５との間で、アクセス要
求及びｘ，ｙ，ｚの３成分をもつアドレスの転送又は受
信を行なうものであり、サプレススイッチ３３は、前記
アドレスのｚ成分について、１次キャッシュ１２のブロ
ック単位のデータ長の自然数倍のデータに相当するアド
レスの下位桁ビットの信号線を高インピーダンス状態と
することによりアドレスを不定とするものであり、検索
回路２９は、２次キャッシュ１４に対してアクセス要求
のあったデータが登録されているか否か検索するもので
ある。

【００５６】タイミングコントローラ３６は、転送部４
に対して、メモリセル５により一度に並列に読み出され
た並列処理可能な複数のデータ（本実施形態においては
４つの命令データ）について、１サイクル内で順次連続
してブロック単位の自然数倍のデータの転送が完了する
ようなクロック信号（メモリアクセスサイクルよりも高
速のクロック）を出力するＺ成分高速転送指示部６を有
している。

【００５７】Ｚ成分並列アクセス部７は、メモリセル５
に対して、サプレススイッチ３３から出力された連続ア
ドレスのｚ成分に基づいて指定された複数の各ビット列
について、アドレスのｙ成分で指定されたビットを並列
に一度にアクセスするものである。このＺ成分並列アク
セス部７は、図４に示すように、アドレスデータＡ₀〜
Ａ _nを一時的に保持するアドレスバッファ７ｆと、アド
レスのｚ成分の解読を行なうＺデコーダ７ｂと、Ｉ／Ｏ
データＤ₀〜Ｄ_nを一時的に保持するＩ／Ｏバッファ７
ｃと、このＩ／Ｏバッファ７ｃから入力したデータをＺ
デコーダ７ｂからのアドレスに基づいてメモリセル５の
該当メモリ位置に入力保持させるセンス／スイッチ７ａ
と、２次キャッシュアクセス制御部１３からのデータの
読み出し及び書き込みを表すＷＥ信号，ＯＥ信号及びＯ
Ｄ信号によりＩ／Ｏの制御を行なうＩ／Ｏコントローラ
７ｄと、アドレスのｙ成分の解読を行なうＹデコーダ部
７ｅとを有している。

【００５８】なお、図４においては、１次キャッシュア
クセス制御部１１及び１次キャッシュ１２の詳細な構成
については図示していないが、各々２次キャッシュアク
セス制御部１３及び２次キャッシュ１４と、ブロック単
位のデータ長の大きさを除いて、ほぼ同様の回路又は部
材が設けられている。上述の構成により、本発明の一実
施形態にかかるキャッシュメモリ装置１７においては、
１次キャッシュ１２上にＣＰＵ１０からのアクセス要求
（読出要求）データが存在しない場合（即ち１次キャッ
シュ１２でミスヒットした場合）には、２次キャッシュ
１４に対してアクセス要求が発行され、読出アドレスは
２次キャッシュアクセス制御部１３のアドレスレジスタ
１３ａにセットされる。

【００５９】２次キャッシュ１４においては、データの
読出・転送単位にあわせて下位アドレスビットが０サプ
レスされて、ＣＰＵ１０において並列処理が可能である
４つの命令データが、メモリセル５から同時に読み出さ
れる。そして、同時に読み出された４つの命令データ
は、シフトレジスタ４ａにセットされ、メモリアクセス
サイクルよりも高速のクロックに同期して送出される。

【００６０】このときのキャッシュメモリ装置１７の動
作について、図５に示すフローチャートを用いて更に詳
細に説明すると、ＣＰＵ１０からデータの読出を要求す
るアクセス要求が発行されると（ステップＳＪ１）、こ
のアクセス要求は１次キャッシュアクセス制御部１１で
受信される（ステップＳＪ２）。ここで、１次キャッシ
ュアクセス制御部１１においては、１次キャッシュ１２
に設けられているＴＡＧ（図示せず）に登録されている
データの中に、アクセス要求の対象となるデータが存在
するか否かが検出される（ステップＳＪ３）。

【００６１】検索の結果、アクセス要求の対象となるデ
ータが存在すると判断された場合には、１次キャッシュ
１２から該当するデータが読み出され（ステップＳＪ４
のＹＥＳルートからステップＳＪ１２）、読み出された
データはＣＰＵ１０に転送される（ステップＳＪ１
５）。また、検索の結果、アクセス要求の対象となるデ
ータが存在しないと判断された場合には、アクセス要求
を発したＣＰＵ１０に対してインターロック（interloc
k ）信号が発行され、ＣＰＵ１０が一時中止状態とされ
る（ステップＳＪ４のＮＯルートからステップＳＪ
５）。

【００６２】この後、２次キャッシュアクセス制御部１
３に対してアクセス要求が発行され、このアクセス要求
は、２次キャッシュアクセス制御部１３の転送受信回路
２８で受信される（ステップＳＪ６）。２次キャッシュ
アクセス制御部１３においては、サプレススイッチ３３
では、１次キャッシュ１２のブロック単位の自然数倍の
データ長に相当する下位桁ビットの信号線を高インピー
ダンス状態とすることによりアドレスのｚ成分が不定状
態とされ、検索回路２９では、サプレススイッチ３３に
より出力されたアドレスを用いて、２次キャッシュ１４
に設けられているＴＡＧ（図示せず）にアクセス要求の
あったデータが登録されているか否かが検索される（ス
テップＳＪ７）。

【００６３】検索の結果、アクセス要求の対象となるデ
ータが存在しないと判断された場合には、２次キャッシ
ュアクセス制御部１３の転送受信回路２８からは、メイ
ンメモリアクセス制御部１５に対してアクセス要求が転
送され（ステップＳＪ８のＮＯルートからステップＳＪ
１３）、メインメモリ１６からデータが読み出され（ス
テップＳＪ１４）、読み出されたデータはＣＰＵ１０に
転送される（ステップＳＪ１５）。

【００６４】また、検索の結果、アクセス要求の対象と
なるデータが存在すると判断された場合には、２次キャ
ッシュアクセス制御部１３の指示を受けて、２次キャッ
シュ１４においては、並列アクセス部７では、不定状態
とされたアドレスのｚ成分に該当するデータであって、
ＣＰＵ１０において並列処理が可能である４つの命令デ
ータが、メモリセル５から並列に一度に読み出される
（ステップＳＪ８のＹＥＳルートからステップＳＪ
９）。なお、図３では、１次キャッシュ１２のブロック
単位のデータの並列読出は、タイミングコントローラ３
６（図４参照）からの周期ｆＭＨｚのクロック信号の出
力により行なわれる。

【００６５】一度に読み出された１ブロック分のデータ
（各Ｘ成分記憶部２毎の４ビットのデータ）は、転送部
４のシフトレジスタ４ａに保持されて並直変換されて、
１サイクル内でシリアルに順次１次キャッシュ１２に転
送される（ステップＳＪ１０）。図３に示す例では、１
ブロック分を周期ｆＭＨｚの１サイクル内で転送を完了
させるため、タイミングコントローラ３６のＺ成分高速
転送指示部６では１転送単位毎に周期４ｆＭＨｚのクロ
ック信号を発生する。これにより、ｆＭＨｚの１サイク
ルで１ブロック分のデータの転送が完了することにな
る。

【００６６】１次キャッシュ１２に転送されたデータ
は、１次キャッシュ１２のメモリセル５に、ブロック単
位毎に書き込まれる。本実施形態では、１次キャッシュ
１２のサプレススイッチを用いることにより、２次キャ
ッシュ１４と同様に、周期ｆＭＨｚの１サイクルで１ブ
ロック分のデータの転送を完了させることができる。１
次キャッシュ１２にデータが一旦書き込まれると、通常
のクロック信号に同期してアクセス要求のあったデータ
アドレスの読出が行なわれ（ステップＳＪ１１）、読み
出された４ワードのデータがＣＰＵ１０へ転送される
（ステップＳＪ１５）。

【００６７】ところで、本発明の一実施形態にかかるキ
ャッシュメモリ装置１７においては、２次キャッシュ１
４から１次キャッシュ１２への命令データの高速転送中
（バースト転送中）に、ＣＰＵ１０での分岐命令実行時
に分岐成功が検出され且つバースト転送中の命令データ
の中に分岐先の命令データが含まれていなければ、ＣＰ
Ｕ１０の転送キャンセル部１９から転送キャンセル信号
が発行されて、バースト転送が途中キャンセルされる。

【００６８】例えば、図６（ａ）に示すように、ＣＰＵ
１０での分岐命令実行時において、分岐命令のＢステー
ト（バッファリードステート）で分岐成功が確定し且つ
バースト転送中の命令データの中に分岐先の命令データ
が存在しないと判断されると、ＣＰＵ１０の転送キャン
セル部１９（ＡＮＤ回路４５）からの転送キャンセル信
号が２次キャッシュアクセス制御部１３に転送されて、
図６（ｂ）に示すように、バースト転送が途中キャンセ
ルされ、その後、分岐先の命令データを読み出すための
フェッチコマンドが発行されて分岐先の命令データが読
み出される。

【００６９】本実施形態のＣＰＵ１０内の転送キャンセ
ル部１９では、図７に示すように、転送キャンセル信号
をサプレスするための信号がアドレス比較部４４で生成
されている。つまり、分岐命令のデコーダ４１に新たに
分岐先アドレスをチェックするための回路であるアドレ
ス比較部４４が追加されている。このアドレス比較部４
４では、その時点で実行中のバースト転送の命令アドレ
ス（図７の符号Ｑ参照）の上位を記憶するレジスタを参
照し、そのアドレスと分岐先アドレス計算部４２からの
分岐先命令アドレス（図７の符号Ｐ参照）とが比較され
る。

【００７０】バースト転送は特定のバウンダリで分割し
た単位で行なうため、下位のアドレスを省略することが
できる。この上位アドレスと分岐先命令アドレスの上位
とを比較することにより、バースト転送されるデータ内
に分岐先命令アドレスが含まれるか否かが判定される。
判定結果によりバースト転送データに分岐先命令アドレ
スが含まれる場合は、アドレス比較部４４からの信号が
立ち上がって、ＡＮＤ回路４５から出力されるべき、先
に述べた転送キャンセル信号が抑止される。結果として
バースト転送されるデータ内に分岐先データが含まれず
分岐が成功した場合のみバースト転送のキャンセルが行
なわれる。

【００７１】このように本発明の一実施形態にかかるキ
ャッシュメモリ装置１７によれば、並列処理が可能であ
る命令をグループ化し、この命令グループ単位で処理を
行なうことにより、次の命令データが必要となるタイミ
ングが予測可能となるため、例えば単純に命令バッファ
の空きが既定値以上になった場合にキャッシュアクセス
するようなキャッシュメモリ装置においても命令データ
の供給がスムーズに行なえる利点がある。

【００７２】また、キャッシュ制御と命令処理速度とを
同期化することにより、シンクロナスＤＲＡＭを用いた
主記憶装置や同期型２次キャッシュのアクセス制御と命
令処理とが同期処理可能となるため、コンパイラによる
命令のグループ化の効果を生かして効率よく命令の並列
処理を行なうことができる。さらに、このような制御を
行なった場合に問題となる高速同期転送（バースト転
送）時の分岐命令成功に対しても、分岐による乱れを最
小限に抑止することができ、分岐成功時の命令フェッチ
動作の効率低下を最小限に抑えることができる。

【００７３】なお、２次キャッシュ１４のシフトレジス
タ４ａを、ＣＰＵ１０での複数の命令を分割した複数の
命令グループのうちの少なくとも１つの命令グループを
含む命令情報を高速クロックに同期させて転送するよう
に構成するとともに、前述した全フラグビットの論理積
を出力するＡＮＤ回路を用いて、ＣＰＵ１０での複数の
命令を分割した少なくとも１つの命令グループに基づく
処理がすべて終了するまでは、次の命令情報をＣＰＵ１
０へ転送しないように、１次キャッシュ１２のシフトレ
ジスタ４ａを構成すれば、命令の並列度が低いプログラ
ムを処理する際の効率化を図ることができる。この場
合、ＣＰＵ１０においては、前述のＡＮＤ回路を複数の
命令グループに対応した数だけ有することになる。つま
り、命令の並列度が低いプログラムの処理用にＣＰＵ１
０が並列実行可能な命令数を整数で割った数を命令グル
ープの大きさとすることが可能なように、上記ＡＮＤ回
路を複数そなえる。

【００７４】（ｂ）本発明の一実施形態の変形例の説明図８は本発明の一実施形態の変形例にかかるキャッシュ
メモリ装置の詳細構成を示すブロック図である。この図
８に示すキャッシュメモリ装置１７′は、１次キャッシ
ュ１２′のメモリセル５′がライン方向に１つの命令デ
ータのみを格納して、１次キャッシュ１２′のシフトレ
ジスタ４ａ′がメモリセル５′からの１つの命令データ
をＣＰＵ１０に対して転送する点を除いては、上述した
本発明の一実施形態にかかるキャッシュメモリ装置１７
と同様の構成及び機能を有している。

【００７５】即ち、キャッシュメモリ装置１７′は、所
要の命令を実行しうるＣＰＵ１０とこのＣＰＵ１０のた
めの命令情報を記憶するメインメモリ１６との間に介装
され、メインメモリ１６に記憶されたＣＰＵ１０用の命
令情報をコピーして格納するものであって、少なくと
も、ＣＰＵ１０の直近に配置されて格納しているＣＰＵ
１０用の命令情報をＣＰＵ１０へ転送しうる１次キャッ
シュ１２′と、１次キャッシュ１２′よりもメインメモ
リ１６側に配置されて格納しているＣＰＵ１０用の命令
情報を１次キャッシュ１２′へ転送しうる２次キャッシ
ュ１４とをそなえ、２次キャッシュ１４に、１次キャッ
シュ１２′のライン長に対して自然数倍の命令情報を高
速クロックに同期させて転送するシフトレジスタ４ａ′
が設けられるとともに、１次キャッシュ１２′に、２次
キャッシュ１４から転送されてきた命令情報をＣＰＵ１
０へ転送するシフトレジスタ４ａが設けられ、且つ、Ｃ
ＰＵ１０での分岐命令実行時において分岐成功を検出す
ると、２次キャッシュ１４のシフトレジスタ４ａによる
命令情報の転送をキャンセルする転送キャンセル部１
９′がＣＰＵ１０に設けられている。

【００７６】また、この転送キャンセル部１９′は、図
３及び図７に示した転送キャンセル部１９と同様に構成
されるもので、２次キャッシュ１４のシフトレジスタ４
ａによって転送されている命令情報が分岐先情報を含ん
でいる場合には、ＣＰＵ１０での分岐命令実行時に分岐
成功を検出しても、転送中の命令情報の転送をキャンセ
ルしないように構成されている。

【００７７】このようにして、図８に示す構成のキャッ
シュメモリ装置１７′においても、高速同期転送（バー
スト転送）時の分岐命令成功に対しても、分岐による乱
れを最小限に抑止することができ、分岐成功時の命令フ
ェッチ動作の効率低下を最小限に抑えることができる。（ｃ）その他なお、上述した各実施形態では、並列実行可能な４つの
命令をグループ化する場合について説明しているが、本
発明はこれに限定されるものではない。

【００７８】また、上述した各実施形態では、キャッシ
ュメモリ装置が２段構成である場合について説明してい
るが、本発明はこれに限定されるものではなく、３段以
上のキャッシュを有するキャッシュメモリ装置にも同様
に適用され、上述した実施形態と同様の作用効果を得る
ことができる。

【００７９】

【発明の効果】以上詳述したように、本発明のキャッシ
ュメモリ装置によれば、１次キャッシュと、命令処理装
置用命令情報を該１次キャッシュに転送しうる２次キャ
ッシュとをそなえ、該２次キャッシュに該命令処理装置
で同時に実行しうる複数の命令を含む命令情報を高速ク
ロックに同期させて転送する手段が設けられるととも
に、該１次キャッシュに該２次キャッシュから転送され
てきた複数の命令を該命令処理装置へ転送する手段が設
けられ、該命令処理装置での複数の命令に基づく処理が
すべて終了するまでは次の命令情報を該命令処理装置へ
転送しないように該１次キャッシュの転送手段が構成さ
れることにより、キャッシュ制御と命令処理速度とを同
期化することができ、これによりコンパイラによる命令
のグループ化の効果を生かして効率よく命令の並列処理
を行なうことができる利点がある（請求項１，２）。

【００８０】このとき、該２次キャッシュの転送手段が
該命令処理装置での複数の命令を分割した複数の命令グ
ループのうちの少なくとも１つの命令グループを含む命
令情報を高速クロックに同期させて転送するように構成
されるとともに、該命令処理装置での複数の命令を分割
した少なくとも１つの命令グループに基づく処理がすべ
て終了するまでは次の命令情報を該命令処理装置へ転送
しないように該１次キャッシュの転送手段が構成される
ことにより、命令の並列度が低いプログラムを処理する
際の効率化を図ることができる（請求項３）。

【００８１】また、該命令処理装置での分岐命令実行時
において分岐成功を検出すると、該２次キャッシュの転
送手段による該命令情報の転送をキャンセルする転送キ
ャンセル手段が設けられることにより、高速同期転送時
の分岐命令成功に対しても、分岐による乱れを最小限に
抑止することができ、分岐成功時の命令フェッチ動作の
効率低下を最小限に抑えることができる（請求項４）。

【００８２】さらに、本発明のキャッシュメモリ装置に
よれば、１次キャッシュと、該１次キャッシュよりも該
主記憶装置側に配置されて格納している命令処理装置用
命令情報を該１次キャッシュに転送しうる２次キャッシ
ュとをそなえ、該２次キャッシュに該１次キャッシュの
ライン長に対して自然数倍の命令情報を高速クロックに
同期させて転送する手段が設けられるとともに、該１次
キャッシュに該２次キャッシュから転送されてきた命令
情報を該命令処理装置へ転送する手段が設けられ、且
つ、該命令処理装置での分岐命令実行時において分岐成
功を検出すると、該２次キャッシュの転送手段による該
命令情報の転送をキャンセルする転送キャンセル手段が
設けられ、該転送キャンセル手段が、該２次キャッシュ
の転送手段によって転送されている該命令情報が分岐先
情報を含んでいる場合には、該命令処理装置での分岐命
令実行時に分岐成功を検出しても、転送中の該命令情報
の転送をキャンセルしないように構成されることによ
り、高速同期転送時の分岐命令成功に対しても、分岐に
よる乱れを最小限に抑止することができ、分岐成功時の
命令フェッチ動作の効率低下を最小限に抑えることがで
きる利点がある（請求項５，６）。

【図面の簡単な説明】

【図１】本発明の一実施形態にかかるキャッシュメモリ
装置の構成を示すブロック図である。

【図２】本発明の一実施形態にかかるキャッシュメモリ
装置を有する計算機システムの構成を示すブロック図で
ある。

【図３】本発明の一実施形態にかかるキャッシュメモリ
装置の詳細構成を示すブロック図である。

【図４】本発明の一実施形態にかかるキャッシュメモリ
装置における２次キャッシュおよび２次キャッシュアク
セス制御部の詳細構成を示すブロック図である。

【図５】本発明の一実施形態にかかるキャッシュメモリ
装置の動作を説明するためのフローチャートである。

【図６】（ａ），（ｂ）はいずれも本発明の一実施形態
にかかるキャッシュメモリ装置の動作を説明するための
タイムチャートである。

【図７】本発明の一実施形態にかかるキャッシュメモリ
装置の転送キャンセル部の具体的な構成を示すブロック
図である。

【図８】本発明の一実施形態の変形例にかかるキャッシ
ュメモリ装置の詳細構成を示すブロック図である。

【図９】従来のキャッシュメモリ装置の構成を示すブロ
ック図である。

【図１０】従来のキャッシュメモリ装置の要部構成を示
すブロック図である。

【図１１】（ａ），（ｂ）はいずれも従来のキャッシュ
メモリ装置の動作を説明するためのタイムチャートであ
る。

【符号の説明】

２Ｘ成分記憶部４転送部４ａ，４ａ′ シフトレジスタ５，５′ 半導体メモリセルアレイ（メモリセル）６Ｚ成分高速転送指示部７Ｚ成分並列アクセス部７ａセンス／スイッチ７ｂＺデコーダ７ｃＩ／Ｏバッファ７ｄＩ／Ｏコントローラ７ｅＹデコーダ部７ｆアドレスバッファ１０ＣＰＵ（命令処理装置）１１１次キャッシュアクセス制御部１１ａアドレスレジスタ１２，１２′ １次キャッシュ１３２次キャッシュアクセス制御部１３ａアドレスレジスタ１４２次キャッシュ１５メインメモリアクセス制御部１６メインメモリ１７，１７′ キャッシュメモリ装置１８計算機システム１９，１９′ 転送キャンセル部（転送キャンセル手
段）２８転送受信回路２９検索回路３３サプレススイッチ３６タイミングコントローラ４０命令レジスタ４１デコーダ４２分岐先アドレス計算部４３分岐判定部４４アドレス比較部４５ＡＮＤ回路１００命令処理装置（ＣＰＵ）１０５メモリセルアレイ１０６バッファ１２０１次キャッシュ１３０２次キャッシュアクセス制御部１３１転送受信回路１３２アドレスレジスタ１３３カウンタ１３４検索回路１４０２次キャッシュ１４１タイミングコントローラ１４２１ワード毎アクセス部１４３データ保持部１４４転送部１５０キャッシュメモリ装置

Claims

【特許請求の範囲】

【請求項１】複数の命令を同時に実行しうる命令処理
装置と該命令処理装置のための命令情報を記憶する主記
憶装置との間に介装され、該主記憶装置に記憶された命
令処理装置用命令情報をコピーして格納するものであっ
て、少なくとも、該命令処理装置の直近に配置されて格
納している命令処理装置用命令情報を該命令処理装置へ
転送しうる１次キャッシュと、該１次キャッシュよりも
該主記憶装置側に配置されて格納している命令処理装置
用命令情報を該１次キャッシュへ転送しうる２次キャッ
シュとをそなえ、該２次キャッシュに、該１次キャッシュのライン長に対
して自然数倍であって該命令処理装置で同時に実行しう
る複数の命令を含む命令情報を高速クロックに同期させ
て該１次キャッシュへ転送する手段が設けられるととも
に、該１次キャッシュに、該２次キャッシュから転送されて
きた該命令処理装置で同時に実行しうる複数の命令を該
命令処理装置へ転送する手段が設けられたことを特徴と
する、キャッシュメモリ装置。
【請求項２】該命令処理装置での複数の命令に基づく
処理がすべて終了するまでは、次の命令情報を該命令処
理装置へ転送しないように、該１次キャッシュの転送手
段が構成されていることを特徴とする、請求項１記載の
キャッシュメモリ装置。
【請求項３】該２次キャッシュの転送手段が、該命令
処理装置での複数の命令を分割した複数の命令グループ
のうちの少なくとも１つの命令グループを含む命令情報
を高速クロックに同期させて該１次キャッシュへ転送す
るように構成されるとともに、該命令処理装置での複数の命令を分割した少なくとも１
つの命令グループに基づく処理がすべて終了するまで
は、次の命令情報を該命令処理装置へ転送しないよう
に、該１次キャッシュの転送手段が構成されていること
を特徴とする、請求項１記載のキャッシュメモリ装置。
【請求項４】該命令処理装置での分岐命令実行時にお
いて分岐成功を検出すると、該２次キャッシュの転送手
段による該命令情報の転送をキャンセルする転送キャン
セル手段が設けられたことを特徴とする、請求項１記載
のキャッシュメモリ装置。
【請求項５】所要の命令を実行しうる命令処理装置と
該命令処理装置のための命令情報を記憶する主記憶装置
との間に介装され、該主記憶装置に記憶された命令処理
装置用命令情報をコピーして格納するものであって、少
なくとも、該命令処理装置の直近に配置されて格納して
いる命令処理装置用命令情報を該命令処理装置へ転送し
うる１次キャッシュと、該１次キャッシュよりも該主記
憶装置側に配置されて格納している命令処理装置用命令
情報を該１次キャッシュへ転送しうる２次キャッシュと
をそなえ、該２次キャッシュに、該１次キャッシュのライン長に対
して自然数倍の命令情報を高速クロックに同期させて該
１次キャッシュへ転送する手段が設けられるとともに、該１次キャッシュに、該２次キャッシュから転送されて
きた命令情報を該命令処理装置へ転送する手段が設けら
れ、且つ、該命令処理装置での分岐命令実行時において分岐
成功を検出すると、該２次キャッシュの転送手段による
該命令情報の転送をキャンセルする転送キャンセル手段
が設けられたことを特徴とする、キャッシュメモリ装
置。
【請求項６】該転送キャンセル手段が、該２次キャッ
シュの転送手段によって転送されている該命令情報が分
岐先情報を含んでいる場合には、該命令処理装置での分
岐命令実行時に分岐成功を検出しても、転送中の該命令
情報の転送をキャンセルしないように構成されているこ
とを特徴とする、請求項４または請求項５に記載のキャ
ッシュメモリ装置。