JPS61233867A - デ−タ転送制御装置 - Google Patents
デ−タ転送制御装置Info
- Publication number
- JPS61233867A JPS61233867A JP7387685A JP7387685A JPS61233867A JP S61233867 A JPS61233867 A JP S61233867A JP 7387685 A JP7387685 A JP 7387685A JP 7387685 A JP7387685 A JP 7387685A JP S61233867 A JPS61233867 A JP S61233867A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、二次元イメージデータのデータ転送制御装置
、特に、ＣＲＴ表示データのパンツアメモリとしての映
像メモリ内、イメージ原画データを蓄えるイメージメモ
リ内、または相互間の矩形領域データの転送に適したデ
ータ転送制御装置である。
、特に、ＣＲＴ表示データのパンツアメモリとしての映
像メモリ内、イメージ原画データを蓄えるイメージメモ
リ内、または相互間の矩形領域データの転送に適したデ
ータ転送制御装置である。
従来の技術
第２図に示すような転送元メモリ空間から転送先メモリ
空間への２次元のイメージデータのデータ転送を考えて
みる。第２図で、ｘｌは転送元メモリ空間の画幅、ｘ２
は転送先メモリ空間の画幅、ＳＳＡは転送元メモリ空間
でのスタートアドレス、ＤＳＡは転送先メモリ空間での
スタートアドレス、Ｗは転送するイメージデータの画幅
、Ｌは転送するイメージデータの行数である。
空間への２次元のイメージデータのデータ転送を考えて
みる。第２図で、ｘｌは転送元メモリ空間の画幅、ｘ２
は転送先メモリ空間の画幅、ＳＳＡは転送元メモリ空間
でのスタートアドレス、ＤＳＡは転送先メモリ空間での
スタートアドレス、Ｗは転送するイメージデータの画幅
、Ｌは転送するイメージデータの行数である。
第２図に示すようなイメージデータのデータ転送制御装
置の従来例としては、例えば特開昭６８−９２０５６
号公報に示されている。
置の従来例としては、例えば特開昭６８−９２０５６
号公報に示されている。
第３図はこの従来のデータ転送制御装置の構成図を示す
ものであり、１はイメージデータの行数Ｌｉ計数するダ
ウンカウンタ、２はイメージデータの画幅Ｗを格納する
だめのレジスタ、３はイメージデータの転送データを行
ごとに計数するダウンカウンタ、１１は転送元メモリ空
間でのスタートアドレス５ＳＡｉ格納するためのアドレ
スレジスタ、１２は転送元イメージデータの行間隔５Ｉ
（＝Ｘ１−Ｗ）を格納するだめのレジスタ、１３は加算
器、１４は後述するアドレスカウンター６に設定する初
期値を選択するためのセレクタ、１６は転送元メモリ上
の読み出しアドレスＳＡＩ更新するためのアドレスカウ
ンタ、２１は転送先メモ曝 り空間でのスタートアドレスＤＳＡｉ格納するためのア
ドレスレジスタ、２２は転送先イメージデータの行間隔
ＤＩ （＝Ｘ２−Ｗ）ｉ格納するだめのレジスタ、２３
は加算器、２４は後述するアドレスカウンタ２６に設定
する初期値を選択するためのセレクタ、２６は転送先メ
モリ上の書き込みアドレスＤＡを更新するだめのアドレ
スカウンタ、３１はクロック発生回路、３２はデータ転
送のタイミングを制御するタイミング制御回路である。
ものであり、１はイメージデータの行数Ｌｉ計数するダ
ウンカウンタ、２はイメージデータの画幅Ｗを格納する
だめのレジスタ、３はイメージデータの転送データを行
ごとに計数するダウンカウンタ、１１は転送元メモリ空
間でのスタートアドレス５ＳＡｉ格納するためのアドレ
スレジスタ、１２は転送元イメージデータの行間隔５Ｉ
（＝Ｘ１−Ｗ）を格納するだめのレジスタ、１３は加算
器、１４は後述するアドレスカウンター６に設定する初
期値を選択するためのセレクタ、１６は転送元メモリ上
の読み出しアドレスＳＡＩ更新するためのアドレスカウ
ンタ、２１は転送先メモ曝 り空間でのスタートアドレスＤＳＡｉ格納するためのア
ドレスレジスタ、２２は転送先イメージデータの行間隔
ＤＩ （＝Ｘ２−Ｗ）ｉ格納するだめのレジスタ、２３
は加算器、２４は後述するアドレスカウンタ２６に設定
する初期値を選択するためのセレクタ、２６は転送先メ
モリ上の書き込みアドレスＤＡを更新するだめのアドレ
スカウンタ、３１はクロック発生回路、３２はデータ転
送のタイミングを制御するタイミング制御回路である。
以上のように構成された従来のデータ転送制御装置につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
まず、各レジスタ、カウンタに所定のデータを初期設定
する。すなわち、ダウンカウンタ−にり。
する。すなわち、ダウンカウンタ−にり。
レジスタ２とダウンカウンタ３にＷ、アドレスレジスタ
１１とアドレスカウンタ１６にＳＳＡ、レジスタ１２に
ＳＩ、アドレスレジスタ２１とアドレスカウンタ２６に
ＤＳＡ 、レジスタ２２にＤＩをそれぞれ設定する。
１１とアドレスカウンタ１６にＳＳＡ、レジスタ１２に
ＳＩ、アドレスレジスタ２１とアドレスカウンタ２６に
ＤＳＡ 、レジスタ２２にＤＩをそれぞれ設定する。
次に、タイミング制御回路３２からのタイミング信号に
より、転送元アドレスカウンタ１６からは読み出しアド
レス５Ａ（＝ＳＳＡ）が転送元メモリ装置に、転送先ア
ドレスカウンタ２６からは書き込みアドレスＤＡ（＝Ｄ
ＳＡ）が転送先メモリ装置に、それぞれ出力され、１バ
イトのデータ転送が行なわれる。転送後、アドレスカウ
ンタ１６゜２６０内容がそれぞれ＋１づつ更新され、ダ
ウンカウンタ３の内容が一１更新される。そして、次の
タイミングでは、転送元メモリ装置の読み出しアドレス
ＳＡ （＝ＳＳＡ＋１）のデータが、転送先メモリ装置
の書き込みアドレスＤＡ（＝ＤＳＡ＋１ ）に転送され
る。この処理を繰り返すことにより、転送元メモリ上の
データが、１バイトずつ、順次転送先メモリ上に転送さ
れる。この処理は、ダウンカウンタ３の内容がゼロにな
るまで、すなわち、イメージデータが画幅Ｗバイト分転
送されるまで行なわれる。
より、転送元アドレスカウンタ１６からは読み出しアド
レス５Ａ（＝ＳＳＡ）が転送元メモリ装置に、転送先ア
ドレスカウンタ２６からは書き込みアドレスＤＡ（＝Ｄ
ＳＡ）が転送先メモリ装置に、それぞれ出力され、１バ
イトのデータ転送が行なわれる。転送後、アドレスカウ
ンタ１６゜２６０内容がそれぞれ＋１づつ更新され、ダ
ウンカウンタ３の内容が一１更新される。そして、次の
タイミングでは、転送元メモリ装置の読み出しアドレス
ＳＡ （＝ＳＳＡ＋１）のデータが、転送先メモリ装置
の書き込みアドレスＤＡ（＝ＤＳＡ＋１ ）に転送され
る。この処理を繰り返すことにより、転送元メモリ上の
データが、１バイトずつ、順次転送先メモリ上に転送さ
れる。この処理は、ダウンカウンタ３の内容がゼロにな
るまで、すなわち、イメージデータが画幅Ｗバイト分転
送されるまで行なわれる。
さらに、ダウンカウンタ３の内容がゼロになると、加算
器１３で計算された転送元メモリ上での次行の先頭読み
込みアドレス５Ａ（＝（ＳＳＡ＋Ｗ）＋（Ｘｌ−Ｗ））
がセレクタ１４で選択され、転送元アドレスカウンタ１
６に設定される。同様に転送先アドレスカウンタ２６に
は転送先メモリ上での次行の先頭書き込みアドレスＤＡ
（＝（ＤＳＡ＋Ｗ）＋（Ｘ２−Ｗ））が設定される。こ
れらアドレスカウンタ１５．２５の更新と同時に、残り
行数を示すダウンカウンタ１の内容も一１更新され、ダ
ウンカウンタ３にはレジスタ２の内容（Ｗ） が再び
設定される。そして、再び１バイト単位でタイミング信
号に同期して、転送元メモリ装置から転送先メモリ装置
へデータ転送が行なわれる。この処理は、ダウンカウン
タ１の内容がゼロになるまで、すなわち、全てのイメー
ジデータの転送が完了するまで行なわれる。
器１３で計算された転送元メモリ上での次行の先頭読み
込みアドレス５Ａ（＝（ＳＳＡ＋Ｗ）＋（Ｘｌ−Ｗ））
がセレクタ１４で選択され、転送元アドレスカウンタ１
６に設定される。同様に転送先アドレスカウンタ２６に
は転送先メモリ上での次行の先頭書き込みアドレスＤＡ
（＝（ＤＳＡ＋Ｗ）＋（Ｘ２−Ｗ））が設定される。こ
れらアドレスカウンタ１５．２５の更新と同時に、残り
行数を示すダウンカウンタ１の内容も一１更新され、ダ
ウンカウンタ３にはレジスタ２の内容（Ｗ） が再び
設定される。そして、再び１バイト単位でタイミング信
号に同期して、転送元メモリ装置から転送先メモリ装置
へデータ転送が行なわれる。この処理は、ダウンカウン
タ１の内容がゼロになるまで、すなわち、全てのイメー
ジデータの転送が完了するまで行なわれる。
発明が解決しようとする問題点
しかしながら上記のような構成では、転送元アドレスカ
ウンタ１６と転送先アドレスカウンタ２６はそれぞれ＋
１ずつ更新する機能しか存在しないため、帆用性がなく
、例えば同一メモリ内で転送元データと転送先データと
が第４図ａに示すように重なっている場合には、１回の
データ転送ではできず、ソフトウェアで２つのデータに
分割して２回のデータ転送が必要であるという問題点を
有していた。
ウンタ１６と転送先アドレスカウンタ２６はそれぞれ＋
１ずつ更新する機能しか存在しないため、帆用性がなく
、例えば同一メモリ内で転送元データと転送先データと
が第４図ａに示すように重なっている場合には、１回の
データ転送ではできず、ソフトウェアで２つのデータに
分割して２回のデータ転送が必要であるという問題点を
有していた。
そこで本発明は、転送元アドレスと転送先アドレスを別
個に±Ｏ，＋１．−１等の演算制御ができる構成にする
ことにより、２つのメモリ装置間のデータ転送にも、単
一メモリ装置内でのデータ転送にも使用できる、帆用性
のある、多機能なデータ転送を可能にするデータ転送制
御装置を提供することを目的とする。
個に±Ｏ，＋１．−１等の演算制御ができる構成にする
ことにより、２つのメモリ装置間のデータ転送にも、単
一メモリ装置内でのデータ転送にも使用できる、帆用性
のある、多機能なデータ転送を可能にするデータ転送制
御装置を提供することを目的とする。
問題点を解決するための手段
本発明は、転送元データを格納しているメモリ装置のア
ドレス情報を保持する第１手段と、転送先データを格納
しているメモリ装置のアドレス情報を保持する第２手段
と、次の第４手段の制御情報を保持する第３手段と、上
記第３手段の内容により上記第１．第２手段の内容を±
Ｏ，＋１．−１等の演算を行なう第４手段とを備えたデ
ータ転送制御装置である。
ドレス情報を保持する第１手段と、転送先データを格納
しているメモリ装置のアドレス情報を保持する第２手段
と、次の第４手段の制御情報を保持する第３手段と、上
記第３手段の内容により上記第１．第２手段の内容を±
Ｏ，＋１．−１等の演算を行なう第４手段とを備えたデ
ータ転送制御装置である。
作 用
本発明は前記した構成により、制御情報を保持する第３
手段の内容によって、第４手段から出力される転送元ア
ドレスと転送先アドレス゛を別個に±Ｏ，＋１．−１等
のいろいろな組み合せで更新することができるため、２
つのメモリ装置間のデータ転送にも、単一メモリ装置内
でのデータ転送にも使用できる、帆用性のある、多機能
なデータ転送を可能にする。
手段の内容によって、第４手段から出力される転送元ア
ドレスと転送先アドレス゛を別個に±Ｏ，＋１．−１等
のいろいろな組み合せで更新することができるため、２
つのメモリ装置間のデータ転送にも、単一メモリ装置内
でのデータ転送にも使用できる、帆用性のある、多機能
なデータ転送を可能にする。
実施例
第１図は本発明の第１の実施例におけるデータ転送制御
装置の構成図を示すものである。第１図において、１は
ダウンカウンタ、２はレジスタ、３はダウンカウンタ、
１１．２１はアドレスレジスタ、１２．２２はレジスタ
、１３．２３は加算器、１４ 、２４はセレクタ、３１
はクロック発生回路、３２はタイミング制御回路で、以
上は第３図の構成と同じものである。１６は後述する制
御レジスタ１７の内容により±ｏ、＋１．−１等の演算
を行ない、転送元メモリ上の読み出しアドレスＳＡｉ更
新するだめのアドレス修飾回路、１７は上記アドレス修
飾回路の制御情報を格納するだめの制御レジスタ、２６
は後述する制御レジスタ２７の内容により±Ｏ，＋１
＃−１等の演算を行ない、転送先メモリ上の書き込みア
ドレスＤＡ１を更新するためのアドレス修飾回路、２７
は上記アドレス修飾回路の制御情報を格納するための制
御レジスタである。
装置の構成図を示すものである。第１図において、１は
ダウンカウンタ、２はレジスタ、３はダウンカウンタ、
１１．２１はアドレスレジスタ、１２．２２はレジスタ
、１３．２３は加算器、１４ 、２４はセレクタ、３１
はクロック発生回路、３２はタイミング制御回路で、以
上は第３図の構成と同じものである。１６は後述する制
御レジスタ１７の内容により±ｏ、＋１．−１等の演算
を行ない、転送元メモリ上の読み出しアドレスＳＡｉ更
新するだめのアドレス修飾回路、１７は上記アドレス修
飾回路の制御情報を格納するだめの制御レジスタ、２６
は後述する制御レジスタ２７の内容により±Ｏ，＋１
＃−１等の演算を行ない、転送先メモリ上の書き込みア
ドレスＤＡ１を更新するためのアドレス修飾回路、２７
は上記アドレス修飾回路の制御情報を格納するための制
御レジスタである。
以上のように構成された本実施例のデータ転送制御装置
について、以下その動作を説明する。
について、以下その動作を説明する。
まず、第２図に示すような転送元メモリ空間から転送先
メモリ空間への２次元のイメージデータのデータ転送の
場合には、制御レジスタ１７ 、２７をそれぞれアドレ
ス修飾回路１６．２６が＋１ずつ更新されるように初期
設定しておけば、第３図次に、単一メモリ内で転送元デ
ータと転送先データとが第４図とに示すように重なって
いる場合には、制御レジスタ１７．２７ｉそれぞれアド
レス修飾回路１６．２６が−１ずつ更新されるように、
アドレスレジスタ１１．２１にはそれぞれのスタートア
ドレス（ＳＳＡ＋Ｗ−１）、（ＤＳＡ＋Ｗ−１）を、ま
たレジスタ１２．２２にはそれぞれ行間隔Ｓ Ｉ（＝Ｘ
＋Ｗ）、ＤＩ（＝Ｘ＋Ｗ）ｆ、 初期設定しておけば、
従来例とほぼ同様にして２次元イメージデータのデータ
転送が銀行−Ｘ方向に順次行なわれる。
メモリ空間への２次元のイメージデータのデータ転送の
場合には、制御レジスタ１７ 、２７をそれぞれアドレ
ス修飾回路１６．２６が＋１ずつ更新されるように初期
設定しておけば、第３図次に、単一メモリ内で転送元デ
ータと転送先データとが第４図とに示すように重なって
いる場合には、制御レジスタ１７．２７ｉそれぞれアド
レス修飾回路１６．２６が−１ずつ更新されるように、
アドレスレジスタ１１．２１にはそれぞれのスタートア
ドレス（ＳＳＡ＋Ｗ−１）、（ＤＳＡ＋Ｗ−１）を、ま
たレジスタ１２．２２にはそれぞれ行間隔Ｓ Ｉ（＝Ｘ
＋Ｗ）、ＤＩ（＝Ｘ＋Ｗ）ｆ、 初期設定しておけば、
従来例とほぼ同様にして２次元イメージデータのデータ
転送が銀行−Ｘ方向に順次行なわれる。
また、単一メモリ内で転送元データと転送先データとが
第４図すに示すように重なっている場合には、制御レジ
スタ１７．２７’ｉそれぞれアドレス修飾回路１６．２
６が＋１ずつ更新されるように、アドレスレジスタ１１
．２１にはそれぞれのスタートアドレス（ＳＳＡ＋（Ｌ
−１）・Ｗ）。
第４図すに示すように重なっている場合には、制御レジ
スタ１７．２７’ｉそれぞれアドレス修飾回路１６．２
６が＋１ずつ更新されるように、アドレスレジスタ１１
．２１にはそれぞれのスタートアドレス（ＳＳＡ＋（Ｌ
−１）・Ｗ）。
（ＤＳＡ＋（Ｌ−１）・Ｗ）ｔ−１またレジスタ１２゜
２２にはそれぞれ行間隔Ｓ Ｉ （＝−Ｘ−Ｗ） 、
Ｄ Ｉ＜＝−ｘ−ｗ＞ｔ、初期設定しておけば、従来例
とほぼ同様にして２次元イメージデータのデータ転送が
各行−Ｙ方向に順次行なわれる。
２２にはそれぞれ行間隔Ｓ Ｉ （＝−Ｘ−Ｗ） 、
Ｄ Ｉ＜＝−ｘ−ｗ＞ｔ、初期設定しておけば、従来例
とほぼ同様にして２次元イメージデータのデータ転送が
各行−Ｙ方向に順次行なわれる。
さらに、第２図に示すような転送元メモリ空間から転送
先メモリ空間への２次元のイメージデータのデータ転送
において、制御レジスタ１７の内容を転送元アドレス修
飾回路１６が＋０で更新されないように、制御レジスタ
２７の内容を転送先アドレス修飾回路２６が＋１ずつ更
新されるように、初期設定しておけば、転送元アドレス
は常に同一で、転送元メモリ空間にある１バイトのイメ
ージデータが順次転送先メモリ空間へ転送され、転送元
メモリ装置は１バイトあればよい構成となり、スキャナ
入力等に応用可能である。
先メモリ空間への２次元のイメージデータのデータ転送
において、制御レジスタ１７の内容を転送元アドレス修
飾回路１６が＋０で更新されないように、制御レジスタ
２７の内容を転送先アドレス修飾回路２６が＋１ずつ更
新されるように、初期設定しておけば、転送元アドレス
は常に同一で、転送元メモリ空間にある１バイトのイメ
ージデータが順次転送先メモリ空間へ転送され、転送元
メモリ装置は１バイトあればよい構成となり、スキャナ
入力等に応用可能である。
また、第２図に示すような転送元メモリ空間から転送先
メモリ空間への２次元のイメージデータのデータ転送に
おいて、制御レジスタ１７の内容を転送元アドレス修飾
回路１６が＋１ずつ更新されるように、制御レジスタ２
７の内容を転送先アドレス修飾回路２６が±０で更新し
ないように、初期設定しておけば、転送先アドレスは常
に同一で、転送元メモリ空間のイメージデータが順次転
送先メモリ空間にある１バイトの領域へ転送され、転送
先メモリ装置は１バイトあればよい構成となり、プリン
タ出力等に応用可能である。
メモリ空間への２次元のイメージデータのデータ転送に
おいて、制御レジスタ１７の内容を転送元アドレス修飾
回路１６が＋１ずつ更新されるように、制御レジスタ２
７の内容を転送先アドレス修飾回路２６が±０で更新し
ないように、初期設定しておけば、転送先アドレスは常
に同一で、転送元メモリ空間のイメージデータが順次転
送先メモリ空間にある１バイトの領域へ転送され、転送
先メモリ装置は１バイトあればよい構成となり、プリン
タ出力等に応用可能である。
以上のように本実施例によれば、制御レジスタ１７．２
７を設けて、アドレス修飾回路１６．２６でそれぞれ別
個に転送元アドレスと転送先アドレスを十〇、＋１．−
１等のいろいろな組み合わせで更新できる構成にするこ
とにより、２つのメモリ装置間のデータ転送にも単一メ
モリ装置内でのデータ転送にも使用できる、帆用性のあ
る、多機能なデータ転送が可能である。
７を設けて、アドレス修飾回路１６．２６でそれぞれ別
個に転送元アドレスと転送先アドレスを十〇、＋１．−
１等のいろいろな組み合わせで更新できる構成にするこ
とにより、２つのメモリ装置間のデータ転送にも単一メ
モリ装置内でのデータ転送にも使用できる、帆用性のあ
る、多機能なデータ転送が可能である。
発明の詳細
な説明したように、本発明によれば、転送元アドレスと
転送先アドレスを別個に±０．４１゜−１等のいろいろ
な組み合わせで更新できることにより、２つのメモリ装
置間のデータ転送にも単一メモリ装置内でのデータ転送
にも使用できる、帆用性のある、多機能なデータ転送を
することができ、その実用的効果は大きい。
転送先アドレスを別個に±０．４１゜−１等のいろいろ
な組み合わせで更新できることにより、２つのメモリ装
置間のデータ転送にも単一メモリ装置内でのデータ転送
にも使用できる、帆用性のある、多機能なデータ転送を
することができ、その実用的効果は大きい。
第１図は本発明における一実施例のデータ転送制御装置
のブロック構成図、第２図は転送元メモリ空間から転送
先メモリ空間への２次元のイメージデータ転送の説明図
、第３図は従来のデータ転送制御装置のブロック構成図
、第４図ａ、ｂは単一メモリ空間内での２次元イメージ
データ転送の説明図である。 １１・・・・・・転送元アドレスレジスタ、１６・・・
・・・転送元アドレス修飾回路、１７・・・・・・制御
レジスタ、２１・・・・・・転送先アドレスレジスタ、
２６・・・・・・転送先アドレス修飾回路、２７・・・
・・・制御レジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名く（ へ ５ 憾
のブロック構成図、第２図は転送元メモリ空間から転送
先メモリ空間への２次元のイメージデータ転送の説明図
、第３図は従来のデータ転送制御装置のブロック構成図
、第４図ａ、ｂは単一メモリ空間内での２次元イメージ
データ転送の説明図である。 １１・・・・・・転送元アドレスレジスタ、１６・・・
・・・転送元アドレス修飾回路、１７・・・・・・制御
レジスタ、２１・・・・・・転送先アドレスレジスタ、
２６・・・・・・転送先アドレス修飾回路、２７・・・
・・・制御レジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名く（ へ ５ 憾
Claims (1)
- 転送元データを格納しているメモリ装置のアドレス情報
を保持する第１手段と、転送先データを格納しているメ
モリ装置のアドレス情報を保持する第２手段と、前記第
１または第２手段の内容を少なくとも０、±１の演算を
行なわしめるための制御情報を保持する第３手段と、前
記第３手段の内容に基いて前記第１、第２手段の内容の
演算を行なう第４手段とを備えたことを特徴とするデー
タ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7387685A JPS61233867A (ja) | 1985-04-08 | 1985-04-08 | デ−タ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7387685A JPS61233867A (ja) | 1985-04-08 | 1985-04-08 | デ−タ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61233867A true JPS61233867A (ja) | 1986-10-18 |
Family
ID=13530833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7387685A Pending JPS61233867A (ja) | 1985-04-08 | 1985-04-08 | デ−タ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61233867A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63208956A (ja) * | 1987-02-26 | 1988-08-30 | Matsushita Electric Ind Co Ltd | 画像処理装置 |
| JPH01222347A (ja) * | 1988-03-01 | 1989-09-05 | Hitachi Ltd | メモリアクセス制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055459A (ja) * | 1983-09-07 | 1985-03-30 | Hitachi Ltd | プロツクデ−タ転送記憶制御方法 |
-
1985
- 1985-04-08 JP JP7387685A patent/JPS61233867A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055459A (ja) * | 1983-09-07 | 1985-03-30 | Hitachi Ltd | プロツクデ−タ転送記憶制御方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63208956A (ja) * | 1987-02-26 | 1988-08-30 | Matsushita Electric Ind Co Ltd | 画像処理装置 |
| JPH01222347A (ja) * | 1988-03-01 | 1989-09-05 | Hitachi Ltd | メモリアクセス制御方式 |
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