JPH06111022A - ラスタオペレーション装置 - Google Patents
ラスタオペレーション装置Info
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- JPH06111022A JPH06111022A JP4257956A JP25795692A JPH06111022A JP H06111022 A JPH06111022 A JP H06111022A JP 4257956 A JP4257956 A JP 4257956A JP 25795692 A JP25795692 A JP 25795692A JP H06111022 A JPH06111022 A JP H06111022A
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- output
- shifter
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/14—Display of multiple viewports
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Image Input (AREA)
Abstract
(57)【要約】
【目的】 本発明はラスタオペレーション装置に関し、
ラスタオペレーション中にアイドル状態が生じないよう
にして、高速ラスタオペレーションが出来るようにする
ことを目的とする。 【構成】 ソースデータレジスタ2を、4個のレジスタ
SDRA、SDRB、SDRC、SDRDで構成し、デ
スティネーションデータレジスタ4を、2個のレジスタ
DDRA、DDRBで構成し、ビット演算部5を2個の
演算部BitopA、Bitop Bで構成し、シフタ
3の出力を2系統設けた。またシフタ3の2系統の出力
を、2個のビット演算部に振り分けて出力し、DDR
A、DDRBの出力も、2個のビット演算部に振り分け
て出力し、ソースデータレジスタには、所定の順番で順
次ソースデータを入力し、デスティネーションデータレ
ジスタには、交互にデータを入力するように構成した。
ラスタオペレーション中にアイドル状態が生じないよう
にして、高速ラスタオペレーションが出来るようにする
ことを目的とする。 【構成】 ソースデータレジスタ2を、4個のレジスタ
SDRA、SDRB、SDRC、SDRDで構成し、デ
スティネーションデータレジスタ4を、2個のレジスタ
DDRA、DDRBで構成し、ビット演算部5を2個の
演算部BitopA、Bitop Bで構成し、シフタ
3の出力を2系統設けた。またシフタ3の2系統の出力
を、2個のビット演算部に振り分けて出力し、DDR
A、DDRBの出力も、2個のビット演算部に振り分け
て出力し、ソースデータレジスタには、所定の順番で順
次ソースデータを入力し、デスティネーションデータレ
ジスタには、交互にデータを入力するように構成した。
Description
【0001】
【産業上の利用分野】本発明は、例えば、情報処理装置
の表示部に、表示データを高速描画するための演算回路
等に利用可能なラスタオペレーション装置に関する。
の表示部に、表示データを高速描画するための演算回路
等に利用可能なラスタオペレーション装置に関する。
【0002】
【従来の技術】図8〜図14は、従来例を示した図であ
り、図8〜図14中、1はメモリ、2はソースデータレ
ジスタ(Source Data Register)、3はシフタ、4はデ
スティネーションデータレジスタ(Destination Data R
egister )、5はビット演算部を示す。
り、図8〜図14中、1はメモリ、2はソースデータレ
ジスタ(Source Data Register)、3はシフタ、4はデ
スティネーションデータレジスタ(Destination Data R
egister )、5はビット演算部を示す。
【0003】:ラスタオペレーションの説明・・・図
8a参照 ラスタオペレーションの説明図を図8(a)に示す。例
えば、図8(a)の(a−1)に示したように、メモリ
1上のソースデータとして、矩形データAがあり、同メ
モリ1上のデスティネーションデータとして、矩形デー
タBがあったとする。
8a参照 ラスタオペレーションの説明図を図8(a)に示す。例
えば、図8(a)の(a−1)に示したように、メモリ
1上のソースデータとして、矩形データAがあり、同メ
モリ1上のデスティネーションデータとして、矩形デー
タBがあったとする。
【0004】このようなデータに対して、矩形データA
を移動させて、矩形データBと重ね合わせ(ウインドウ
の移動、重ね合わせ等)、AND、OR、EOR等のビ
ット演算を行う。
を移動させて、矩形データBと重ね合わせ(ウインドウ
の移動、重ね合わせ等)、AND、OR、EOR等のビ
ット演算を行う。
【0005】そして、図8(a)の(a−2)に示した
ように、演算結果の新たな矩形データを、メモリ1に書
き込む。このような動作をラスタオペレーションとい
う。 :ラスタオペレーション装置の構成の説明・・・図8
(b)参照 従来のラスタオペレーション装置の構成を図8(b)に
示す。図示のように、ラスタオペレーション装置は、ソ
ースデータレジスタ2、シフタ3、デスティネーション
データレジスタ4、ビット演算部5等で構成されてい
る。
ように、演算結果の新たな矩形データを、メモリ1に書
き込む。このような動作をラスタオペレーションとい
う。 :ラスタオペレーション装置の構成の説明・・・図8
(b)参照 従来のラスタオペレーション装置の構成を図8(b)に
示す。図示のように、ラスタオペレーション装置は、ソ
ースデータレジスタ2、シフタ3、デスティネーション
データレジスタ4、ビット演算部5等で構成されてい
る。
【0006】なお、従来例では、ソースデータレジスタ
2(2個のレジスタ)を、「SDRA」、「SDRB」
とし、デスティネーションデータレジスタ4を「DDR
A」とし、ビット演算部5を「Bitop A」として
説明する。
2(2個のレジスタ)を、「SDRA」、「SDRB」
とし、デスティネーションデータレジスタ4を「DDR
A」とし、ビット演算部5を「Bitop A」として
説明する。
【0007】この例では、SDRA、SDRB、DDR
Aは16ビット幅、シフタ3は32ビット幅、出力は1
6ビット幅(0〜15ビットを出力するか、16〜31
ビットを出力するか選択出来る)の右シフタであり、右
端から出たデータは、左端から入力される循環型シフタ
である。
Aは16ビット幅、シフタ3は32ビット幅、出力は1
6ビット幅(0〜15ビットを出力するか、16〜31
ビットを出力するか選択出来る)の右シフタであり、右
端から出たデータは、左端から入力される循環型シフタ
である。
【0008】:ラスタオペレーション装置の動作説明
・・・図9〜図11参照 図9(a)は、ソースデータ、デスティネーションデー
タの例、図9(b)は、SDRA、シフタ出力S1と、
DDRAの関係を示した図、図10、11は、動作説明
図である。
・・・図9〜図11参照 図9(a)は、ソースデータ、デスティネーションデー
タの例、図9(b)は、SDRA、シフタ出力S1と、
DDRAの関係を示した図、図10、11は、動作説明
図である。
【0009】以下、従来例の動作を説明する。 −1:例えば、メモリ1上に、図9(a)に示したよ
うなソースデータと、デスティネーションデータがある
とする。
うなソースデータと、デスティネーションデータがある
とする。
【0010】初めに、図10(a)に示したように、ソ
ースデータを、バウンダリ単位(ここでは、16ビット
幅)でSDRAに読み込んでくる。そのデータを、「d
1」とする。
ースデータを、バウンダリ単位(ここでは、16ビット
幅)でSDRAに読み込んでくる。そのデータを、「d
1」とする。
【0011】また、デスティネーションデータもバウン
ダリ単位でDDRAに読み込んでくる。そのデータを
「d2」とする。そして、SDRA、SDRB出力(こ
こでは、SDRBにはどんなデータが入力されていても
良い)は、16×2ビット幅のシフタ3に入力される。
ダリ単位でDDRAに読み込んでくる。そのデータを
「d2」とする。そして、SDRA、SDRB出力(こ
こでは、SDRBにはどんなデータが入力されていても
良い)は、16×2ビット幅のシフタ3に入力される。
【0012】更に、シフタ3の出力S1と、DDRA出
力を、Bitop A5に入力してビット演算を行い、
新デスティネーションデータd3とする。この新デステ
ィネーションデータd3は、メモリ1に書き込む。
力を、Bitop A5に入力してビット演算を行い、
新デスティネーションデータd3とする。この新デステ
ィネーションデータd3は、メモリ1に書き込む。
【0013】−2:ここでメモリ1から読み込んでき
たソースデータを、直接BitopAに入力しないで、
シフタ5を通す理由は、次の通りである。すなわち、メ
モリ1から読み込んでくるデータは、バウンダリ単位で
あり、ソースデータと、デスティネーションデータの間
には、バウンダリ単位内でビットのズレのある可能性が
ある。
たソースデータを、直接BitopAに入力しないで、
シフタ5を通す理由は、次の通りである。すなわち、メ
モリ1から読み込んでくるデータは、バウンダリ単位で
あり、ソースデータと、デスティネーションデータの間
には、バウンダリ単位内でビットのズレのある可能性が
ある。
【0014】このバウンダリ内のズレを無くすために、
ソースデータをシフタ5でシフトさせている。図9にそ
の例を示す。 −3:例えば、メモリ1上に、図9(a)のような、
ソースデータと、デスティネーションデータとが存在し
たとする。なお、図9(a)の点線はバウンダリ単位を
示している。
ソースデータをシフタ5でシフトさせている。図9にそ
の例を示す。 −3:例えば、メモリ1上に、図9(a)のような、
ソースデータと、デスティネーションデータとが存在し
たとする。なお、図9(a)の点線はバウンダリ単位を
示している。
【0015】これらのデータを、それぞれ、SDRA、
DDRAに読み込んできた時、ソースデータは、SDR
Aの5〜15ビットにセットされ、デスティネーション
データは、DDRAの12〜15ビットにセットされ
る。{図9(b)のb−1}参照。
DDRAに読み込んできた時、ソースデータは、SDR
Aの5〜15ビットにセットされ、デスティネーション
データは、DDRAの12〜15ビットにセットされ
る。{図9(b)のb−1}参照。
【0016】この状態で、ビット演算を行うと、SDR
Aと、DDRAの間に、7ビットのズレがあるため、正
しい演算は、行われない。正しく演算を行うためには、
シフタ5を通し、SDRAのデータを7ビット右にシフ
トさせる必要がある。{図9(b)のb−2}参照。
Aと、DDRAの間に、7ビットのズレがあるため、正
しい演算は、行われない。正しく演算を行うためには、
シフタ5を通し、SDRAのデータを7ビット右にシフ
トさせる必要がある。{図9(b)のb−2}参照。
【0017】−4:次に、図10(b)に示したよう
に、ソースデータe1をSDRBに、デスティネーショ
ンデータe2をDDRAに読み込んでくる。そして、S
DRA、SDRB出力(ここでは、SDRAには、先程
読み込んだソースデータd1が保持されている)は、シ
フタ5に入力される。
に、ソースデータe1をSDRBに、デスティネーショ
ンデータe2をDDRAに読み込んでくる。そして、S
DRA、SDRB出力(ここでは、SDRAには、先程
読み込んだソースデータd1が保持されている)は、シ
フタ5に入力される。
【0018】その後、シフタ出力S2と、DDRA出力
をBitop A5に入力し、新デスティネーションデ
ータe3を作成する。 −5:続いて、図11(a)に示したように、ソース
データf1をSDRAに、デスティネーションデータf
2をDDRAに読み込んでくる。
をBitop A5に入力し、新デスティネーションデ
ータe3を作成する。 −5:続いて、図11(a)に示したように、ソース
データf1をSDRAに、デスティネーションデータf
2をDDRAに読み込んでくる。
【0019】そして、SDRA、SDRB出力(SDR
Aには、ソースデータf1が、SDRBには、ソースデ
ータe1が入力されている)は、シフタ5に入力され、
今度は、シフタ出力S1とDDRA出力がビット演算さ
れ、新デスティネーションデータf3を作成する。
Aには、ソースデータf1が、SDRBには、ソースデ
ータe1が入力されている)は、シフタ5に入力され、
今度は、シフタ出力S1とDDRA出力がビット演算さ
れ、新デスティネーションデータf3を作成する。
【0020】−6:次に、図11(b)に示したよう
に、ソースデータg1、デスティネーションデータg2
をSDRB、DDRAに読み込んでくる。この時、SD
RAには、ソースデータf1が、SDRBには、ソース
データg1が入力されている。
に、ソースデータg1、デスティネーションデータg2
をSDRB、DDRAに読み込んでくる。この時、SD
RAには、ソースデータf1が、SDRBには、ソース
データg1が入力されている。
【0021】従って、この場合には、シフタ出力S2
と、DDRA出力が、ビット演算され、新デスティネー
ションデータg3を作成する。以上のように、ソースデ
ータは、DDRA出力とビット演算され、新デスティネ
ーションデータを作成する。
と、DDRA出力が、ビット演算され、新デスティネー
ションデータg3を作成する。以上のように、ソースデ
ータは、DDRA出力とビット演算され、新デスティネ
ーションデータを作成する。
【0022】:ソースデータレジスタと、シフタ出力
との関係の説明・・・図12、13参照 上記SDRAと、シフタ出力との関係を図12、13に
示す。図12(a)は、図10(a)に対応した図、図
12(b)は、図10(b)に対応した図、図13
(a)は、図11(a)に対応した図、図12(b)
は、図11(b)に対応した図である。
との関係の説明・・・図12、13参照 上記SDRAと、シフタ出力との関係を図12、13に
示す。図12(a)は、図10(a)に対応した図、図
12(b)は、図10(b)に対応した図、図13
(a)は、図11(a)に対応した図、図12(b)
は、図11(b)に対応した図である。
【0023】:タイムチャートによる説明・・・図1
4参照 上記動作時の各部のタイミングチャートを図14に示
す。上記の動作は、クロックCLKに同期して、SDR
A、SDRBへのソースデータの読み込みと、DDRA
へのデスティネーションデータの読み込みを行い、シフ
タによるシフトを行った後、ビット演算を行って新デス
ティネーションデータを作成している。
4参照 上記動作時の各部のタイミングチャートを図14に示
す。上記の動作は、クロックCLKに同期して、SDR
A、SDRBへのソースデータの読み込みと、DDRA
へのデスティネーションデータの読み込みを行い、シフ
タによるシフトを行った後、ビット演算を行って新デス
ティネーションデータを作成している。
【0024】ところで、上記構成のラスタオペレーショ
ン装置では、ビット演算後、新デスティネーションデー
タをメモリライト中に、次のバウンダリのソースデータ
を読み込んでくると、正しいシフタ出力が破壊される。
その結果、メモリライト中の新デスティネーションデー
タが破壊されてしまう。
ン装置では、ビット演算後、新デスティネーションデー
タをメモリライト中に、次のバウンダリのソースデータ
を読み込んでくると、正しいシフタ出力が破壊される。
その結果、メモリライト中の新デスティネーションデー
タが破壊されてしまう。
【0025】従って、メモリライトが終了するまでは、
新たにソースデータを読み込む事が出来ずに、図14に
示したようなアイドル状態が生じる。
新たにソースデータを読み込む事が出来ずに、図14に
示したようなアイドル状態が生じる。
【0026】
【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。すなわち、ビ
ット演算後、新デスティネーションデータをメモリライ
ト中に、次のバウンダリのソースデータを読み込んでく
ると、正しいシフタ出力が破壊され、メモリライト中の
新デスティネーションデータが破壊されてしまう。
のにおいては、次のような課題があった。すなわち、ビ
ット演算後、新デスティネーションデータをメモリライ
ト中に、次のバウンダリのソースデータを読み込んでく
ると、正しいシフタ出力が破壊され、メモリライト中の
新デスティネーションデータが破壊されてしまう。
【0027】従って、メモリライトが終了するまでは、
新たにソースデータを読み込む事が出来ずに、アイドル
状態が生じる。その結果、ラスタオペレーションが高速
に実行出来ない。
新たにソースデータを読み込む事が出来ずに、アイドル
状態が生じる。その結果、ラスタオペレーションが高速
に実行出来ない。
【0028】本発明は、このような従来の課題を解決
し、ラスタオペレーション中にアイドル状態が生じない
ようにして、高速ラスタオペレーションが出来るように
することを目的とする。
し、ラスタオペレーション中にアイドル状態が生じない
ようにして、高速ラスタオペレーションが出来るように
することを目的とする。
【0029】
【課題を解決するための手段】図1は本発明の原理説明
図であり、図1中、図8〜図14と同じものは、同一符
号で示してある。また、SDRA、SDRB、SDR
C、SDRDは、ソースデータレジスタ、DDRA、D
DRBは、デスティネーションレジスタ、Bitop
A、Bitop Bは、ビット演算部を示す。
図であり、図1中、図8〜図14と同じものは、同一符
号で示してある。また、SDRA、SDRB、SDR
C、SDRDは、ソースデータレジスタ、DDRA、D
DRBは、デスティネーションレジスタ、Bitop
A、Bitop Bは、ビット演算部を示す。
【0030】本発明は上記の課題を解決するため、次の
ように構成した。 (1)、ソースデータを順次入力するソースデータレジ
スタ2と、該ソースデータレジスタ2の出力データ(ソ
ースデータ)のシフトを行うシフタ3と、デスティネー
ションデータを順次入力するデスティネーションデータ
レジスタ4と、上記シフタ3及びデスティネーションデ
ータレジスタ4の出力データを取り込んで、ビット演算
を行うビット演算部5とを設け、該ビット演算部5のビ
ット演算により、新デスティネーションデータを作成す
るラスタオペレーション装置において、上記ソースデー
タレジスタ2を、4個のレジスタSDRA、SDRB、
SDRC、SDRDで構成し、上記デスティネーション
データレジスタ4を、2個のレジスタDDRA、DDR
Bで構成し、上記ビット演算部5を2個のビット演算部
Bitop A、Bitop Bで構成すると共に、上
記シフタ3の出力を、2系統(A、B)設けた。
ように構成した。 (1)、ソースデータを順次入力するソースデータレジ
スタ2と、該ソースデータレジスタ2の出力データ(ソ
ースデータ)のシフトを行うシフタ3と、デスティネー
ションデータを順次入力するデスティネーションデータ
レジスタ4と、上記シフタ3及びデスティネーションデ
ータレジスタ4の出力データを取り込んで、ビット演算
を行うビット演算部5とを設け、該ビット演算部5のビ
ット演算により、新デスティネーションデータを作成す
るラスタオペレーション装置において、上記ソースデー
タレジスタ2を、4個のレジスタSDRA、SDRB、
SDRC、SDRDで構成し、上記デスティネーション
データレジスタ4を、2個のレジスタDDRA、DDR
Bで構成し、上記ビット演算部5を2個のビット演算部
Bitop A、Bitop Bで構成すると共に、上
記シフタ3の出力を、2系統(A、B)設けた。
【0031】(2)、構成(1)において、シフタ3の
2系統の出力(A、B)を、それぞれ、上記2個のビッ
ト演算部Bitop A、Bitop Bに振り分けて
出力すると共に、上記2個のデスティネーションデータ
レジスタDDRA、DDRBの出力を、上記2個のビッ
ト演算部Bitop A、Bitop Bに振り分けて
出力するようにした。
2系統の出力(A、B)を、それぞれ、上記2個のビッ
ト演算部Bitop A、Bitop Bに振り分けて
出力すると共に、上記2個のデスティネーションデータ
レジスタDDRA、DDRBの出力を、上記2個のビッ
ト演算部Bitop A、Bitop Bに振り分けて
出力するようにした。
【0032】(3)、構成(1)において、4個のソー
スデータレジスタSDRA、SDRB、SDRC、SD
RDには、これら全てのレジスタに対し、所定の順番
で、順次ソースデータを入力すると共に、上記2個のデ
スティネーションデータレジスタDDRA、DDRBに
は、交互に、デスティネーションデータを入力すること
により、アイドル状態を無くし、描画中にも、ソースデ
ータの入力を可能にした。
スデータレジスタSDRA、SDRB、SDRC、SD
RDには、これら全てのレジスタに対し、所定の順番
で、順次ソースデータを入力すると共に、上記2個のデ
スティネーションデータレジスタDDRA、DDRBに
は、交互に、デスティネーションデータを入力すること
により、アイドル状態を無くし、描画中にも、ソースデ
ータの入力を可能にした。
【0033】
【作用】上記構成に基づく本発明の作用を、図1に基づ
いて説明する。 −1:先ず、1番目のソースデータと、1番目のデス
ティネーションデータを、それぞれSDRA、DDRA
に読み込む。
いて説明する。 −1:先ず、1番目のソースデータと、1番目のデス
ティネーションデータを、それぞれSDRA、DDRA
に読み込む。
【0034】そして、SDRA、SDRB、SDRC、
SDRD出力は、シフタ3に入力され、シフタA出力に
出力されるS1と、DDRA出力を、Bitop Aに
入力する。
SDRD出力は、シフタ3に入力され、シフタA出力に
出力されるS1と、DDRA出力を、Bitop Aに
入力する。
【0035】Bitop Aでは、ビット演算を行い、
1番目の新デスティネーションデータを作成し、メモリ
に書き込む。 −2:次に、上記新デスティネーションデータを、メ
モリライト中に、2番目のソースデータをSDRBに読
み込み、これと同時に、2番目のデスティネーションデ
ータをDDRBに読み込んでくる。
1番目の新デスティネーションデータを作成し、メモリ
に書き込む。 −2:次に、上記新デスティネーションデータを、メ
モリライト中に、2番目のソースデータをSDRBに読
み込み、これと同時に、2番目のデスティネーションデ
ータをDDRBに読み込んでくる。
【0036】そして、SDRA、SDRB、SDRC、
SDRD出力は、シフタ3に入力され、今度はシフタB
出力にS2が出力される。このS2と、DDRB出力
は、Bitop Bに入力し、2番目の新デスティネー
ションデータを作成する。
SDRD出力は、シフタ3に入力され、今度はシフタB
出力にS2が出力される。このS2と、DDRB出力
は、Bitop Bに入力し、2番目の新デスティネー
ションデータを作成する。
【0037】この場合、新デスティネーションデータを
メモリライト中に、SDRBに2番目のソースデータを
読み込んできても、シフタ出力S2は、Bitop B
に入力されるため、ライト中のデータを破壊することは
ない。
メモリライト中に、SDRBに2番目のソースデータを
読み込んできても、シフタ出力S2は、Bitop B
に入力されるため、ライト中のデータを破壊することは
ない。
【0038】−3:続いて、メモリライト中に、3番
目のソースデータをSDRCに読み込み、3番目のデス
ティネーションデータをDDRAに読み込んでくる。そ
して、SDRA、SDRB、SDRC、SDRD出力
は、シフタに入力される。
目のソースデータをSDRCに読み込み、3番目のデス
ティネーションデータをDDRAに読み込んでくる。そ
して、SDRA、SDRB、SDRC、SDRD出力
は、シフタに入力される。
【0039】このため、シフタA出力に、S3が出力さ
れ、DDRAとビット演算が行われ、3番目の新デステ
ィネーションデータが作成される。 −4:続いて、メモリライト中に4番目のソースデー
タをSDRDに読み込み、4番目のデスティネーション
データをDDRBに読み込んでくる。
れ、DDRAとビット演算が行われ、3番目の新デステ
ィネーションデータが作成される。 −4:続いて、メモリライト中に4番目のソースデー
タをSDRDに読み込み、4番目のデスティネーション
データをDDRBに読み込んでくる。
【0040】SDRA、SDRB、SDRC、SDRD
出力は、シフタ3に入力される。このため、シフタB出
力に、S4が出力され、DDRBとビット演算が行わ
れ、4番目の新デスティネーションデータが作成され
る。
出力は、シフタ3に入力される。このため、シフタB出
力に、S4が出力され、DDRBとビット演算が行わ
れ、4番目の新デスティネーションデータが作成され
る。
【0041】以下、同様に、メモリライト中に、ソース
データは、SDRA、SDRB、SDRC、SDRDの
順に読み込まれ、シフタ出力A、Bが交互にBitop
A、Bitop Bに入力される。
データは、SDRA、SDRB、SDRC、SDRDの
順に読み込まれ、シフタ出力A、Bが交互にBitop
A、Bitop Bに入力される。
【0042】従って、アイドル状態が生じる事がなく、
高速にラスタオペレーションを行う事が出来る。
高速にラスタオペレーションを行う事が出来る。
【0043】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図2〜図7は、本発明の実施例を示した図であ
り、図2〜図7中、図1、及び図8〜図14と同じもの
は、同一符号で示してある。
する。図2〜図7は、本発明の実施例を示した図であ
り、図2〜図7中、図1、及び図8〜図14と同じもの
は、同一符号で示してある。
【0044】:ラスタオーレーション装置の構成の説
明・・・図2参照 実施例のラスタオペレーション装置の構成を図2に示
す。本実施例のラスタオペレーション装置は、ソースデ
ータレジスタ2、シフタ3、デスティネーションデータ
レジスタ4、ビット演算部5等で構成されている。
明・・・図2参照 実施例のラスタオペレーション装置の構成を図2に示
す。本実施例のラスタオペレーション装置は、ソースデ
ータレジスタ2、シフタ3、デスティネーションデータ
レジスタ4、ビット演算部5等で構成されている。
【0045】そして、上記ソースデータレジスタ2は、
4個のソースデータレジスタSDRA、SDRB、SD
RC、SDRDで構成し、デスティネーションデータレ
ジスタ4は、2個のデスティネーションデータレジスタ
DDRA、DDRBで構成し、ビット演算部5は、2個
のビット演算部Bitop A、Bitop Bで構成
する。
4個のソースデータレジスタSDRA、SDRB、SD
RC、SDRDで構成し、デスティネーションデータレ
ジスタ4は、2個のデスティネーションデータレジスタ
DDRA、DDRBで構成し、ビット演算部5は、2個
のビット演算部Bitop A、Bitop Bで構成
する。
【0046】また、シフタ5は、データ長×4ビット幅
シフタ(シフタ出力は2系統)で構成する。なお、以下
の説明では、ソースデータレジスタをSDRA、SDR
B、SDRC、SDRDとし、デスティネーションデー
タレジスタをDDRA、DDRBとし、ビット演算部を
Bitop A、Bitop Bとして、説明する。
シフタ(シフタ出力は2系統)で構成する。なお、以下
の説明では、ソースデータレジスタをSDRA、SDR
B、SDRC、SDRDとし、デスティネーションデー
タレジスタをDDRA、DDRBとし、ビット演算部を
Bitop A、Bitop Bとして、説明する。
【0047】この例では、SDRA、SDRB、SDR
C、SDRD、DDRA、DDRBは16ビット幅、シ
フタ3は64ビット幅、出力は16ビット幅(0〜15
ビットを出力するか、16〜31ビットを出力するか3
2〜47ビットを出力するか、48〜63ビットを出力
するか選択出来る)の右シフタであり、右端から出たデ
ータは、左端から入力される循環型シフタである。
C、SDRD、DDRA、DDRBは16ビット幅、シ
フタ3は64ビット幅、出力は16ビット幅(0〜15
ビットを出力するか、16〜31ビットを出力するか3
2〜47ビットを出力するか、48〜63ビットを出力
するか選択出来る)の右シフタであり、右端から出たデ
ータは、左端から入力される循環型シフタである。
【0048】:ラスタオペレーション装置の動作説明
・・・図3〜図6参照 図3〜図6は、実施例の動作説明図であり、以下、これ
らの図に基づいて、実施例の動作を説明する。
・・・図3〜図6参照 図3〜図6は、実施例の動作説明図であり、以下、これ
らの図に基づいて、実施例の動作を説明する。
【0049】なお、本実施例でも、図8(a)、図9
(a)は、同じなので、これらの図も参照しながら説明
する。 −1:先ず、図3に示したように、ソースデータd
1、デスティネーションデータd2をそれぞれSDR
A、DDRAに読み込む。
(a)は、同じなので、これらの図も参照しながら説明
する。 −1:先ず、図3に示したように、ソースデータd
1、デスティネーションデータd2をそれぞれSDR
A、DDRAに読み込む。
【0050】そして、SDRA、SDRB、SDRC、
SDRD出力(ここでは、SDRA以外のレジスタに
は、どんなデータが入力されていても良い)は、16×
4ビット幅のシフタ3に入力され、シフタA出力に出力
されるS1と、DDRA出力を、Bitop Aに入力
する。
SDRD出力(ここでは、SDRA以外のレジスタに
は、どんなデータが入力されていても良い)は、16×
4ビット幅のシフタ3に入力され、シフタA出力に出力
されるS1と、DDRA出力を、Bitop Aに入力
する。
【0051】Bitop Aでは、ビット演算を行い、
新デスティネーションデータd3を作成し、メモリに書
き込む。 −2:次に、図4に示したように、上記新デスティネ
ーションデータd3をメモリライト中に、ソースデータ
e1をSDRBに読み込み、これと同時に、デスティネ
ーションデータe2をDDRBに読み込んでくる。
新デスティネーションデータd3を作成し、メモリに書
き込む。 −2:次に、図4に示したように、上記新デスティネ
ーションデータd3をメモリライト中に、ソースデータ
e1をSDRBに読み込み、これと同時に、デスティネ
ーションデータe2をDDRBに読み込んでくる。
【0052】そして、SDRA、SDRB、SDRC、
SDRD出力(ここでは、SDRAは、ソースデータd
1、SDRBには、ソースデータe1が入力されてい
る)は、シフタ3に入力され、今度はシフタB出力にS
2が出力される。
SDRD出力(ここでは、SDRAは、ソースデータd
1、SDRBには、ソースデータe1が入力されてい
る)は、シフタ3に入力され、今度はシフタB出力にS
2が出力される。
【0053】このS2と、DDRB出力は、Bitop
Bに入力し、新デスティネーションデータe3を作成
する。上記の場合、新デスティネーションデータd3を
メモリライト中に、SDRBにソースデータe1を読み
込んできても、シフタ出力S2は、Bitop Bに入
力されるため、ライト中のデータを破壊することはな
い。
Bに入力し、新デスティネーションデータe3を作成
する。上記の場合、新デスティネーションデータd3を
メモリライト中に、SDRBにソースデータe1を読み
込んできても、シフタ出力S2は、Bitop Bに入
力されるため、ライト中のデータを破壊することはな
い。
【0054】−3:続いて、図5に示したように、メ
モリライト中に、ソースデータf1をSDRCに読み込
み、デスティネーションデータf2をDDRAに読み込
んでくる。
モリライト中に、ソースデータf1をSDRCに読み込
み、デスティネーションデータf2をDDRAに読み込
んでくる。
【0055】そして、SDRA、SDRB、SDRC、
SDRD出力(ここで、SDRAには、ソースデータd
1、SDRBには、ソースデータe1、SDRCには、
ソースデータf1が入力されている)は、シフタ3に入
力される。
SDRD出力(ここで、SDRAには、ソースデータd
1、SDRBには、ソースデータe1、SDRCには、
ソースデータf1が入力されている)は、シフタ3に入
力される。
【0056】このため、シフタA出力に、S3が出力さ
れ、DDRAとビット演算が行われ、新デスティネーシ
ョンデータf3が作成される。 −4:次に、図6に示したように、メモリライト中に
ソースデータg1をSDRDに読み込み、デスティネー
ションデータg2をDDRBに読み込んでくる。
れ、DDRAとビット演算が行われ、新デスティネーシ
ョンデータf3が作成される。 −4:次に、図6に示したように、メモリライト中に
ソースデータg1をSDRDに読み込み、デスティネー
ションデータg2をDDRBに読み込んでくる。
【0057】SDRA、SDRB、SDRC、SDRD
出力(ここで、SDRAには、ソースデータd1、SD
RBには、ソースデータe1、SDRCには、ソースデ
ータf1、SDRDには、ソースデータg1が入力され
ている)は、シフタに入力される。
出力(ここで、SDRAには、ソースデータd1、SD
RBには、ソースデータe1、SDRCには、ソースデ
ータf1、SDRDには、ソースデータg1が入力され
ている)は、シフタに入力される。
【0058】このため、シフタB出力に、S4が出力さ
れ、DDRBとビット演算が行われ、新デスティネーシ
ョンデータg3が作成される。以下、同様に、メモリラ
イト中に、ソースデータは、SDRA、SDRB、SD
RC、SDRDの順に読み込まれ、シフタ出力A、Bが
交互にBitop A、Bitop Bに入力される。
れ、DDRBとビット演算が行われ、新デスティネーシ
ョンデータg3が作成される。以下、同様に、メモリラ
イト中に、ソースデータは、SDRA、SDRB、SD
RC、SDRDの順に読み込まれ、シフタ出力A、Bが
交互にBitop A、Bitop Bに入力される。
【0059】従って、アイドル状態が生じる事がなく、
高速にラスタオペレーションを行う事が出来る。 :タイムチャートに基づく説明・・・図7参照 上記ラスタオペレーション動作時の各部のタイムチャー
トを図7に示す。図7において、t1、t2、t3・・
・は、クロックCLKに同期した各タイミングを示す。
高速にラスタオペレーションを行う事が出来る。 :タイムチャートに基づく説明・・・図7参照 上記ラスタオペレーション動作時の各部のタイムチャー
トを図7に示す。図7において、t1、t2、t3・・
・は、クロックCLKに同期した各タイミングを示す。
【0060】図示のように、t1、t2、t3、t4・
・・のタイミングで、上記ソースデータd1、e1、f
1、g1の読み出しが行われ、これらのデータが、順
次、t2、t3、t4、t5・・・のタイミングで、S
DRA、SDRB、SDRC、SDRDに読み込まれて
いる。
・・のタイミングで、上記ソースデータd1、e1、f
1、g1の読み出しが行われ、これらのデータが、順
次、t2、t3、t4、t5・・・のタイミングで、S
DRA、SDRB、SDRC、SDRDに読み込まれて
いる。
【0061】そして、新デスティネーションデータは、
t3、t4、t5、t6、・・・のタイミングで、順次
出力し、メモリに書き込まれる。このように、アイドル
状態を生じる事無く、高速にラスタオペレーションを行
なう事が出来る。
t3、t4、t5、t6、・・・のタイミングで、順次
出力し、メモリに書き込まれる。このように、アイドル
状態を生じる事無く、高速にラスタオペレーションを行
なう事が出来る。
【0062】
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 (1)、ビット演算後、メモリライト中にも、ソースデ
ータを読み込む事が出来、アイドル状態が生じる事がな
い。
のような効果がある。 (1)、ビット演算後、メモリライト中にも、ソースデ
ータを読み込む事が出来、アイドル状態が生じる事がな
い。
【0063】従って、高速にラスタオペレーションを行
う事が出来る。 (2)、表示データの高速描画が可能となり、情報処理
装置の性能が向上する。
う事が出来る。 (2)、表示データの高速描画が可能となり、情報処理
装置の性能が向上する。
【図1】本発明の原理説明図である。
【図2】本発明の実施例におけるライトオペレーション
装置の構成図である。
装置の構成図である。
【図3】本発明の実施例における動作説明図(その1)
である。
である。
【図4】本発明の実施例における動作説明図(その2)
である。
である。
【図5】本発明の実施例における動作説明図(その3)
である。
である。
【図6】本発明の実施例における動作説明図(その4)
である。
である。
【図7】本発明の実施例におけるタイムチャートであ
る。
る。
【図8】従来例の説明図(その1)である。
【図9】従来例の説明図(その2)である。
【図10】従来例の動作説明図(その1)である。
【図11】従来例の動作説明図(その2)である。
【図12】従来例におけるソースデータレジスタとシフ
タ出力の関係(その1)を示した図である。
タ出力の関係(その1)を示した図である。
【図13】従来例におけるソースデータレジスタとシフ
タ出力の関係(その2)を示した図である。
タ出力の関係(その2)を示した図である。
【図14】従来例のタイムチャートである。
2 ソースデータレジスタ 3 シフタ 4 デスティネーションデータレジスタ 5 ビット演算部
Claims (3)
- 【請求項1】 ソースデータを順次入力するソースデー
タレジスタ(2)と、 該ソースデータレジスタ(2)の出力データ(ソースデ
ータ)のシフトを行うシフタ(3)と、 デスティネーションデータを順次入力するデスティネー
ションデータレジスタ(4)と、 上記シフタ(3)及びデスティネーションデータレジス
タ(4)の出力データを取り込んで、ビット演算を行う
ビット演算部(5)とを設け、 該ビット演算部(5)のビット演算により、新デスティ
ネーションデータを作成するラスタオペレーション装置
において、 上記ソースデータレジスタ(2)を、4個のレジスタ
(SDRA、SDRB、SDRC、SDRD)で構成
し、 上記デスティネーションデータレジスタ(4)を、2個
のレジスタ(DDRA、DDRB)で構成し、 上記ビット演算部(5)を2個のビット演算部(Bit
op A、BitopB)で構成すると共に、 上記シフタ(3)の出力を、2系統(A、B)設けたこ
とを特徴とするラスタオペレーション装置。 - 【請求項2】 上記シフタ(3)の2系統の出力(A、
B)を、 それぞれ、上記2個のビット演算部(Bitop A、
Bitop B)に振り分けて出力すると共に、 上記2個のデスティネーションデータレジスタ(DDR
A、DDRB)の出力を、 上記2個のビット演算部(Bitop A、Bitop
B)に振り分けて出力することを特徴とした請求項1
記載のラスタオペレーション装置。 - 【請求項3】 上記4個のソースデータレジスタ(SD
RA、SDRB、SDRC、SDRD)には、これら全
てのレジスタに対し、所定の順番で、順次ソースデータ
を入力すると共に、 上記2個のデスティネーションデータレジスタ(DDR
A、DDRB)には、交互に、デスティネーションデー
タを入力することにより、 アイドル状態を無くし、描画中にも、ソースデータの入
力を可能にしたことを特徴とする請求項1又は請求項2
記載のラスタオペレーション装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4257956A JPH06111022A (ja) | 1992-09-28 | 1992-09-28 | ラスタオペレーション装置 |
US08/125,743 US5479605A (en) | 1992-09-28 | 1993-09-24 | Raster operation apparatus for executing a drawing arithmetic operation when windows are displayed |
CN93118157.7A CN1030870C (zh) | 1992-09-28 | 1993-09-27 | 光栅操作设备 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4257956A JPH06111022A (ja) | 1992-09-28 | 1992-09-28 | ラスタオペレーション装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06111022A true JPH06111022A (ja) | 1994-04-22 |
Family
ID=17313551
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4257956A Withdrawn JPH06111022A (ja) | 1992-09-28 | 1992-09-28 | ラスタオペレーション装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5479605A (ja) |
JP (1) | JPH06111022A (ja) |
CN (1) | CN1030870C (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07261734A (ja) * | 1994-03-17 | 1995-10-13 | Fujitsu Ltd | マルチウィンドウ表示装置 |
US5959637A (en) * | 1995-06-23 | 1999-09-28 | Cirrus Logic, Inc. | Method and apparatus for executing a raster operation in a graphics controller circuit |
US5929872A (en) * | 1997-03-21 | 1999-07-27 | Alliance Semiconductor Corporation | Method and apparatus for multiple compositing of source data in a graphics display processor |
US6831651B2 (en) * | 2001-02-15 | 2004-12-14 | Sony Corporation | Checkerboard buffer |
US7205993B2 (en) * | 2001-02-15 | 2007-04-17 | Sony Corporation | Checkerboard buffer using two-dimensional buffer pages and using memory bank alternation |
US6850241B2 (en) * | 2001-02-15 | 2005-02-01 | Sony Corporation | Swapped pixel pages |
US6992674B2 (en) * | 2001-02-15 | 2006-01-31 | Sony Corporation | Checkerboard buffer using two-dimensional buffer pages and using state addressing |
US7038691B2 (en) * | 2001-02-15 | 2006-05-02 | Sony Corporation | Two-dimensional buffer pages using memory bank alternation |
US6801204B2 (en) * | 2001-02-15 | 2004-10-05 | Sony Corporation, A Japanese Corporation | Checkerboard buffer using memory blocks |
US6831649B2 (en) * | 2001-02-15 | 2004-12-14 | Sony Corporation | Two-dimensional buffer pages using state addressing |
US7379069B2 (en) * | 2001-02-15 | 2008-05-27 | Sony Corporation | Checkerboard buffer using two-dimensional buffer pages |
US6768490B2 (en) * | 2001-02-15 | 2004-07-27 | Sony Corporation | Checkerboard buffer using more than two memory devices |
US6803917B2 (en) * | 2001-02-15 | 2004-10-12 | Sony Corporation | Checkerboard buffer using memory bank alternation |
US6765579B2 (en) * | 2001-02-15 | 2004-07-20 | Sony Corporation | Pixel pages using combined addressing |
US6828977B2 (en) * | 2001-02-15 | 2004-12-07 | Sony Corporation | Dynamic buffer pages |
US6791557B2 (en) * | 2001-02-15 | 2004-09-14 | Sony Corporation | Two-dimensional buffer pages using bit-field addressing |
US6795079B2 (en) * | 2001-02-15 | 2004-09-21 | Sony Corporation | Two-dimensional buffer pages |
US6765580B2 (en) * | 2001-02-15 | 2004-07-20 | Sony Corporation | Pixel pages optimized for GLV |
US7088369B2 (en) * | 2001-02-15 | 2006-08-08 | Sony Corporation | Checkerboard buffer using two-dimensional buffer pages and using bit-field addressing |
US6831650B2 (en) * | 2001-02-15 | 2004-12-14 | Sony Corporation | Checkerboard buffer using sequential memory locations |
US20030058368A1 (en) * | 2001-09-24 | 2003-03-27 | Mark Champion | Image warping using pixel pages |
US6965980B2 (en) * | 2002-02-14 | 2005-11-15 | Sony Corporation | Multi-sequence burst accessing for SDRAM |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4752893A (en) * | 1985-11-06 | 1988-06-21 | Texas Instruments Incorporated | Graphics data processing apparatus having image operations with transparent color having a selectable number of bits |
US4845656A (en) * | 1985-12-12 | 1989-07-04 | Kabushiki Kaisha Toshiba | System for transferring data between memories in a data-processing apparatus having a bitblt unit |
-
1992
- 1992-09-28 JP JP4257956A patent/JPH06111022A/ja not_active Withdrawn
-
1993
- 1993-09-24 US US08/125,743 patent/US5479605A/en not_active Expired - Lifetime
- 1993-09-27 CN CN93118157.7A patent/CN1030870C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1086328A (zh) | 1994-05-04 |
CN1030870C (zh) | 1996-01-31 |
US5479605A (en) | 1995-12-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |