JPH06111022A - ラスタオペレーション装置 - Google Patents
ラスタオペレーション装置Info
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- JPH06111022A JPH06111022A JP4257956A JP25795692A JPH06111022A JP H06111022 A JPH06111022 A JP H06111022A JP 4257956 A JP4257956 A JP 4257956A JP 25795692 A JP25795692 A JP 25795692A JP H06111022 A JPH06111022 A JP H06111022A
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- JP
- Japan
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- data
- source data
- output
- shifter
- destination data
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/14—Display of multiple viewports
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Image Input (AREA)
Abstract
(57)【要約】
【目的】 本発明はラスタオペレーション装置に関し、
ラスタオペレーション中にアイドル状態が生じないよう
にして、高速ラスタオペレーションが出来るようにする
ことを目的とする。 【構成】 ソースデータレジスタ２を、４個のレジスタ
ＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、ＳＤＲＤで構成し、デ
スティネーションデータレジスタ４を、２個のレジスタ
ＤＤＲＡ、ＤＤＲＢで構成し、ビット演算部５を２個の
演算部ＢｉｔｏｐＡ、Ｂｉｔｏｐ Ｂで構成し、シフタ
３の出力を２系統設けた。またシフタ３の２系統の出力
を、２個のビット演算部に振り分けて出力し、ＤＤＲ
Ａ、ＤＤＲＢの出力も、２個のビット演算部に振り分け
て出力し、ソースデータレジスタには、所定の順番で順
次ソースデータを入力し、デスティネーションデータレ
ジスタには、交互にデータを入力するように構成した。
ラスタオペレーション中にアイドル状態が生じないよう
にして、高速ラスタオペレーションが出来るようにする
ことを目的とする。 【構成】 ソースデータレジスタ２を、４個のレジスタ
ＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、ＳＤＲＤで構成し、デ
スティネーションデータレジスタ４を、２個のレジスタ
ＤＤＲＡ、ＤＤＲＢで構成し、ビット演算部５を２個の
演算部ＢｉｔｏｐＡ、Ｂｉｔｏｐ Ｂで構成し、シフタ
３の出力を２系統設けた。またシフタ３の２系統の出力
を、２個のビット演算部に振り分けて出力し、ＤＤＲ
Ａ、ＤＤＲＢの出力も、２個のビット演算部に振り分け
て出力し、ソースデータレジスタには、所定の順番で順
次ソースデータを入力し、デスティネーションデータレ
ジスタには、交互にデータを入力するように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、情報処理装置
の表示部に、表示データを高速描画するための演算回路
等に利用可能なラスタオペレーション装置に関する。
の表示部に、表示データを高速描画するための演算回路
等に利用可能なラスタオペレーション装置に関する。
【０００２】
【従来の技術】図８〜図１４は、従来例を示した図であ
り、図８〜図１４中、１はメモリ、２はソースデータレ
ジスタ（Source Data Register）、３はシフタ、４はデ
スティネーションデータレジスタ（Destination Data R
egister ）、５はビット演算部を示す。
り、図８〜図１４中、１はメモリ、２はソースデータレ
ジスタ（Source Data Register）、３はシフタ、４はデ
スティネーションデータレジスタ（Destination Data R
egister ）、５はビット演算部を示す。
【０００３】：ラスタオペレーションの説明・・・図
８ａ参照 ラスタオペレーションの説明図を図８（ａ）に示す。例
えば、図８（ａ）の（ａ−１）に示したように、メモリ
１上のソースデータとして、矩形データＡがあり、同メ
モリ１上のデスティネーションデータとして、矩形デー
タＢがあったとする。
８ａ参照 ラスタオペレーションの説明図を図８（ａ）に示す。例
えば、図８（ａ）の（ａ−１）に示したように、メモリ
１上のソースデータとして、矩形データＡがあり、同メ
モリ１上のデスティネーションデータとして、矩形デー
タＢがあったとする。
【０００４】このようなデータに対して、矩形データＡ
を移動させて、矩形データＢと重ね合わせ（ウインドウ
の移動、重ね合わせ等）、ＡＮＤ、ＯＲ、ＥＯＲ等のビ
ット演算を行う。
を移動させて、矩形データＢと重ね合わせ（ウインドウ
の移動、重ね合わせ等）、ＡＮＤ、ＯＲ、ＥＯＲ等のビ
ット演算を行う。
【０００５】そして、図８（ａ）の（ａ−２）に示した
ように、演算結果の新たな矩形データを、メモリ１に書
き込む。このような動作をラスタオペレーションとい
う。 ：ラスタオペレーション装置の構成の説明・・・図８
（ｂ）参照 従来のラスタオペレーション装置の構成を図８（ｂ）に
示す。図示のように、ラスタオペレーション装置は、ソ
ースデータレジスタ２、シフタ３、デスティネーション
データレジスタ４、ビット演算部５等で構成されてい
る。
ように、演算結果の新たな矩形データを、メモリ１に書
き込む。このような動作をラスタオペレーションとい
う。 ：ラスタオペレーション装置の構成の説明・・・図８
（ｂ）参照 従来のラスタオペレーション装置の構成を図８（ｂ）に
示す。図示のように、ラスタオペレーション装置は、ソ
ースデータレジスタ２、シフタ３、デスティネーション
データレジスタ４、ビット演算部５等で構成されてい
る。
【０００６】なお、従来例では、ソースデータレジスタ
２（２個のレジスタ）を、「ＳＤＲＡ」、「ＳＤＲＢ」
とし、デスティネーションデータレジスタ４を「ＤＤＲ
Ａ」とし、ビット演算部５を「Ｂｉｔｏｐ Ａ」として
説明する。
２（２個のレジスタ）を、「ＳＤＲＡ」、「ＳＤＲＢ」
とし、デスティネーションデータレジスタ４を「ＤＤＲ
Ａ」とし、ビット演算部５を「Ｂｉｔｏｐ Ａ」として
説明する。
【０００７】この例では、ＳＤＲＡ、ＳＤＲＢ、ＤＤＲ
Ａは１６ビット幅、シフタ３は３２ビット幅、出力は１
６ビット幅（０〜１５ビットを出力するか、１６〜３１
ビットを出力するか選択出来る）の右シフタであり、右
端から出たデータは、左端から入力される循環型シフタ
である。
Ａは１６ビット幅、シフタ３は３２ビット幅、出力は１
６ビット幅（０〜１５ビットを出力するか、１６〜３１
ビットを出力するか選択出来る）の右シフタであり、右
端から出たデータは、左端から入力される循環型シフタ
である。
【０００８】：ラスタオペレーション装置の動作説明
・・・図９〜図１１参照 図９（ａ）は、ソースデータ、デスティネーションデー
タの例、図９（ｂ）は、ＳＤＲＡ、シフタ出力Ｓ１と、
ＤＤＲＡの関係を示した図、図１０、１１は、動作説明
図である。
・・・図９〜図１１参照 図９（ａ）は、ソースデータ、デスティネーションデー
タの例、図９（ｂ）は、ＳＤＲＡ、シフタ出力Ｓ１と、
ＤＤＲＡの関係を示した図、図１０、１１は、動作説明
図である。
【０００９】以下、従来例の動作を説明する。 −１：例えば、メモリ１上に、図９（ａ）に示したよ
うなソースデータと、デスティネーションデータがある
とする。
うなソースデータと、デスティネーションデータがある
とする。
【００１０】初めに、図１０（ａ）に示したように、ソ
ースデータを、バウンダリ単位（ここでは、１６ビット
幅）でＳＤＲＡに読み込んでくる。そのデータを、「ｄ
１」とする。
ースデータを、バウンダリ単位（ここでは、１６ビット
幅）でＳＤＲＡに読み込んでくる。そのデータを、「ｄ
１」とする。
【００１１】また、デスティネーションデータもバウン
ダリ単位でＤＤＲＡに読み込んでくる。そのデータを
「ｄ２」とする。そして、ＳＤＲＡ、ＳＤＲＢ出力（こ
こでは、ＳＤＲＢにはどんなデータが入力されていても
良い）は、１６×２ビット幅のシフタ３に入力される。
ダリ単位でＤＤＲＡに読み込んでくる。そのデータを
「ｄ２」とする。そして、ＳＤＲＡ、ＳＤＲＢ出力（こ
こでは、ＳＤＲＢにはどんなデータが入力されていても
良い）は、１６×２ビット幅のシフタ３に入力される。
【００１２】更に、シフタ３の出力Ｓ１と、ＤＤＲＡ出
力を、Ｂｉｔｏｐ Ａ５に入力してビット演算を行い、
新デスティネーションデータｄ３とする。この新デステ
ィネーションデータｄ３は、メモリ１に書き込む。
力を、Ｂｉｔｏｐ Ａ５に入力してビット演算を行い、
新デスティネーションデータｄ３とする。この新デステ
ィネーションデータｄ３は、メモリ１に書き込む。
【００１３】−２：ここでメモリ１から読み込んでき
たソースデータを、直接ＢｉｔｏｐＡに入力しないで、
シフタ５を通す理由は、次の通りである。すなわち、メ
モリ１から読み込んでくるデータは、バウンダリ単位で
あり、ソースデータと、デスティネーションデータの間
には、バウンダリ単位内でビットのズレのある可能性が
ある。
たソースデータを、直接ＢｉｔｏｐＡに入力しないで、
シフタ５を通す理由は、次の通りである。すなわち、メ
モリ１から読み込んでくるデータは、バウンダリ単位で
あり、ソースデータと、デスティネーションデータの間
には、バウンダリ単位内でビットのズレのある可能性が
ある。
【００１４】このバウンダリ内のズレを無くすために、
ソースデータをシフタ５でシフトさせている。図９にそ
の例を示す。 −３：例えば、メモリ１上に、図９（ａ）のような、
ソースデータと、デスティネーションデータとが存在し
たとする。なお、図９（ａ）の点線はバウンダリ単位を
示している。
ソースデータをシフタ５でシフトさせている。図９にそ
の例を示す。 −３：例えば、メモリ１上に、図９（ａ）のような、
ソースデータと、デスティネーションデータとが存在し
たとする。なお、図９（ａ）の点線はバウンダリ単位を
示している。
【００１５】これらのデータを、それぞれ、ＳＤＲＡ、
ＤＤＲＡに読み込んできた時、ソースデータは、ＳＤＲ
Ａの５〜１５ビットにセットされ、デスティネーション
データは、ＤＤＲＡの１２〜１５ビットにセットされ
る。｛図９（ｂ）のｂ−１｝参照。
ＤＤＲＡに読み込んできた時、ソースデータは、ＳＤＲ
Ａの５〜１５ビットにセットされ、デスティネーション
データは、ＤＤＲＡの１２〜１５ビットにセットされ
る。｛図９（ｂ）のｂ−１｝参照。
【００１６】この状態で、ビット演算を行うと、ＳＤＲ
Ａと、ＤＤＲＡの間に、７ビットのズレがあるため、正
しい演算は、行われない。正しく演算を行うためには、
シフタ５を通し、ＳＤＲＡのデータを７ビット右にシフ
トさせる必要がある。｛図９（ｂ）のｂ−２｝参照。
Ａと、ＤＤＲＡの間に、７ビットのズレがあるため、正
しい演算は、行われない。正しく演算を行うためには、
シフタ５を通し、ＳＤＲＡのデータを７ビット右にシフ
トさせる必要がある。｛図９（ｂ）のｂ−２｝参照。
【００１７】−４：次に、図１０（ｂ）に示したよう
に、ソースデータｅ１をＳＤＲＢに、デスティネーショ
ンデータｅ２をＤＤＲＡに読み込んでくる。そして、Ｓ
ＤＲＡ、ＳＤＲＢ出力（ここでは、ＳＤＲＡには、先程
読み込んだソースデータｄ１が保持されている）は、シ
フタ５に入力される。
に、ソースデータｅ１をＳＤＲＢに、デスティネーショ
ンデータｅ２をＤＤＲＡに読み込んでくる。そして、Ｓ
ＤＲＡ、ＳＤＲＢ出力（ここでは、ＳＤＲＡには、先程
読み込んだソースデータｄ１が保持されている）は、シ
フタ５に入力される。
【００１８】その後、シフタ出力Ｓ２と、ＤＤＲＡ出力
をＢｉｔｏｐ Ａ５に入力し、新デスティネーションデ
ータｅ３を作成する。 −５：続いて、図１１（ａ）に示したように、ソース
データｆ１をＳＤＲＡに、デスティネーションデータｆ
２をＤＤＲＡに読み込んでくる。
をＢｉｔｏｐ Ａ５に入力し、新デスティネーションデ
ータｅ３を作成する。 −５：続いて、図１１（ａ）に示したように、ソース
データｆ１をＳＤＲＡに、デスティネーションデータｆ
２をＤＤＲＡに読み込んでくる。
【００１９】そして、ＳＤＲＡ、ＳＤＲＢ出力（ＳＤＲ
Ａには、ソースデータｆ１が、ＳＤＲＢには、ソースデ
ータｅ１が入力されている）は、シフタ５に入力され、
今度は、シフタ出力Ｓ１とＤＤＲＡ出力がビット演算さ
れ、新デスティネーションデータｆ３を作成する。
Ａには、ソースデータｆ１が、ＳＤＲＢには、ソースデ
ータｅ１が入力されている）は、シフタ５に入力され、
今度は、シフタ出力Ｓ１とＤＤＲＡ出力がビット演算さ
れ、新デスティネーションデータｆ３を作成する。
【００２０】−６：次に、図１１（ｂ）に示したよう
に、ソースデータｇ１、デスティネーションデータｇ２
をＳＤＲＢ、ＤＤＲＡに読み込んでくる。この時、ＳＤ
ＲＡには、ソースデータｆ１が、ＳＤＲＢには、ソース
データｇ１が入力されている。
に、ソースデータｇ１、デスティネーションデータｇ２
をＳＤＲＢ、ＤＤＲＡに読み込んでくる。この時、ＳＤ
ＲＡには、ソースデータｆ１が、ＳＤＲＢには、ソース
データｇ１が入力されている。
【００２１】従って、この場合には、シフタ出力Ｓ２
と、ＤＤＲＡ出力が、ビット演算され、新デスティネー
ションデータｇ３を作成する。以上のように、ソースデ
ータは、ＤＤＲＡ出力とビット演算され、新デスティネ
ーションデータを作成する。
と、ＤＤＲＡ出力が、ビット演算され、新デスティネー
ションデータｇ３を作成する。以上のように、ソースデ
ータは、ＤＤＲＡ出力とビット演算され、新デスティネ
ーションデータを作成する。
【００２２】：ソースデータレジスタと、シフタ出力
との関係の説明・・・図１２、１３参照 上記ＳＤＲＡと、シフタ出力との関係を図１２、１３に
示す。図１２（ａ）は、図１０（ａ）に対応した図、図
１２（ｂ）は、図１０（ｂ）に対応した図、図１３
（ａ）は、図１１（ａ）に対応した図、図１２（ｂ）
は、図１１（ｂ）に対応した図である。
との関係の説明・・・図１２、１３参照 上記ＳＤＲＡと、シフタ出力との関係を図１２、１３に
示す。図１２（ａ）は、図１０（ａ）に対応した図、図
１２（ｂ）は、図１０（ｂ）に対応した図、図１３
（ａ）は、図１１（ａ）に対応した図、図１２（ｂ）
は、図１１（ｂ）に対応した図である。
【００２３】：タイムチャートによる説明・・・図１
４参照 上記動作時の各部のタイミングチャートを図１４に示
す。上記の動作は、クロックＣＬＫに同期して、ＳＤＲ
Ａ、ＳＤＲＢへのソースデータの読み込みと、ＤＤＲＡ
へのデスティネーションデータの読み込みを行い、シフ
タによるシフトを行った後、ビット演算を行って新デス
ティネーションデータを作成している。
４参照 上記動作時の各部のタイミングチャートを図１４に示
す。上記の動作は、クロックＣＬＫに同期して、ＳＤＲ
Ａ、ＳＤＲＢへのソースデータの読み込みと、ＤＤＲＡ
へのデスティネーションデータの読み込みを行い、シフ
タによるシフトを行った後、ビット演算を行って新デス
ティネーションデータを作成している。
【００２４】ところで、上記構成のラスタオペレーショ
ン装置では、ビット演算後、新デスティネーションデー
タをメモリライト中に、次のバウンダリのソースデータ
を読み込んでくると、正しいシフタ出力が破壊される。
その結果、メモリライト中の新デスティネーションデー
タが破壊されてしまう。
ン装置では、ビット演算後、新デスティネーションデー
タをメモリライト中に、次のバウンダリのソースデータ
を読み込んでくると、正しいシフタ出力が破壊される。
その結果、メモリライト中の新デスティネーションデー
タが破壊されてしまう。
【００２５】従って、メモリライトが終了するまでは、
新たにソースデータを読み込む事が出来ずに、図１４に
示したようなアイドル状態が生じる。
新たにソースデータを読み込む事が出来ずに、図１４に
示したようなアイドル状態が生じる。
【００２６】
【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。すなわち、ビ
ット演算後、新デスティネーションデータをメモリライ
ト中に、次のバウンダリのソースデータを読み込んでく
ると、正しいシフタ出力が破壊され、メモリライト中の
新デスティネーションデータが破壊されてしまう。
のにおいては、次のような課題があった。すなわち、ビ
ット演算後、新デスティネーションデータをメモリライ
ト中に、次のバウンダリのソースデータを読み込んでく
ると、正しいシフタ出力が破壊され、メモリライト中の
新デスティネーションデータが破壊されてしまう。
【００２７】従って、メモリライトが終了するまでは、
新たにソースデータを読み込む事が出来ずに、アイドル
状態が生じる。その結果、ラスタオペレーションが高速
に実行出来ない。
新たにソースデータを読み込む事が出来ずに、アイドル
状態が生じる。その結果、ラスタオペレーションが高速
に実行出来ない。
【００２８】本発明は、このような従来の課題を解決
し、ラスタオペレーション中にアイドル状態が生じない
ようにして、高速ラスタオペレーションが出来るように
することを目的とする。
し、ラスタオペレーション中にアイドル状態が生じない
ようにして、高速ラスタオペレーションが出来るように
することを目的とする。
【００２９】
【課題を解決するための手段】図１は本発明の原理説明
図であり、図１中、図８〜図１４と同じものは、同一符
号で示してある。また、ＳＤＲＡ、ＳＤＲＢ、ＳＤＲ
Ｃ、ＳＤＲＤは、ソースデータレジスタ、ＤＤＲＡ、Ｄ
ＤＲＢは、デスティネーションレジスタ、Ｂｉｔｏｐ
Ａ、Ｂｉｔｏｐ Ｂは、ビット演算部を示す。
図であり、図１中、図８〜図１４と同じものは、同一符
号で示してある。また、ＳＤＲＡ、ＳＤＲＢ、ＳＤＲ
Ｃ、ＳＤＲＤは、ソースデータレジスタ、ＤＤＲＡ、Ｄ
ＤＲＢは、デスティネーションレジスタ、Ｂｉｔｏｐ
Ａ、Ｂｉｔｏｐ Ｂは、ビット演算部を示す。
【００３０】本発明は上記の課題を解決するため、次の
ように構成した。 （１）、ソースデータを順次入力するソースデータレジ
スタ２と、該ソースデータレジスタ２の出力データ（ソ
ースデータ）のシフトを行うシフタ３と、デスティネー
ションデータを順次入力するデスティネーションデータ
レジスタ４と、上記シフタ３及びデスティネーションデ
ータレジスタ４の出力データを取り込んで、ビット演算
を行うビット演算部５とを設け、該ビット演算部５のビ
ット演算により、新デスティネーションデータを作成す
るラスタオペレーション装置において、上記ソースデー
タレジスタ２を、４個のレジスタＳＤＲＡ、ＳＤＲＢ、
ＳＤＲＣ、ＳＤＲＤで構成し、上記デスティネーション
データレジスタ４を、２個のレジスタＤＤＲＡ、ＤＤＲ
Ｂで構成し、上記ビット演算部５を２個のビット演算部
Ｂｉｔｏｐ Ａ、Ｂｉｔｏｐ Ｂで構成すると共に、上
記シフタ３の出力を、２系統（Ａ、Ｂ）設けた。
ように構成した。 （１）、ソースデータを順次入力するソースデータレジ
スタ２と、該ソースデータレジスタ２の出力データ（ソ
ースデータ）のシフトを行うシフタ３と、デスティネー
ションデータを順次入力するデスティネーションデータ
レジスタ４と、上記シフタ３及びデスティネーションデ
ータレジスタ４の出力データを取り込んで、ビット演算
を行うビット演算部５とを設け、該ビット演算部５のビ
ット演算により、新デスティネーションデータを作成す
るラスタオペレーション装置において、上記ソースデー
タレジスタ２を、４個のレジスタＳＤＲＡ、ＳＤＲＢ、
ＳＤＲＣ、ＳＤＲＤで構成し、上記デスティネーション
データレジスタ４を、２個のレジスタＤＤＲＡ、ＤＤＲ
Ｂで構成し、上記ビット演算部５を２個のビット演算部
Ｂｉｔｏｐ Ａ、Ｂｉｔｏｐ Ｂで構成すると共に、上
記シフタ３の出力を、２系統（Ａ、Ｂ）設けた。
【００３１】（２）、構成（１）において、シフタ３の
２系統の出力（Ａ、Ｂ）を、それぞれ、上記２個のビッ
ト演算部Ｂｉｔｏｐ Ａ、Ｂｉｔｏｐ Ｂに振り分けて
出力すると共に、上記２個のデスティネーションデータ
レジスタＤＤＲＡ、ＤＤＲＢの出力を、上記２個のビッ
ト演算部Ｂｉｔｏｐ Ａ、Ｂｉｔｏｐ Ｂに振り分けて
出力するようにした。
２系統の出力（Ａ、Ｂ）を、それぞれ、上記２個のビッ
ト演算部Ｂｉｔｏｐ Ａ、Ｂｉｔｏｐ Ｂに振り分けて
出力すると共に、上記２個のデスティネーションデータ
レジスタＤＤＲＡ、ＤＤＲＢの出力を、上記２個のビッ
ト演算部Ｂｉｔｏｐ Ａ、Ｂｉｔｏｐ Ｂに振り分けて
出力するようにした。
【００３２】（３）、構成（１）において、４個のソー
スデータレジスタＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、ＳＤ
ＲＤには、これら全てのレジスタに対し、所定の順番
で、順次ソースデータを入力すると共に、上記２個のデ
スティネーションデータレジスタＤＤＲＡ、ＤＤＲＢに
は、交互に、デスティネーションデータを入力すること
により、アイドル状態を無くし、描画中にも、ソースデ
ータの入力を可能にした。
スデータレジスタＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、ＳＤ
ＲＤには、これら全てのレジスタに対し、所定の順番
で、順次ソースデータを入力すると共に、上記２個のデ
スティネーションデータレジスタＤＤＲＡ、ＤＤＲＢに
は、交互に、デスティネーションデータを入力すること
により、アイドル状態を無くし、描画中にも、ソースデ
ータの入力を可能にした。
【００３３】
【作用】上記構成に基づく本発明の作用を、図１に基づ
いて説明する。 −１：先ず、１番目のソースデータと、１番目のデス
ティネーションデータを、それぞれＳＤＲＡ、ＤＤＲＡ
に読み込む。
いて説明する。 −１：先ず、１番目のソースデータと、１番目のデス
ティネーションデータを、それぞれＳＤＲＡ、ＤＤＲＡ
に読み込む。
【００３４】そして、ＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、
ＳＤＲＤ出力は、シフタ３に入力され、シフタＡ出力に
出力されるＳ１と、ＤＤＲＡ出力を、Ｂｉｔｏｐ Ａに
入力する。
ＳＤＲＤ出力は、シフタ３に入力され、シフタＡ出力に
出力されるＳ１と、ＤＤＲＡ出力を、Ｂｉｔｏｐ Ａに
入力する。
【００３５】Ｂｉｔｏｐ Ａでは、ビット演算を行い、
１番目の新デスティネーションデータを作成し、メモリ
に書き込む。 −２：次に、上記新デスティネーションデータを、メ
モリライト中に、２番目のソースデータをＳＤＲＢに読
み込み、これと同時に、２番目のデスティネーションデ
ータをＤＤＲＢに読み込んでくる。
１番目の新デスティネーションデータを作成し、メモリ
に書き込む。 −２：次に、上記新デスティネーションデータを、メ
モリライト中に、２番目のソースデータをＳＤＲＢに読
み込み、これと同時に、２番目のデスティネーションデ
ータをＤＤＲＢに読み込んでくる。
【００３６】そして、ＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、
ＳＤＲＤ出力は、シフタ３に入力され、今度はシフタＢ
出力にＳ２が出力される。このＳ２と、ＤＤＲＢ出力
は、Ｂｉｔｏｐ Ｂに入力し、２番目の新デスティネー
ションデータを作成する。
ＳＤＲＤ出力は、シフタ３に入力され、今度はシフタＢ
出力にＳ２が出力される。このＳ２と、ＤＤＲＢ出力
は、Ｂｉｔｏｐ Ｂに入力し、２番目の新デスティネー
ションデータを作成する。
【００３７】この場合、新デスティネーションデータを
メモリライト中に、ＳＤＲＢに２番目のソースデータを
読み込んできても、シフタ出力Ｓ２は、Ｂｉｔｏｐ Ｂ
に入力されるため、ライト中のデータを破壊することは
ない。
メモリライト中に、ＳＤＲＢに２番目のソースデータを
読み込んできても、シフタ出力Ｓ２は、Ｂｉｔｏｐ Ｂ
に入力されるため、ライト中のデータを破壊することは
ない。
【００３８】−３：続いて、メモリライト中に、３番
目のソースデータをＳＤＲＣに読み込み、３番目のデス
ティネーションデータをＤＤＲＡに読み込んでくる。そ
して、ＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、ＳＤＲＤ出力
は、シフタに入力される。
目のソースデータをＳＤＲＣに読み込み、３番目のデス
ティネーションデータをＤＤＲＡに読み込んでくる。そ
して、ＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、ＳＤＲＤ出力
は、シフタに入力される。
【００３９】このため、シフタＡ出力に、Ｓ３が出力さ
れ、ＤＤＲＡとビット演算が行われ、３番目の新デステ
ィネーションデータが作成される。 −４：続いて、メモリライト中に４番目のソースデー
タをＳＤＲＤに読み込み、４番目のデスティネーション
データをＤＤＲＢに読み込んでくる。
れ、ＤＤＲＡとビット演算が行われ、３番目の新デステ
ィネーションデータが作成される。 −４：続いて、メモリライト中に４番目のソースデー
タをＳＤＲＤに読み込み、４番目のデスティネーション
データをＤＤＲＢに読み込んでくる。
【００４０】ＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、ＳＤＲＤ
出力は、シフタ３に入力される。このため、シフタＢ出
力に、Ｓ４が出力され、ＤＤＲＢとビット演算が行わ
れ、４番目の新デスティネーションデータが作成され
る。
出力は、シフタ３に入力される。このため、シフタＢ出
力に、Ｓ４が出力され、ＤＤＲＢとビット演算が行わ
れ、４番目の新デスティネーションデータが作成され
る。
【００４１】以下、同様に、メモリライト中に、ソース
データは、ＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、ＳＤＲＤの
順に読み込まれ、シフタ出力Ａ、Ｂが交互にＢｉｔｏｐ
Ａ、Ｂｉｔｏｐ Ｂに入力される。
データは、ＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、ＳＤＲＤの
順に読み込まれ、シフタ出力Ａ、Ｂが交互にＢｉｔｏｐ
Ａ、Ｂｉｔｏｐ Ｂに入力される。
【００４２】従って、アイドル状態が生じる事がなく、
高速にラスタオペレーションを行う事が出来る。
高速にラスタオペレーションを行う事が出来る。
【００４３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図７は、本発明の実施例を示した図であ
り、図２〜図７中、図１、及び図８〜図１４と同じもの
は、同一符号で示してある。
する。図２〜図７は、本発明の実施例を示した図であ
り、図２〜図７中、図１、及び図８〜図１４と同じもの
は、同一符号で示してある。
【００４４】：ラスタオーレーション装置の構成の説
明・・・図２参照 実施例のラスタオペレーション装置の構成を図２に示
す。本実施例のラスタオペレーション装置は、ソースデ
ータレジスタ２、シフタ３、デスティネーションデータ
レジスタ４、ビット演算部５等で構成されている。
明・・・図２参照 実施例のラスタオペレーション装置の構成を図２に示
す。本実施例のラスタオペレーション装置は、ソースデ
ータレジスタ２、シフタ３、デスティネーションデータ
レジスタ４、ビット演算部５等で構成されている。
【００４５】そして、上記ソースデータレジスタ２は、
４個のソースデータレジスタＳＤＲＡ、ＳＤＲＢ、ＳＤ
ＲＣ、ＳＤＲＤで構成し、デスティネーションデータレ
ジスタ４は、２個のデスティネーションデータレジスタ
ＤＤＲＡ、ＤＤＲＢで構成し、ビット演算部５は、２個
のビット演算部Ｂｉｔｏｐ Ａ、Ｂｉｔｏｐ Ｂで構成
する。
４個のソースデータレジスタＳＤＲＡ、ＳＤＲＢ、ＳＤ
ＲＣ、ＳＤＲＤで構成し、デスティネーションデータレ
ジスタ４は、２個のデスティネーションデータレジスタ
ＤＤＲＡ、ＤＤＲＢで構成し、ビット演算部５は、２個
のビット演算部Ｂｉｔｏｐ Ａ、Ｂｉｔｏｐ Ｂで構成
する。
【００４６】また、シフタ５は、データ長×４ビット幅
シフタ（シフタ出力は２系統）で構成する。なお、以下
の説明では、ソースデータレジスタをＳＤＲＡ、ＳＤＲ
Ｂ、ＳＤＲＣ、ＳＤＲＤとし、デスティネーションデー
タレジスタをＤＤＲＡ、ＤＤＲＢとし、ビット演算部を
Ｂｉｔｏｐ Ａ、Ｂｉｔｏｐ Ｂとして、説明する。
シフタ（シフタ出力は２系統）で構成する。なお、以下
の説明では、ソースデータレジスタをＳＤＲＡ、ＳＤＲ
Ｂ、ＳＤＲＣ、ＳＤＲＤとし、デスティネーションデー
タレジスタをＤＤＲＡ、ＤＤＲＢとし、ビット演算部を
Ｂｉｔｏｐ Ａ、Ｂｉｔｏｐ Ｂとして、説明する。
【００４７】この例では、ＳＤＲＡ、ＳＤＲＢ、ＳＤＲ
Ｃ、ＳＤＲＤ、ＤＤＲＡ、ＤＤＲＢは１６ビット幅、シ
フタ３は６４ビット幅、出力は１６ビット幅（０〜１５
ビットを出力するか、１６〜３１ビットを出力するか３
２〜４７ビットを出力するか、４８〜６３ビットを出力
するか選択出来る）の右シフタであり、右端から出たデ
ータは、左端から入力される循環型シフタである。
Ｃ、ＳＤＲＤ、ＤＤＲＡ、ＤＤＲＢは１６ビット幅、シ
フタ３は６４ビット幅、出力は１６ビット幅（０〜１５
ビットを出力するか、１６〜３１ビットを出力するか３
２〜４７ビットを出力するか、４８〜６３ビットを出力
するか選択出来る）の右シフタであり、右端から出たデ
ータは、左端から入力される循環型シフタである。
【００４８】：ラスタオペレーション装置の動作説明
・・・図３〜図６参照 図３〜図６は、実施例の動作説明図であり、以下、これ
らの図に基づいて、実施例の動作を説明する。
・・・図３〜図６参照 図３〜図６は、実施例の動作説明図であり、以下、これ
らの図に基づいて、実施例の動作を説明する。
【００４９】なお、本実施例でも、図８（ａ）、図９
（ａ）は、同じなので、これらの図も参照しながら説明
する。 −１：先ず、図３に示したように、ソースデータｄ
１、デスティネーションデータｄ２をそれぞれＳＤＲ
Ａ、ＤＤＲＡに読み込む。
（ａ）は、同じなので、これらの図も参照しながら説明
する。 −１：先ず、図３に示したように、ソースデータｄ
１、デスティネーションデータｄ２をそれぞれＳＤＲ
Ａ、ＤＤＲＡに読み込む。
【００５０】そして、ＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、
ＳＤＲＤ出力（ここでは、ＳＤＲＡ以外のレジスタに
は、どんなデータが入力されていても良い）は、１６×
４ビット幅のシフタ３に入力され、シフタＡ出力に出力
されるＳ１と、ＤＤＲＡ出力を、Ｂｉｔｏｐ Ａに入力
する。
ＳＤＲＤ出力（ここでは、ＳＤＲＡ以外のレジスタに
は、どんなデータが入力されていても良い）は、１６×
４ビット幅のシフタ３に入力され、シフタＡ出力に出力
されるＳ１と、ＤＤＲＡ出力を、Ｂｉｔｏｐ Ａに入力
する。
【００５１】Ｂｉｔｏｐ Ａでは、ビット演算を行い、
新デスティネーションデータｄ３を作成し、メモリに書
き込む。 −２：次に、図４に示したように、上記新デスティネ
ーションデータｄ３をメモリライト中に、ソースデータ
ｅ１をＳＤＲＢに読み込み、これと同時に、デスティネ
ーションデータｅ２をＤＤＲＢに読み込んでくる。
新デスティネーションデータｄ３を作成し、メモリに書
き込む。 −２：次に、図４に示したように、上記新デスティネ
ーションデータｄ３をメモリライト中に、ソースデータ
ｅ１をＳＤＲＢに読み込み、これと同時に、デスティネ
ーションデータｅ２をＤＤＲＢに読み込んでくる。
【００５２】そして、ＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、
ＳＤＲＤ出力（ここでは、ＳＤＲＡは、ソースデータｄ
１、ＳＤＲＢには、ソースデータｅ１が入力されてい
る）は、シフタ３に入力され、今度はシフタＢ出力にＳ
２が出力される。
ＳＤＲＤ出力（ここでは、ＳＤＲＡは、ソースデータｄ
１、ＳＤＲＢには、ソースデータｅ１が入力されてい
る）は、シフタ３に入力され、今度はシフタＢ出力にＳ
２が出力される。
【００５３】このＳ２と、ＤＤＲＢ出力は、Ｂｉｔｏｐ
Ｂに入力し、新デスティネーションデータｅ３を作成
する。上記の場合、新デスティネーションデータｄ３を
メモリライト中に、ＳＤＲＢにソースデータｅ１を読み
込んできても、シフタ出力Ｓ２は、Ｂｉｔｏｐ Ｂに入
力されるため、ライト中のデータを破壊することはな
い。
Ｂに入力し、新デスティネーションデータｅ３を作成
する。上記の場合、新デスティネーションデータｄ３を
メモリライト中に、ＳＤＲＢにソースデータｅ１を読み
込んできても、シフタ出力Ｓ２は、Ｂｉｔｏｐ Ｂに入
力されるため、ライト中のデータを破壊することはな
い。
【００５４】−３：続いて、図５に示したように、メ
モリライト中に、ソースデータｆ１をＳＤＲＣに読み込
み、デスティネーションデータｆ２をＤＤＲＡに読み込
んでくる。
モリライト中に、ソースデータｆ１をＳＤＲＣに読み込
み、デスティネーションデータｆ２をＤＤＲＡに読み込
んでくる。
【００５５】そして、ＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、
ＳＤＲＤ出力（ここで、ＳＤＲＡには、ソースデータｄ
１、ＳＤＲＢには、ソースデータｅ１、ＳＤＲＣには、
ソースデータｆ１が入力されている）は、シフタ３に入
力される。
ＳＤＲＤ出力（ここで、ＳＤＲＡには、ソースデータｄ
１、ＳＤＲＢには、ソースデータｅ１、ＳＤＲＣには、
ソースデータｆ１が入力されている）は、シフタ３に入
力される。
【００５６】このため、シフタＡ出力に、Ｓ３が出力さ
れ、ＤＤＲＡとビット演算が行われ、新デスティネーシ
ョンデータｆ３が作成される。 −４：次に、図６に示したように、メモリライト中に
ソースデータｇ１をＳＤＲＤに読み込み、デスティネー
ションデータｇ２をＤＤＲＢに読み込んでくる。
れ、ＤＤＲＡとビット演算が行われ、新デスティネーシ
ョンデータｆ３が作成される。 −４：次に、図６に示したように、メモリライト中に
ソースデータｇ１をＳＤＲＤに読み込み、デスティネー
ションデータｇ２をＤＤＲＢに読み込んでくる。
【００５７】ＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、ＳＤＲＤ
出力（ここで、ＳＤＲＡには、ソースデータｄ１、ＳＤ
ＲＢには、ソースデータｅ１、ＳＤＲＣには、ソースデ
ータｆ１、ＳＤＲＤには、ソースデータｇ１が入力され
ている）は、シフタに入力される。
出力（ここで、ＳＤＲＡには、ソースデータｄ１、ＳＤ
ＲＢには、ソースデータｅ１、ＳＤＲＣには、ソースデ
ータｆ１、ＳＤＲＤには、ソースデータｇ１が入力され
ている）は、シフタに入力される。
【００５８】このため、シフタＢ出力に、Ｓ４が出力さ
れ、ＤＤＲＢとビット演算が行われ、新デスティネーシ
ョンデータｇ３が作成される。以下、同様に、メモリラ
イト中に、ソースデータは、ＳＤＲＡ、ＳＤＲＢ、ＳＤ
ＲＣ、ＳＤＲＤの順に読み込まれ、シフタ出力Ａ、Ｂが
交互にＢｉｔｏｐ Ａ、Ｂｉｔｏｐ Ｂに入力される。
れ、ＤＤＲＢとビット演算が行われ、新デスティネーシ
ョンデータｇ３が作成される。以下、同様に、メモリラ
イト中に、ソースデータは、ＳＤＲＡ、ＳＤＲＢ、ＳＤ
ＲＣ、ＳＤＲＤの順に読み込まれ、シフタ出力Ａ、Ｂが
交互にＢｉｔｏｐ Ａ、Ｂｉｔｏｐ Ｂに入力される。
【００５９】従って、アイドル状態が生じる事がなく、
高速にラスタオペレーションを行う事が出来る。 ：タイムチャートに基づく説明・・・図７参照 上記ラスタオペレーション動作時の各部のタイムチャー
トを図７に示す。図７において、ｔ１、ｔ２、ｔ３・・
・は、クロックＣＬＫに同期した各タイミングを示す。
高速にラスタオペレーションを行う事が出来る。 ：タイムチャートに基づく説明・・・図７参照 上記ラスタオペレーション動作時の各部のタイムチャー
トを図７に示す。図７において、ｔ１、ｔ２、ｔ３・・
・は、クロックＣＬＫに同期した各タイミングを示す。
【００６０】図示のように、ｔ１、ｔ２、ｔ３、ｔ４・
・・のタイミングで、上記ソースデータｄ１、ｅ１、ｆ
１、ｇ１の読み出しが行われ、これらのデータが、順
次、ｔ２、ｔ３、ｔ４、ｔ５・・・のタイミングで、Ｓ
ＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、ＳＤＲＤに読み込まれて
いる。
・・のタイミングで、上記ソースデータｄ１、ｅ１、ｆ
１、ｇ１の読み出しが行われ、これらのデータが、順
次、ｔ２、ｔ３、ｔ４、ｔ５・・・のタイミングで、Ｓ
ＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、ＳＤＲＤに読み込まれて
いる。
【００６１】そして、新デスティネーションデータは、
ｔ３、ｔ４、ｔ５、ｔ６、・・・のタイミングで、順次
出力し、メモリに書き込まれる。このように、アイドル
状態を生じる事無く、高速にラスタオペレーションを行
なう事が出来る。
ｔ３、ｔ４、ｔ５、ｔ６、・・・のタイミングで、順次
出力し、メモリに書き込まれる。このように、アイドル
状態を生じる事無く、高速にラスタオペレーションを行
なう事が出来る。
【００６２】
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 （１）、ビット演算後、メモリライト中にも、ソースデ
ータを読み込む事が出来、アイドル状態が生じる事がな
い。
のような効果がある。 （１）、ビット演算後、メモリライト中にも、ソースデ
ータを読み込む事が出来、アイドル状態が生じる事がな
い。
【００６３】従って、高速にラスタオペレーションを行
う事が出来る。 （２）、表示データの高速描画が可能となり、情報処理
装置の性能が向上する。
う事が出来る。 （２）、表示データの高速描画が可能となり、情報処理
装置の性能が向上する。
【図１】本発明の原理説明図である。
【図２】本発明の実施例におけるライトオペレーション
装置の構成図である。
装置の構成図である。
【図３】本発明の実施例における動作説明図（その１）
である。
である。
【図４】本発明の実施例における動作説明図（その２）
である。
である。
【図５】本発明の実施例における動作説明図（その３）
である。
である。
【図６】本発明の実施例における動作説明図（その４）
である。
である。
【図７】本発明の実施例におけるタイムチャートであ
る。
る。
【図８】従来例の説明図（その１）である。
【図９】従来例の説明図（その２）である。
【図１０】従来例の動作説明図（その１）である。
【図１１】従来例の動作説明図（その２）である。
【図１２】従来例におけるソースデータレジスタとシフ
タ出力の関係（その１）を示した図である。
タ出力の関係（その１）を示した図である。
【図１３】従来例におけるソースデータレジスタとシフ
タ出力の関係（その２）を示した図である。
タ出力の関係（その２）を示した図である。
【図１４】従来例のタイムチャートである。
２ ソースデータレジスタ ３ シフタ ４ デスティネーションデータレジスタ ５ ビット演算部
Claims (3)
- 【請求項１】 ソースデータを順次入力するソースデー
タレジスタ（２）と、 該ソースデータレジスタ（２）の出力データ（ソースデ
ータ）のシフトを行うシフタ（３）と、 デスティネーションデータを順次入力するデスティネー
ションデータレジスタ（４）と、 上記シフタ（３）及びデスティネーションデータレジス
タ（４）の出力データを取り込んで、ビット演算を行う
ビット演算部（５）とを設け、 該ビット演算部（５）のビット演算により、新デスティ
ネーションデータを作成するラスタオペレーション装置
において、 上記ソースデータレジスタ（２）を、４個のレジスタ
（ＳＤＲＡ、ＳＤＲＢ、ＳＤＲＣ、ＳＤＲＤ）で構成
し、 上記デスティネーションデータレジスタ（４）を、２個
のレジスタ（ＤＤＲＡ、ＤＤＲＢ）で構成し、 上記ビット演算部（５）を２個のビット演算部（Ｂｉｔ
ｏｐ Ａ、ＢｉｔｏｐＢ）で構成すると共に、 上記シフタ（３）の出力を、２系統（Ａ、Ｂ）設けたこ
とを特徴とするラスタオペレーション装置。 - 【請求項２】 上記シフタ（３）の２系統の出力（Ａ、
Ｂ）を、 それぞれ、上記２個のビット演算部（Ｂｉｔｏｐ Ａ、
Ｂｉｔｏｐ Ｂ）に振り分けて出力すると共に、 上記２個のデスティネーションデータレジスタ（ＤＤＲ
Ａ、ＤＤＲＢ）の出力を、 上記２個のビット演算部（Ｂｉｔｏｐ Ａ、Ｂｉｔｏｐ
Ｂ）に振り分けて出力することを特徴とした請求項１
記載のラスタオペレーション装置。 - 【請求項３】 上記４個のソースデータレジスタ（ＳＤ
ＲＡ、ＳＤＲＢ、ＳＤＲＣ、ＳＤＲＤ）には、これら全
てのレジスタに対し、所定の順番で、順次ソースデータ
を入力すると共に、 上記２個のデスティネーションデータレジスタ（ＤＤＲ
Ａ、ＤＤＲＢ）には、交互に、デスティネーションデー
タを入力することにより、 アイドル状態を無くし、描画中にも、ソースデータの入
力を可能にしたことを特徴とする請求項１又は請求項２
記載のラスタオペレーション装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257956A JPH06111022A (ja) | 1992-09-28 | 1992-09-28 | ラスタオペレーション装置 |
| US08/125,743 US5479605A (en) | 1992-09-28 | 1993-09-24 | Raster operation apparatus for executing a drawing arithmetic operation when windows are displayed |
| CN93118157.7A CN1030870C (zh) | 1992-09-28 | 1993-09-27 | 光栅操作设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257956A JPH06111022A (ja) | 1992-09-28 | 1992-09-28 | ラスタオペレーション装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06111022A true JPH06111022A (ja) | 1994-04-22 |
Family
ID=17313551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4257956A Withdrawn JPH06111022A (ja) | 1992-09-28 | 1992-09-28 | ラスタオペレーション装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5479605A (ja) |
| JP (1) | JPH06111022A (ja) |
| CN (1) | CN1030870C (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07261734A (ja) * | 1994-03-17 | 1995-10-13 | Fujitsu Ltd | マルチウィンドウ表示装置 |
| US5959637A (en) * | 1995-06-23 | 1999-09-28 | Cirrus Logic, Inc. | Method and apparatus for executing a raster operation in a graphics controller circuit |
| US5929872A (en) * | 1997-03-21 | 1999-07-27 | Alliance Semiconductor Corporation | Method and apparatus for multiple compositing of source data in a graphics display processor |
| US6831651B2 (en) * | 2001-02-15 | 2004-12-14 | Sony Corporation | Checkerboard buffer |
| US7205993B2 (en) * | 2001-02-15 | 2007-04-17 | Sony Corporation | Checkerboard buffer using two-dimensional buffer pages and using memory bank alternation |
| US6850241B2 (en) * | 2001-02-15 | 2005-02-01 | Sony Corporation | Swapped pixel pages |
| US6992674B2 (en) * | 2001-02-15 | 2006-01-31 | Sony Corporation | Checkerboard buffer using two-dimensional buffer pages and using state addressing |
| US7038691B2 (en) * | 2001-02-15 | 2006-05-02 | Sony Corporation | Two-dimensional buffer pages using memory bank alternation |
| US6801204B2 (en) * | 2001-02-15 | 2004-10-05 | Sony Corporation, A Japanese Corporation | Checkerboard buffer using memory blocks |
| US6831649B2 (en) * | 2001-02-15 | 2004-12-14 | Sony Corporation | Two-dimensional buffer pages using state addressing |
| US7379069B2 (en) * | 2001-02-15 | 2008-05-27 | Sony Corporation | Checkerboard buffer using two-dimensional buffer pages |
| US6768490B2 (en) * | 2001-02-15 | 2004-07-27 | Sony Corporation | Checkerboard buffer using more than two memory devices |
| US6803917B2 (en) * | 2001-02-15 | 2004-10-12 | Sony Corporation | Checkerboard buffer using memory bank alternation |
| US6765579B2 (en) * | 2001-02-15 | 2004-07-20 | Sony Corporation | Pixel pages using combined addressing |
| US6828977B2 (en) * | 2001-02-15 | 2004-12-07 | Sony Corporation | Dynamic buffer pages |
| US6791557B2 (en) * | 2001-02-15 | 2004-09-14 | Sony Corporation | Two-dimensional buffer pages using bit-field addressing |
| US6795079B2 (en) * | 2001-02-15 | 2004-09-21 | Sony Corporation | Two-dimensional buffer pages |
| US6765580B2 (en) * | 2001-02-15 | 2004-07-20 | Sony Corporation | Pixel pages optimized for GLV |
| US7088369B2 (en) * | 2001-02-15 | 2006-08-08 | Sony Corporation | Checkerboard buffer using two-dimensional buffer pages and using bit-field addressing |
| US6831650B2 (en) * | 2001-02-15 | 2004-12-14 | Sony Corporation | Checkerboard buffer using sequential memory locations |
| US20030058368A1 (en) * | 2001-09-24 | 2003-03-27 | Mark Champion | Image warping using pixel pages |
| US6965980B2 (en) * | 2002-02-14 | 2005-11-15 | Sony Corporation | Multi-sequence burst accessing for SDRAM |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752893A (en) * | 1985-11-06 | 1988-06-21 | Texas Instruments Incorporated | Graphics data processing apparatus having image operations with transparent color having a selectable number of bits |
| US4845656A (en) * | 1985-12-12 | 1989-07-04 | Kabushiki Kaisha Toshiba | System for transferring data between memories in a data-processing apparatus having a bitblt unit |
-
1992
- 1992-09-28 JP JP4257956A patent/JPH06111022A/ja not_active Withdrawn
-
1993
- 1993-09-24 US US08/125,743 patent/US5479605A/en not_active Expired - Lifetime
- 1993-09-27 CN CN93118157.7A patent/CN1030870C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1086328A (zh) | 1994-05-04 |
| CN1030870C (zh) | 1996-01-31 |
| US5479605A (en) | 1995-12-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |